DE2553972C3 - Schaltungsanordnung zur Überwachung der Funktion einer dynamischen Decodierschaltung - Google Patents
Schaltungsanordnung zur Überwachung der Funktion einer dynamischen DecodierschaltungInfo
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Description
Mit Beginn des Lese- oder Schreibvorganges steigt entweder das wahre oder das invertierte Adressensignal
A 1 bzw. A 1 auf hohes Potential an. Damit wird über einen der Transistoren M 12 und M 13 die Kapazität
ClO entladen. Die Entladezeit hängt von der Kapazität
ClO und dem Entladestrom ab, der durch die Transistoren Λί12 und M13 fließu Dabei wird der
Entladestrom auch wesentlich von dem Verhältnis der Breite zur Länge des Kanals des die Kapazität ClO
entladenden Transistors M12 bzw. M13 mitbestimmt.
Ist die dir; Decodierschaltung simulierende Überwachungsschaltung
entsprechend der Decodierschaltung aufgebaut, dann entspricht die Entladezeit der Überwachungsschaltung
der Entladezeit der Decodierschaltung. Wird also der Knoten K\ von einer Endstufe
abgetastet, dann gibt diese ein Signal ab, wenn der Knoten K 1 entladen ist. Dies ist aber auch ein Zeichen
dafür, daß die Decodierschaltung die Adressensignale üecodiert hat.
Um aber die Überwachungsschaltung entsprechend der Decodierschaltung aufzubauen, ist es notwendig,
daß die Überwachungsschaltung in ihrer kapazitiven Belastung gleich der Decodierschaltung ausgelegt ist
und daß die Transistoren M12 und M 13 entsprechend
den Decodertransistoren dimensioniert sind. Wird 2>
jedoch aus Platzgründen die Kapazität ClO der Überwachungsschaltung kleiner gewählt als die Kapazität
Cl in der Decodierschaltung, so sind auch die Transistoren M12 und M13 im gleichen Maße zu
verkleinern. Die dann größer werdenden Schwankun- jo
gen im Entladestrom führen jedoch zu wachsenden Streuungen der Entladezeit, so daß die Nachbildung der
Decodierschaltung immer unsicherer wird. Dabei ist weiter zu berücksichtigen, daß die Überwachungsschaltungen
nur aus zwei Transistoren M12 und M13 r,
besteht, während die Decodierschaltung eine größere Anzahl von Decodertransistoren enthält.
Die bekannte Überwachungsschaltung gemäß F i g. 2 wird nicht nur für die Decodierschaltung nach F i g. 1
benutzt, sondern auch für komplizierter aufgebaute Decodierschaltungen. Bei solchen komplizierter aufgebauten
Decodierschaltungen sind zwischen dem Knoten K und der Endstufe weitere Schaltungselemente
angeordnet. Diese weiteren Schaltungselemente beeinflussen dann die Kapazität, die am Knoten K lastet, ·»->
ebenfalls. Zudem wird dann nicht mehr das Potential des Knotens K durch die Endstufe abgetastet, sondern das
Potential, das am Eingang des einen Invertertransistors der Endstufe anliegt. Dieses Potential an aem Eingang
der Inverterstufe hinkt in seinem zeitlichen Verlauf aber >o dem Potential am Knoten K hinterher.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Schaltungsanordnung zur Überwachung
der Funktion einer Decodierschaltung anzugeben, die eine beliebig aufgebaute Decodierschaltung v>
sicher und genau überwachen kann. Diese Aufgabe wird gemäß den Merkmalen des Kennzeichens des Patentanspruchs
1 gelöst.
Die Schaltungsanordnung wird mit auf den Speicherbaustein integriert, sie entspricht in ihrem Verhalten der t>o
zu überwachenden Decodierschaltung. Dadurch wirken sich Schwankungen der Decodierzeit aufgrund von
Streuungen der technologischen und der elektrischen Parameter in beiden Schaltungen in gleicher Weise aus
und der notwendige Mindestabstand zwischen der μ Decoderentladung und der Auswahl-Takterzeugung
bleibt auch unter ungünstigen Betriebsbedingungen erhalten. Folglich lassen sich Fehidecodierungen sicher
vermeiden und kürzest moglicht Zugriffszeiten erreichen.
Die Kapazitäten in der Decodiei schaltung werden mit Hilfe von Varaktor-Kapazitäten nachgebildet. Diese
Varaktor-Kapazitäten können die in der DecodierschaltuRg auftretenden Kapazitäten sehr genau simulieren.
Somit ist es nicht mehr notwendig, die Entladezeit der Kapazität in der Schaltungsanordnung hauptsächlich
durch die Dimensionierung der Traniistoren festzulegen. Vielmehr können die Transistoren in der
Schaltungsanordnung genauso dimensioniert sein wie die Decodertransistoren in der Decodierschaltung.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter
erläutert. Es zeigt
F i g. 1 die bereits beschriebene, bekannte Decodierschaltung,
F i g. 2 die bereits beschriebene, bekannte Überwachungsschaltung,
F i g. 3 eine komplizierter aufgebaute Decodierschaltung,
Fig.4 eine Schaltungsanordnung gemäß der Erfindung,
durch die auch komplizierter aufgebaute Decodierschaltungen überwacht werden können,
Fi g. 5 einen Signalplan für die Schaltungsanordnung
der F i g. 4.
In Fig.3 ist eine Decodierschaltung gezeigt, die
bereits in der Patentanmeldung P 24 43 490.0 ausführlich beschrieben ist. Die Decodierschaltung besteht aus
Decodertransistoren M 32, Λ-/33, M 34, einem Vorladetransistor
M31, einem Abtrenntransistor M37, einem weiteren Vorladetransistor M 38 und einer Endstufe aus
der Inverterschaltung mit den Transistoren M35 und M36 mit der Koppelkapazität C33. Die den Knoten
K 31 der Decodierschaltung belastende Kapazität (gestrichelt dargestellt) ist mit C31 bezeichnet, die am
Eingang der Endstufe bestehende Kapazität (ebenfalls gestrichelt gezeichnet) mit C32 benannt. Mii Hilfe des
Abtrenntransistors M37 soll die am Eingang der Endstufe liegende Kapazität in zwei Kapazitäten C31
und C32 aufgeteilt werden. Dadurch ist es möglich, daß die Koppelkapazität C33 kleiner ausgeführt wird.
Durch den Vorladetransistor M 38 wird die Aufladung der Kapazität C32 ermöglicht, so daß diese nicht über
den Vorladetransistor M 31 aufgeladen werden muß. UC ist eine Spannung, die so gewählt ist, daß der
Abtrenntransistor M37 leitend gesteuert wird, wenn die
Kapazität C31 entladen wird.
Die Wirkungsweise der Decodierschaltung der F i g. 3 kann der Patentanmeldung P 24 43 490.0 entnommen
werden. Die Funktionsweise ist für die Erläuterung der erfindungsgemäßen Schaltungsanordnung aber nicht
wichtig. Wesentlich ist nur, daß durch die Endstufe das Potential am Knoten K 32 abgetastet wird, und nicht das
Potential am Knoten K 31. Da aber der zeitliche Verlauf des Potentials am Knoten K 32 demjenigen des Knotens
K 31 nachhinkt, wäre eine Überwachungsschaltung gemäß der F i g. 2 zur Überwachung der Decodierschaltung
gemäß F i g. 3 ungünstig.
F i g. 4 zeigt darum eine Schaltungsanordnung, durch die auch komplizierter aufgebai te Decodierschaltungen
überwacht werden können, z. B. die Decodierschaltung gemäß F i g. 3. Dabei ist die Schaltungsanordnung der
Fig. 4 an die Decodierschaltung der Fig. 3 angepaßt.
Es können aber auch anders aufgebaute Decodierschaltungen mit einer entsprechend aufgebauten Schaltiings-
Unordnung überwacht werden.
Die Schaltungsanordnung besteht nach Fig. 4 aus parallelgeschalteten Transistoren M42 und M43, die
von einem Adressensignal in negierter Form und unncgierter Form angesteuert werden. Das Adressensignal
ist mit AX bzw. AX bezeichnet. Die Transistoren M 42 ui'-.l /W 4.5 werden im folgenden Cntladetransistor
genannt. Der Verbindungspunkt der Entladetransistoren bilde', den Knoten K 41. An diesem Knoten K 4t ist
weiterhin ein Vorladetransistor M41 angeschlossen. Er κι
wird von einem Vorladetakt Φ V angesteuert tird ist
außerdem mit einer Betriebsspannung UDD verbunden. An den Knoten K41 ist weiterhin ein Varaktor C41
angeschlossen, der mit seiner Steuerelektrode (Gate) an der Betriebsspannung UDD liegt. Durch diesen
Varaktor C41 wird die arn Knoten der Decodertransistoren
ζ. B.der Decodertransistoren M3i und M 34 der
Fig. 3 (Knoten K31) lastende Kapazität simuliert.
Dabei ersetzt die Varaktor-Kapazität C41 im wesentlichen die Diffusionskapazität der Decodertransistoren. »,,
Die Größe ist dabei so bemessen, daß die Belastung des vorzuladenden Knotens K 41 gleich der des entsprechenden
Decoderknotens K 31 ist.
Die Endstufe der Schaltungsanordnung besteht aus einem statischen Inverter mit den Transistoren M45
und M 46 und dem Transistor M49. Zudem ist eine Rückkopplungskapazität C 46 gegeben. Am Steuereingang
des Transistors M 49 liegt die Betriebsspannung UDD. Einem gesteuerten Eingang des Transistors M49
wird der Takt Φ zugeführt, der dann anliegt, wenn in den ;o
Speicher eingeschrieben oder aus dem Speicher gelesen werden soll. Am Ausgang der Endstufe wird der Takt Φ Κ
abgenommen, der anzeigt, daß die Decodierung der Adressensignalc in der. Decodierschaltungen beendet
ist. j--,
Die durch die Endstufe der Decodierschaltung gebildete Kapazität wird dabei durch einen weiteren
Varaktor C42 simuliert. Dieser Varaktor ist an den Knoten K 42 angeschlossen und liegt mit seiner
Steuerelektrode (Gate) an dem Betriebspotential VSS. J(,
In seiner Größe wird dieser Varaktor bestimmt durch die Ausführung der Endstufe der zu überwachenden
Decodierschaltung. Bei der Decodierschaltung der Fig. 3 z.B. wird die durch den Varaktor gebildete
Kapazität festgelegt durch die Kapazität C32 und die Koppelkapazität C33. Die Kapazität C32 wird dabei
bestimmt durch die Leitungskapazität und die Transistoreingangskapazität des Transistors M35. Die Varaktorkapazität
C42 muß also so groß sein, daß die Belastung des Knotens K 42 der Belastung des Knotens
K 32 in F i g. 3 entspricht.
Die zwischen den Knoten K 31 und Ai 32 liegenden
Schaltungselemente der Decodierschaltung, z. B. die Schaltungselemente M 37 unci M 38 der Decodierschaltung
der Fig. 3, werden in der Schaltungsanordnung identisch realisiert durch die Schaltungselemente M47
und Λί48. Diese Schaltungselemente M 47 und M 48
werden genauso angesteuert wie die Schaltungselemente M31 und M38 in der Decodierschaltung der
F i g. 3. Ist die Decodierschaltung anders aufgebaut wie diejenige der F i g. 3, dann werden zwischen die Knoten
K 41 und Λ'42 die zwischen den Knoten K 31 und K 32
der anderen Decodierschaltung liegenden Schaltungselemente eingefügt Das heißt, die zwischen den
gestrichelten Linien der F i g. 3 und 4 liegenden b?
Schaltungselemente sind in der Decodierschaltung und in der Schaltungsanordnung gleich ausgeführt.
Da die KaDazität C31 immer den Knoten K 31 belastet, muß auch immer die VnraHnr-Kapazität C41
vorliegen. Das wird dadurch erreicht, daß an die Stt·; .!elektrode (Gate) des Varaktors die Betriebsspan
nung UDD angeschlossen ν i,d Da diese Betriebsspannung UDD außerdem an dem Vorladetransistor M41
anliegt, und somit am Knoten K 41 eine um die Sch'.vellspanpimg des Vorladetransistors M41 geringere
Spannung herrscht, ist der Waktor C41 immer
wirksam.
Anders ist es bei der Varaktorkapazität C42, wenn dif F-idstufe wie in F i g. 3 aussieht. In diesem Fall ist
nämlich die Kopplungskapazitäl C32 nur wirksam,
wenn der Transistor M 35 leitend gesteuert ist. Entsprechend darf auch die Varaktor-Kapazität C42
nur in diesem Falle vorhanden sein. Dies wird dadurch erreicht, daß die Steuerelektrode (Gate) des Varaktors
mit dem Betriebspotential VSSverbunden ist.
Im folgenden sollen nun die Funktionen der
Schaltungsanordnung der Fig.4 in Verbindung mit F i g. 5 beschrieben werden. Dabei ist zu erwähnen, daß
die Taktansteuerung der Schaltungsanordnung genauso erfolgt wie die der entsprechenden Decodierschaltung.
In F i g. 5 sind dabei die Spannungspegel über der Zeit ι
aufgetragen. In der ersten Zeile ist der Vorladetakt Φ V
in der zweiten Zeile der Takt Φ, in der dritten Zeile die Spannung der Adressensignale AX bzw. AX. in der
vierten Zeile die Spannung an den Knoten K 41 bzw. K 42, und in der fünften Zeile das Ausgangssignal ΦΚ
dargestellt. UT ist die Schwellspannung der Transistoren.
Mit dem Vorladetakt Φ V wird der Knoten K 41 über
den Vorladetransistor M41 und der Knoten K 42 über den Vorladetransistor Λ-/48 vorgeladen. Damit steigt
das Potential an den Knoten K 41 und K 42 gemeinsam an. Mit Beginn des Taktes Φ, der dann auftritt, wenn in
eine bestimmte Zeile oder Spalte des Speichers eingeschrieben oder eine Information ausgeleser
werden soll, wird der Vorladetakt Φ ^abgeschaltet unc
das Adressensignal AX bzw. AX an die Entladetransistoren M42 bzw. Λί 43 angelegt. Damit wird einer dei
Entladetransistoren Λί42 bzw. M43 in den leitender
Zustand gebrachi und damit der Knoten K 4! entladen Da zur gleichen Zeit auch der Abtrenntransistor M 47
leitend gesteuert wird, kann sich auch der Knoten K 41 über einen der Entladetransistoren entladen. Diese
Entladung erfolgt aber wie sich aus F i g. 5 ergibt zeitlich verzögert gegenüber der Entladung des Knotens K 41.
Mit der Endstufe wird nun das Potential am Knoter K 42 abgetastet. Solange der Knoten K 42 aufgelader
ist. ist der Transistor M 46 leitend gesteuert und arr Ausgang der Endstufe liegt das Potential VSS=C Voll
an. Wird der Takt Φ angelegt, dann wird der Transistoi M 49 leitend gesteuert, da jedoch der Transistor M 46
ebenfalls im leitenden Zustand ist, kann das Potential arr Ausgang der Endstufe noch nicht wesentlich ansteigen
Erst wenn der Knoten K 42 entladen ist, und zwar übei einen der Entladetransistoren M 42 bzw. M 43, wird dei
Transistor M 46 der Endstufe gesperrt und damit wire der Transistor M45 der Endstufe voll leitend. Danr
kann aber das Potential am Ausgang der Endstufe au! den Endwert ansteigen. Hat das Signal ΦK am Ausgang
der Endstufe ein hohes Potential erreicht, so wird damii
angezeigt, daß in die durch die Decodierschaltung ausgewählte Zeile bzw. Spalte eine Informatior
eingeschrieben bzw. Information ausgelesen werder kann.
Zur Ansteuerung der Entladetransistoren M 42, Μ41
genügt im allgemeinen ein Adressenpaar, wobei da?
cine Adressensignal nivelliert ist und das andere nicht
invertiert ist. Sind verschieden schnelle Adresseiinaarc
im Speicher vorhanden, ^o muß aus Sicherheitsgründen
immer das langsamste Adressenpaar verwendet werden.
Sollen alle Adressen überwacht werden, so muß jedes Adressenpaar in eine Schaltungsanordnung gemäß der
I-ig.4 angeschaltet werden. Alle Knoten K42 dieser
Schaltungen werden dann in einer NOR Kupplung an die gemeinsame Endstufe der F i g. 4 angeschlossen.
Die Vorteile der Schaltungsanordnung bestehen darin, daß die /u simulierenden Kapazitäten der
Dccodierschaltung mit Hilfe von Varaktoren realisiert werden. Dadurch kann die Schaltungsanordnung auch
auf einem kleinen Bereich des Halbleiterbausteins integriert werden. Weiterhin wird ein Knoten in der
Schaltungsanordnung von der Endstufe abgetastet, der dem Knoten in der Decodierschaltung entspricht, der
von der Endstufe der Decodierschallung abgetastet wird. Da Varaktoren zur Simulierung der Kapazitäten
verwendet werden, ist es möglich, die Kapazität dieser Varaktoren so einzustellen, daß sie genau den
Kapazitäten in der Decodierschaltung entsprechen. Dann aber können die Entladetransistoren genauso
dimensioniert sein wie die Decodertransistoren in der Decodierschaltung. Somit ist gewährleistet, daß sich die
Entladetransistoren genauso verhalten wie die Decodertransistoren.
Hierzu 3 Blatt Zeichnungen
Claims (5)
1. Schaltungsanordnung zur Überwachung der Funktion einer zumindest aus parallelgeschalteten
Decodertransistoren, einem Vorladetransistor und einer das Ausgangssignal der Decodertransistoren
abtastenden Endstufe enthaltenden dynamischen Decodierschaltung für einen Speicherbaustein, bei
der zur Nachbildung der Decodierschaltung zwei Entladetransistoren parallel geschaltet sind, deren
Steuereingänge Adressensignale invertiert und nicht invertiert zugeführt werden und an deren durch den
einen Verbindungspunkt gebildeten Knoten zu dessen Vorladung ein weiterer Transistor angeschlossen
ist, dadurch gekennzeichnet, daß an den Knoten (K 41) zur Simulation der an dem
entsprechenden Verbindungspunkt (/(31) der paralleigeschalteten
Decodertransistoren der Decodierschaltung bestehenden Kapazität (C31) ein Varaktor
,'C41) angeschlossen ist, daß an dem Knoten (K 41) weiterhin die bei der Decodierschaltung
zwischen den Decodiertransistoren und der Endstufe vorhandenen weiteren Schaltungselemente angeschlossen
sind und daß zur Simulation der durch die Endstufe der Decodierschaltung gebildeten kapazitiven
Belastung (C32) ein weiterer Varaktor (C42)
vorgesehen ist, der anschließend an die weiteren Schaltungselemente angeordnet ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß an den Steuereingang des
ersten Varaktors (C41) eine solche Spannung angelegt wird, daß der Varaktor immer kapazitiv
wirksam ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, bei der die Endstufe aus einem Inverter besteht, bei
dem eine kapazitive Kopplung zwischen dem Steuereingang und einem Anschluß der gesteuerten
Strecke eines Invertertransistors vorgesehen ist, dadurch gekennzeichnet, daß an den weiteren
Varaktor (C42) eine solche Spannung angelegt wird,
daß er nur dann kapazitiv wirksam ist, wenn auch die Koppelkapazität (C46) wirksam ist.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die
Größe der durch den einen Varaktor (C41) gebildeten Kapazität der Diffusionskapazität der
Decodertransistoren der Decodierschaltung entspricht.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die
beiden Entladetransistoren (M 42, M 43) genauso dimensioniert sind wie die Decodertransistoren in
der Decodierschaltung.
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Überwachung der Funktion einer zumindest
aus parallelgeschalteten Decodertransistoren, einem Vorladetransistor und einer das Ausgangssignal der
Decodertransistoren abtastenden Endstufe enthaltenden dynamischen Decodierscrfaltung nach dem Oberbegriff
des Patentanspruchs 1.
Für die Funktion von integrierten Speicherbausteinen, die z. B. in dynamischer MOS-Technik aufgebaut
sind, ist es notwendig, unmittelbar nach der Decodie
rung der Adressen einen internen Takt zu erzeugen, der die ausgewählten Zeilen und Spalten des Speicherfeldes
aktiviert. Wird dieser Auswahltakt vor Ablauf der Decodierzeit ausgelöst, so tritt Mehrfach- und damit
Falschauswahl ein. Eine zu späte Takterzeugung führt zwar zur sicheren Funktion des Speicherbausteins,
ergibt aber unnötige Zeitverluste im Taktablauf. Dabei muß berücksichtigt werden, daß durch die Streuung der
technologischen und elektrischen Parameter die Decodierzeit gewissen Schwankungen unterliegt, so daß zur
Erzielung eines sicheren und schnellen Betriebes des Speicherbausteins kein zeitstarrer Auswahltakt verwendet
werden kann.
Um den Auswahltakt möglichst zum richtigen Zeitpunkt zu erzeugen, ist es bekannt, für die
Decodierschaltung, in denen die Adressensignale decodiert werden, eine Überwachungsschaltung vorzusehen.
Solche Übe^wachungsschaltungen ergeben sich z. B. aus der deutschen Offenlegungsschrift 23 24 769.
Eine bekannte Überwachungsschaltung ist in F i g. 2 dargestellt und soll in Verbindung mit einer bekannten
Decodierschaltung nach F i g. 1 beschrieben werden.
Die in F i g. 1 dargestellte Decodierschaltung besteht aus parallel angeordneten Decodertransistoren M 2,
M3, M 4, die von Adressensignalen Ai, A2, Λ 3
angesteuert werden. Am gemeinsamen Verbindungspunkt K der Decodertransistoren M 2, M 3, M4 ist
weiterhin :in Vorladetransistor M1 angeschlossen, der
von tinem Vorladetakt Φ V angesteuert wird und andererseits mit einer Betriebsspannung UDD verbunden
ist. An dem Verbindungspunkt, der im folgenden Knoten K genannt werden soll, ist weiterhin eine
Endstufe angeschlossen, die aus einer Inverterstufe aus den beiden Transistoren M5 und Mf>
und einem Koppelkondensator C2 besteht. Der Steuereingang des Invertertransistors JW5 ist mit einem Anschluß der
gesteuerten Strecke über den Koppelkondensator C2 verbunden. Am Knoten K liegt eine Kapazität Cl, die
gestrichelt dargestellt ist. Sie wird maßgeblich gebildet durch die Diffusionskapazität der Decodertransistoren
M2, M3, M4, durch die Koppelkapazität C2 und die
Eingangskapazität des Invertertransistors M5. Am
Transistor M5 liegt außerdem der Auswahltakt ΦA. Die
Funktion einer solchen Decodierschaltung ist bekannt und braucht daher nicht erläutert zu werden.
Mit Hilfe der Überwachungsschaltung der Fig. 2 kann die Funktion dieser Decodierschaltung überwacht
werden. Die Überwachungsschaltung besteht aus zwei parallelgeschalteten Transistoren M12 und M13, denen
ein Adressensignal in nichtinvertierter und in invertierter Form zugeführt wird. Das Adressensignal kann z. B.
das Adressensignal A 1 und A~\ sein. Weiterhin ist ein
Transistor M10 vorgesehen, der ebenfalls von einem
Vorladetakt Φ V angesteuert wird, und der an dem Verbindungspunkt KX der beiden Transistoren M12
und M13 angeschlossen ist und außerdem an der
Betriebsspannung UDD liegt. An dem Verbindungspunkt, dem Knoten Ki, liegt eine Kapazität ClO
(gestrichelt dargestellt), die von der Diffusionskapazität der Transistoren M12 und M13 und der Kapazität der
nicht dargestellten Endstufe gebildet wird.
Die Funktion dieser Überwachungsschaltung nach Fig. 2 ist folgende: Mit dem Vorladetakt ΦVwird über
den Transistor MIO die am Knoten K 1 der Schaltung
angeschlossenen Kapazität ClO vorgeladen. Während dieser Vorladephase sind die wahren und invertierten
Adressensignale auf das Potential 0 Volt geklemmt. Damit sind die Transistoren M 12 und M 13 gesperrt.
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- 1976-10-13 NL NL7611320A patent/NL7611320A/xx not_active Application Discontinuation
- 1976-11-23 GB GB48729/76A patent/GB1517470A/en not_active Expired
- 1976-11-25 IT IT29751/76A patent/IT1064402B/it active
- 1976-11-26 US US05/745,242 patent/US4087044A/en not_active Expired - Lifetime
- 1976-11-29 FR FR7635892A patent/FR2334246A1/fr active Pending
- 1976-12-01 JP JP51144599A patent/JPS5268338A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE2553972B2 (de) | 1978-07-13 |
US4087044A (en) | 1978-05-02 |
JPS5268338A (en) | 1977-06-07 |
NL7611320A (nl) | 1977-06-03 |
IT1064402B (it) | 1985-02-18 |
GB1517470A (en) | 1978-07-12 |
DE2553972A1 (de) | 1977-06-08 |
FR2334246A1 (fr) | 1977-07-01 |
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