DE2443529A1 - Anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers - Google Patents

Anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers

Info

Publication number
DE2443529A1
DE2443529A1 DE2443529A DE2443529A DE2443529A1 DE 2443529 A1 DE2443529 A1 DE 2443529A1 DE 2443529 A DE2443529 A DE 2443529A DE 2443529 A DE2443529 A DE 2443529A DE 2443529 A1 DE2443529 A1 DE 2443529A1
Authority
DE
Germany
Prior art keywords
transistors
bit
transistor
bit line
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2443529A
Other languages
English (en)
Other versions
DE2443529B2 (de
DE2443529C3 (de
Inventor
Dieter Dipl Ing Kantz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19742443529 priority Critical patent/DE2443529B2/de
Priority to GB32631/75A priority patent/GB1522183A/en
Priority to NL7510186A priority patent/NL7510186A/xx
Priority to FR7526874A priority patent/FR2331121A1/fr
Priority to IT26848/75A priority patent/IT1042254B/it
Priority to CH1157875A priority patent/CH586946A5/xx
Priority to US610756A priority patent/US3992704A/en
Priority to BE159949A priority patent/BE833310A/xx
Publication of DE2443529A1 publication Critical patent/DE2443529A1/de
Publication of DE2443529B2 publication Critical patent/DE2443529B2/de
Application granted granted Critical
Publication of DE2443529C3 publication Critical patent/DE2443529C3/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Databases & Information Systems (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

SIEMENS AKTIENGESELLSCHAFT München, den USER 197
Berlin und München Wittelsbacherplatz
VPA 74/2125
Anordnung zum Einschreiben von Binärsignalen in ausgewählte Speicherelemente eines MOS-Speichers.
Die Erfindung bezieht sich auf eine Anordnung zum Einschreiben von Binärsignalen in ausgewählte Speicherelemente eines MOS-Speichers unter Verwendung eines als getaktet es Flip-Flop aufgebauten Leseverstärkers, der aus zwei rückgekoppelten Invertern mit jeweils einem Schalttransistor und einem Lasttransistor besteht, und bei dem in jedem Rückkopplungszweig jeweils ein Abtrenntransistor angeordnet ist.
MOS-Speicher sind bereits bekannt (s.z.B. Electronics Febr.15, 1971, Seiten 80 bis 85). Es ist auch bekannt, als Speicherelemente eines solchen MOS-Speichers EinTransistor-Speicherelemente zu verwenden (Electronics Sept.13, 1973, Seiten 116 bis 121). Bei einem solchen MOS-Speicher sind an den Kreuzungsstellen zwischen den Wortleitungen und den Bitleitungen die Speicherelemente angeordnet. Zwischen zwei Bitleitungen ist ein Leseverstärker angeordnet und zwar so, daß der Leseverstärker, der als getaktetes Flip-Flop aufgebaut ist, symmetrisch an den Bitleitungen liegt. Die Bitleitungen sind dabei jeweils mit den Drainanschlüssen der Schalttransistoren des getakteten Flip-Flops verbunden.
In Figur 1 ist ein solcher Leseverstärker LV1 gezeigt. Er besteht aus Invertern T1,T3 bzw. T2," T4. Die MOS-Transistoren T1 und T2 sind Schalttransistoren, die MOS-Transistoren T3 und T4 Lasttransistoren. Der weiter vorgesehene MOS-Transistor T5 ist beim Schreibvorgang immer
VPA 9/210/4036 IL/Pe _2-
609813/0 504
geöffnet. VDD ist eine Betriebsspannung, S1 und S2 sind Taktsignale. Jeweils an dem Drainanschluß der Transistoren T1 und T2 sind Bitleitungen DL1 bzw. DL2 angeschlossen. An den Kreuzungspunkten zwischen" den Bitleitungen DL1,DL2 und Wortleitungen ViL sind Speicherelemente SE angeordnet. Mit C1 bzw. C2 sind Leitungskapazitäten der Bitleitungen DL1 bzw. DL2 bezeichnet. R stellt den Widerstand der Bitleitung DL1 dar.
Die in eines der Speicherelemente SE einzuschreibende Information wird z.B. an dem Punkt A zugeführt. Der Leseverstärker LV1 wird beim Einschreiben der Binärsignale mit verwendet. Er muß darum so betrieben werden, daß entsprechend des einzuschreibenden Binärsignals die Bitleitung umgeladen wird.
Da bei der Anordnung der Figur 1 die Bitleitung DL1 mit dem. Drainanschluß des Schalttransistors T1 verbunden ist, wird die Bitleitung DL1 durch den Transistor T1 sehr stark belastet, Bei einer derartigen Anordnung ist das Einschreiben des Binärsignals "1" in eine der Speicherzellen SE besonders kritisch. Liegt nämlich nach dem Lesevorgang die Bitleitung DL2 auf "1", so ist der Transistor T1 gut leitend und damit die Bitleitung DL1 völlig entladen. Soll beim Schreibvorgang das Binärsignal "1" auf die Bitleitung DL1 übertragen werden, so ergibt sich eine Spannungsteilung zwischen dem Wiederstand R der meist diffundierten Bitleitung DL1 und dem Innenwiderstand des gut leitenden Schalttransistors T1. Von A her muß also ein genügend großer Strom durch den Schalttransistor T1 geliefert werden, damit die Spannung der Bitleitung DL1 am Steuereingang des Schalttransistors T2 über dessen Schwellspannung VT liegt. Infolge der Spannungsteilung ist die Steuerspannung für den Schalttransistor T2 aber sehr klein, so daß die Bitleitung DL2 durch den Schalttransistor T2 nur langsam entladen wird. Dadurch wird auch der Schalttransistor
VPA 9/210/4036 -3-
60 9 813/0504
T1 über die Flip-Flop-Rückkopplung spät gesperrt. Erst nach Sperren des Schalttransistors T1 wird aber die Bitleitung DL1 völlig aufgeladen und der Schreibvorgang damit beendet. Ein Nachteil der Verwendung dieses bekannten Leseverstärkers besteht also darin, daß sich mit ihm eine zu lange Schreibphase ergibt.
Aufgabe der Erfindung ist es darum, eine Anordnung zum Einschreiben von Binärsignalen in ausgewählte Speicherelemente eines MOS-Speichers anzugeben, bei der ein Leseverstärker verwendet wird, der aus zwei rückgekoppelten Invertern mit jeweils einem Schälttransistor und einem Lasttransistor besteht und bei dem in jedem Rückkopplungszweig jeweils ein Abtrenntransistor angeordnet ist. Die Aufgabe wird bei Verwendung *eines derart aufgebauten Leseverstärkers dadurch gelöst, daß die Bitleitungen der Speicherelemente jeweils an dem Steuereingang eines der Schalttransistoren des Leseverstärkers angeschlossen ist und ein von einem Schreibtakt und einem Bitdecoder gesteuerter Bitschalter die Schreibinformation auf nur eine der Bitleitungen überträgt.
Ein Leseverstärker der angegebenen Art ist bereits, in unserer Patentanmeldung P 23 61 823.7 beschrieben worden.-Dort ist allerdingsnur der Lesevorgang erläutert worden. Wird ein derart aufgebauter Leseverstärker zum Einschreiben von Binärsignalen mitverwendet, dann kann die Bitleitung
an1 die Steuereingänge der Schalttransistoren angeschaltet werden. Die Belastung der Bitleitung beim Schreibvorgang durch die Schalttransistoren wird damit erheblich geringer.
Die in den Rückkopplungszweigen des als Flip-Flop aufgebauten Leseverstärkers angeordneten Abtrenntransistoren können während des Schreibvorganges geöffnet sein. Damit entfällt jegliche Rückwirkung der Spannungsverhältnisse auf der zweiten 3itleitung auf die Spannungsverhältnisse der ersten Bileitung.
VPA 9/210/4036 ' -4-
60981 3/0504
Schließlich können die Abtrenntransistoren auch so dimensioniert sein, daß sie während des Schreibvorganges einen sehr großen Innenwiderstand haben und somit die erste Bitleitung von dem Schalttransistor des zweiten Inverters entkoppelt ist.
Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigen:
Fig.2 die Anordnung bei Verwendung eines Leseverstärkers
mit Abtrenntransistoren in den' Rückkopplungszweigen, Fig.3 ein Spannungsdiagramm bei einer ersten Betriebsart
des Leseverstärkers,
Fig.4 ein Spannungsdiagramm bei einer zweiten Betriebsart
des Leseverstärkers und
Fig.5 den Aufbau eines in die Bitleitung eingeschalteten Bitschalters.
Ein Leseverstärker LV2 ist wiederum symmetrisch zwischen einer ersten und einer zweiten Bitleitung DL1 bzw. DL2 angeordnet. Der Leseverstärker LV2 besteht aus zwei Invertern mit Transistoren T6, T8 bzw. T7, T9. Die Transistoren Τ6 und T7 sind Schalttransistoren, die Transistoren T8 und T9 Lasttransistoren. In den Rückkopplungszweigen der beiden Inverter ist jeweils ein Abtrenntransistor T12 bzw. T13 angeordnet. Die weiterhin vorgesehenen Transistoren T10 und T11 sind nur für den Lesevorgang notwendig, sie sind während des Einschreibens einer Information immer geöffnet. VDD ist wieder die Betriebsspannung, S3, S4, S5 sind Taktsignale.
Die Bitleitungen DL1 bzw. DL2 sind nun an die Steuereingänge der Schalttransistoren T6 bzw. T7 angeschaltet« Die einzuschreibende Information wird von einem Schreibverstärker SV über einen Bitschalter BS zugeführt, der seinerseits wieder mit der Bitleitung DL1 verbunden ist. Der
VPA 9/210/4036 . -5-
609813/0504
Schreibverstärker SV kann in bekannter Weise aufgebaut sein, er kann mit mehreren Bitleitungen verbunden werden.
Der Bitschalter BS, dessen Aufbau sich aus Figur 5 ergibt, wird in Abhängigkeit eines Schreibtaktes ST, der von einem Generator G geliefert wird, und der Ausgangssignale eines Bitdecoders BD geschlossen. Dann wird die einzuschreibende Information der Bitleitung DL1 zugeleitet. Der Bitdecoder BD und der Generator G kann in bekannter Weise aufgebaut sein.
Der Einschreibvorgang wird anhand des Spannungsdiagramms der Figur 3 erläutert. Dabei soll eine Information in eines der an der Bitleitung DL1 angeschlossenen Speicherelemente SE eingeschrieben werden. Das Einschreiben von Informationen in Speicherelemente, die an andere Bitleitungen DL angeschlossen sind, erfolgt in entsprechender Weise. .
Mit Hilfe eines an einer Wortleitung WL angelegten Signales Wl wird eine Wortleitung WL ausgewählt. Gleichzeitig wird das Taktsignal S3 angelegt und damit die Lasttransistoren T8 und T9 eingeschaltet. Das Taktsignal S4 v/ird nicht angelegt, so daß die Transistoren TIO und T11 geöffnet bleiben.
Zu Beginn des Schreibvorganges wird der Takt S5 von "1"-Potential auf "0"-Potential umgeschaltet, und damit der Transistor T12 und TI3 geöffnet. Dadurch ist die Bitleitung DL1 vollständig vom Schalttransistor T7 entkoppelt. Der volle von dem Bitschalter BS gelieferte Strom steht dann zur Umladung der Bitleitung DL1 zur Verfügung.
In Figur 3 ist in der Zeile B die einzuschreibende Information gezeigt, in der Zeile ST der Schreibtakt, in den Zeilen dl1 und dl2 die Spannungsverläufe auf den Bitlei-
VPA 9/210/4036 -6-
6098 13/0504
tungen DL1 und DL2. Die ausgezogenen Kurven geben die Verhältnisse beim Einschreiben des Binärsignals "1", die gestrichelten Kurven die Verhältnisse beim Einschreiben des Binärsignals "0" wieder.
Bei der Betriebsweise, bei der während des Einschreibens eines Binärsignals die Abtrenntransistoren T12 bzw. T13 geöffnet sind, benötigt das Schreiben einer "0" mehr Zeit und soll daher auch hier erläutert werden. Zu beginn der Schreibphase P liege die Bitleitung DL1 auf "1"-Potential. Die Bitleitung DL1 wird dann über den Bitschalter BS schnell entladen, wodurch der Schalttransistor T6 gesperrt wird und der Knoten K2 schnell positiv wird. Die Übernahmephase UE -das ist die Zeit, die notwendig ist, um die Schreibinformation in den Leseverstärker zu übernehmen und in der das Taktsignal S5 Null sein muß- ist abgeschlossen, wenn sich die Spannung an den Knoten K2 sicher eingestellt hat. Das Taktsignal S5 wird daher frühestens nach einem Sicherheitsabstand ti wieder auf "1" geschaltet. Bedingt durch Toleranzen der Technologie und Spannungen entsteht allerdings noch ein zusätzlicher Streubereich t2 für das Einschalten der Transistoren T12 und T13 durch das Taktsignal S5. Erst jetzt wird durch Einschalten der Rückkopplungszweige die Bitleitung DL2 über den Transistor T13 ebenfalls auf die Spannung des Knotens K2 aufgeladen.
Durch Einführen einer Übernahmephase UE in der die Abtrenntransistoren T12 und T13 geöffnet sind, läßt sich die Schreibzeit verkürzen, da der Leseverstärker LV2 sehr schnell eingestellt werden kann. Da die Bitleitung DL durch keinen der Schalttransistoren des Leseverstärkers stark belastet werden kann, ist auch der Aufwand und der Verlustleistungsbedarf des Bitlschalters BS gering.
Die Schreibzeit kann.noch weiter verkürzt werden, wenn auf die Übernahmephase verzichtet wird. Dies kann dadurch erfolgen, daß die Abtrenntransistoren T12 und T13 im Verhältnis zu den Lasttransistoren T8 und T9 und den Schalttransistoren T6 und T7 geeignet bemessen werden. Dabei wird das Verhältnis W/L
VPA 9/210/4036 : -7-
609813/050A
entsprechend gewählt. W ist die Breite, L die Länge des Kanals eines MOS-Transistors. Für die Bemessung der Abtrenntransistoren gelten dabei folgende Regeln: Das Verhältnis W/L der Schalttransistoren T6 und T7 wird nicht durch den Schreibvorgang, sondern durch den Lesevorgang festgelegt. Von dem Verhältnis W/L der Schalttransistoren T6 und T7 ist damit auszugehen. Für die Beibehaltung der Umladezeit der Bitleitungen DL müssen die Abtrenntransistoren T12 und TI3 größer als die Lasttransistoren T3 und T4 aber kleiner als die Schalttransistoren T6 und T7 ausgelegt werden. Durch das Verhältnis W/L wird der Innenwiderstand der Transistoren entsprechend festgelegt.
Um die Übernahmephase zu vermeiden, bleibt das Taktsignal S5 auch während des Schreibvorgangs auf "1", d.h. die Abtrenntransistoren T12 und T13 bleiben im leitenden Zustand. Da aber das Verhältnis W/L der Abtrenntransistoren T12,T13 im Vergleich zu dem Verhältnis W/L der Schalttransistoren T6 und T7 klein gewählt worden ist, sind die Abtrenntransistoren trotz Anliegen des Taktsignales S5 nur schwach leitend, während z.B. der Schalttransistor T7 stark leitend sein kann. Dadurch ist die Bitleitung DL1 von dem stark leitenden Transistor T7 entkoppelt. Die Bitleitung DL1 kann somit durch einen Bitschalter BS geringer Verlustleistung sehr schnell umgeladen werden. Da aber der Rückkopplungszweig wegen Anliegens des Taktes S5 = 1 eingeschaltet bleibt, wird die Spannungsänderung des Knotens K2 sofort auf die Bitleitung DL2 und den Steuereingang des Schalttransistors T7 übertragen. Damit wird die Schreibphase P abgekürzt.
Die Spannungsverläufe bei einer derartigen Betriebsart des Leseverstärkers LV2 sind in Figur 4 dargestellt. Es sind wiederum die Spannung wl auf der Wortleitung WL, die Taktsignale S3i S4, S5, die einzuschreibende Information B, der Schreibtakt ST, und die Spannungsverhältnisse auf den Bitleitungen DL1 und DL2 gezeigt. Aus Figur 4 ergibt sich, daß
VPA 9/210/4036 -8-
6098 13/0504
-β- 2U3529
eine Übernahmephase für den Takt S5 entfällt und daß somit die Schreibzeit verringert wird. Es isc aufgezeigt, daß sich die Spannung auf der Bitleitung DL2 sofort entsprechend der Spannung der Bitleitung DL1 ändert.
Figur 5 zeigt einen möglichen Aufbau des Bitschalters BS. Der Bitschalter kann aus zwei Transistoren T15 und T16 bestehen. Die gesteuerte Strecke des ersten Transistors T15 liegt in der Leitung, die von dem Schreibverstärker zur Bitleitung DL1 führt. Der Steuereingang des Transistors T15 ist' in der gesteuerten Strecke des Transistors T16 angeordnet, der auch der Schreibtakt ST zugeführt wird. Der Steuereingang des Transistors T16 ist mit dem Bitdecoder verbunden. Soll auf der Bitleitung DL1 eine Information eingeschrieben werden, dann wird der Transistor T16 durch den Bitdecoder leitend gesteuert. Damit liegt der Schreibtakt ST am Steuereingang des Transistors T15 an und bringt diesen in den leitenden Zustand. Die einzuschreibende Information wird dann auf die Bitleitung DL1 übertragen. Der Transistor T15 hat den Innenwiderstand Ri.
Würde ein entsprechend Figur 5 aufgebauter Bitschalter BS bei einer Anordnung gemäß der Figur 1 verwendet werden, dann müßte beim Schreiben der Schreibstrom I durch den Transistor TI5 den Leseverstärker LV1 umsetzen. Da der Strombedarf bei dieser Anordnung wegen der starken Belastung, die
der Leseverstärker darstellt, verhältnismäßig groß ist, ist es erforderlich, daß der Transistor TI5 groß ausgelegt ist, daß damit das Verhältnis W/L groß ist und damit der Innenwiderstand Ri des Transistors T15 klein ist. Außerdem ist ein leistungsfähiger Schreibverstärker notwendig, da er einen großen Schreibstrom aufbringen muß. Weiterhin ist eine hohe Steuerspannung am Steuereingang des Transistors T15 erforderlich
VPA 9/210/ 4036 -9-
60981 3/0504
die über den Transistor T16 durch den Bitdecoder und den Schreibtakt erzeugt werden muß.
Wird jedoch ein derart aufgebauter Bitschalter bei einer Anordnung gemäß der Figur 2 verwendet, dann kann der Schreibstrom entweder geringer oder gleich Null sein. Dies bedingt einen geringeren Aufwand und Platzbedarf für den Bitschalter, eine geringere Leistung und eine geringere Steuerspannung bei dem Bitschalter und dem Schreibverstärker.
Somit ergeben sich für die erfindungsgemäße Anordnung folgende Vorteile: Es wird eine kurze Schreibzeit erzielt, der Aufwand für den Bitschalter, dessen Leistungs- und Platzbedarf ist geringer, der Serienwiderstand der meist diffundierten Bitleitung ist - unkritisch. .
4 Patentansprüche
5 Figuren ·
VPA 9/210/4036 -10-
609813/0504

Claims (3)

  1. Patentansprüche
    Anordnung zum Einschreiben von Binärsignalen in ausgewählte Speicherelemente eines MOS-Speichers unter Verwendung eines als getaktetes Flip-Flop aufgebauten Leseverstärkers, der aus zwei rückgekoppelten Invertern mit jeweils einem Schalttransistor und einem Lasttransistor besteht und bei dem in jedem Rückkopplungszweig jeweils ein Abtrenntransistor angeordnet ist, dadurch gekennz eichnet, daß die Bitleitungen (DL) der Speicherelemente (SE) jeweils an dem Steuereingang eines der Schalttransistoren (T6 bzw. T7) des Leseverstärkers (LV2) angeschlossen sind' und ein von einem Schreibtakt (ST) und einem Bitdecoder (BD) gesteuerter Bitschalter (BS) die Schreibinforrnation auf nur eine der Bitleitungen überträgt.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß.beim Schreibvorgang die Abtrenntransistoren (T12, T13) so lange geöffnet sind, bis die Bitleitung (DL) über den Bitschalter (BS) entsprechend der einzuschreibenden Information umgeladen ist und bis der von der Bitleitung angesteuerte Schalttransistor (T6 bzw. T7) entsprechend dieser Information eingestellt ist.
  3. 3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß beim Schreibvorgang die Abtrenntransistoren (T12, T13) geschlossen sind, daß das Verhältnis W/L der Abtrenntransistoren kleiner ist als das Verhältnis W/L der Schalttransistoren (T6, T7), so daß " im leitenden Zustand der Innenwiderstand der Abtrenntransistoren groß ist im Verhältnis zu dem der Schalttransistoren.
    VPA 9/210/4036 -11-
    6098 13/0504
    * Αλ ί+. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Verhältnis Yf/L der Abtrenntransistoren (T12,T13) größer ist als das Verhältnis W/L der Lasttransistoren (T8, T9).
    VPA 9/210/4036
    609813/0.5 OA
DE19742443529 1974-09-11 1974-09-11 Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers Granted DE2443529B2 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE19742443529 DE2443529B2 (de) 1974-09-11 1974-09-11 Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers
GB32631/75A GB1522183A (en) 1974-09-11 1975-08-05 Binary signal data stores
NL7510186A NL7510186A (nl) 1974-09-11 1975-08-28 Inrichting voor het inschrijven van binaire sig- nalen in uitgekozen geheugenelementen van een mos- -geheugen.
FR7526874A FR2331121A1 (fr) 1974-09-11 1975-09-02 Dispositif pour enregistrer des signaux binaires dans des elements selectionnes d'une memoire mos
IT26848/75A IT1042254B (it) 1974-09-11 1975-09-03 Dispositivo per iscrivere segnali binari in elementi memorizzatori scelti in una memoria mos
CH1157875A CH586946A5 (de) 1974-09-11 1975-09-05
US610756A US3992704A (en) 1974-09-11 1975-09-05 Arrangement for writing-in binary signals into selected storage elements of an MOS-store
BE159949A BE833310A (fr) 1974-09-11 1975-09-11 Dispositif pour enregistrer des signaux binaires dans des elements selectionnes d'une memoire mos

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19742443529 DE2443529B2 (de) 1974-09-11 1974-09-11 Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers

Publications (3)

Publication Number Publication Date
DE2443529A1 true DE2443529A1 (de) 1976-03-25
DE2443529B2 DE2443529B2 (de) 1977-09-01
DE2443529C3 DE2443529C3 (de) 1978-04-27

Family

ID=5925478

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19742443529 Granted DE2443529B2 (de) 1974-09-11 1974-09-11 Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers

Country Status (8)

Country Link
US (1) US3992704A (de)
BE (1) BE833310A (de)
CH (1) CH586946A5 (de)
DE (1) DE2443529B2 (de)
FR (1) FR2331121A1 (de)
GB (1) GB1522183A (de)
IT (1) IT1042254B (de)
NL (1) NL7510186A (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4069474A (en) * 1976-04-15 1978-01-17 National Semiconductor Corporation MOS Dynamic random access memory having an improved sensing circuit
US4069475A (en) * 1976-04-15 1978-01-17 National Semiconductor Corporation MOS Dynamic random access memory having an improved sense and restore circuit
US4081701A (en) * 1976-06-01 1978-03-28 Texas Instruments Incorporated High speed sense amplifier for MOS random access memory
US4144590A (en) * 1976-12-29 1979-03-13 Texas Instruments Incorporated Intermediate output buffer circuit for semiconductor memory device
US4107556A (en) * 1977-05-12 1978-08-15 Rca Corporation Sense circuit employing complementary field effect transistors
US4096401A (en) * 1977-05-12 1978-06-20 Rca Corporation Sense circuit for an MNOS array using a pair of CMOS inverters cross-coupled via CMOS gates which are responsive to the input sense signals
US4114055A (en) * 1977-05-12 1978-09-12 Rca Corporation Unbalanced sense circuit
JPS5939833B2 (ja) * 1977-05-24 1984-09-26 日本電気株式会社 センス増幅器
US4170741A (en) * 1978-03-13 1979-10-09 Westinghouse Electric Corp. High speed CMOS sense circuit for semiconductor memories
DE2839073C2 (de) * 1978-09-07 1983-02-17 Siemens AG, 1000 Berlin und 8000 München Dynamische Stromquelle für Halbleiterbausteine und ihre Verwendung
JPS58114391A (ja) * 1981-12-25 1983-07-07 Nec Corp センスアンプ回路
US5352937A (en) * 1992-11-16 1994-10-04 Rca Thomson Licensing Corporation Differential comparator circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675218A (en) * 1970-01-15 1972-07-04 Ibm Independent read-write monolithic memory array
US3838295A (en) * 1973-02-05 1974-09-24 Lockheed Electronics Co Ratioless mos sense amplifier
DE2309192C3 (de) * 1973-02-23 1975-08-14 Siemens Ag, 1000 Berlin Und 8000 Muenchen Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung
US3838404A (en) * 1973-05-17 1974-09-24 Teletype Corp Random access memory system and cell
US3940747A (en) * 1973-08-02 1976-02-24 Texas Instruments Incorporated High density, high speed random access read-write memory
US3863232A (en) * 1973-12-26 1975-01-28 Ibm Associative array

Also Published As

Publication number Publication date
NL7510186A (nl) 1976-03-15
BE833310A (fr) 1976-03-11
US3992704A (en) 1976-11-16
CH586946A5 (de) 1977-04-15
IT1042254B (it) 1980-01-30
DE2443529B2 (de) 1977-09-01
GB1522183A (en) 1978-08-23
DE2443529C3 (de) 1978-04-27
FR2331121A1 (fr) 1977-06-03

Similar Documents

Publication Publication Date Title
DE2714715C3 (de) Schaltungsanordnung, die bei jedem Zustandswechsel eines ihr zugeführten binären Eingangssignals einen Ausgangsimpuls erzeugt
DE2409058A1 (de) Regenerierschaltung fuer binaersignale nach art eines getasteten flipflops und verfahren zu deren betrieb
DE3347306A1 (de) Speichereinrichtung
DE2625007B2 (de) Adressenpufferschaltung für Halbleiterspeicher
EP0104442A2 (de) Monolithisch integrierte digitale Halbleiterschaltung
DE2443529A1 (de) Anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers
EP0012802B1 (de) Dynamischer Halbleiterspeicher
DE3101520A1 (de) Monolithisch integrierter halbleiterspeicher
DE2317497B1 (de) Verfahren zum Betrieb eines Fünf-Transistoren-Speicherelementes
DE1959374C3 (de) Einspeicherungs- und Ausspeicherungsschaltungsanordnung für eine binäre Halbleiter -Speicherzelle
EP0100432A2 (de) Signal-Pegelwandler
DE2825444C2 (de) Schaltungsanordnung zur Phasenaufspaltung eines Binärsignals
EP0087818B1 (de) Integrierter dynamischer Schreib-Lese-Speicher
DE3028754A1 (de) Dynamischer leseverstaerker fuer mos-halbleiterspeicher
DE2618760C3 (de) Halbleiter-Speichervorrichtung
DE2553972C3 (de) Schaltungsanordnung zur Überwachung der Funktion einer dynamischen Decodierschaltung
EP0254980B1 (de) Integrierbare Bewerterschaltung
EP0009085A1 (de) Verriegelungsschaltung zur Phasenaufspaltung und Pegelumsetzung eines TTL-Eingangssignals mit Feldeffekttransistoren und entsprechendes Betriebsverfahren
DE2132560C3 (de)
DE2459023C3 (de) Integrierbare, aus Isolierschicht-Feldeffekttransistoren gleicher Leitungsund Steuerungsart aufgebaute statische Schreib/Lesespeicherzelle
DE2553344A1 (de) Speicherbaustein
DE2419040A1 (de) Regenerier- und bewerterschaltung nach art eines getasteten flipflops
DE3525916C2 (de)
DE19844968B4 (de) Leseverstärkerschaltung und Verfahren zum Betreiben der Leseverstärkerschaltung
DE3525878C2 (de)

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee