DE2553344A1 - Speicherbaustein - Google Patents

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen:

Berlin und München VPA 75 P 2 I O 1 BRB

Speicherbaustein

Die Erfindung bezieht sich auf einen Speicherbaustein nach dem Oberbegriff des Patentanspruchs 1.

Speicherbausteine, bei denen zwischen Wort- und Bitleitungen Speicherzellen mit Transistoren angeordnet sind, sind bekannt. Ein Beispiel dafür ist aus Electronics, Sept.13> 1973, Seiten 116 bis 121 zu entnehmen. Bei diesen Zellenfeldern ist an den Kreuzungspunkten zwischen Wortleitung und Bitleitung jeweils eine Speicherzelle vorgesehen. Eine Speicherzelle kann z.B. aus einem MOS-Transistor und einem Speicherkondensator bestehen. Dabei ist die gesteuerte Elektrode des Transistors an eine Wortleitung angeschlossen, während eine Elektrode der gesteuerten Strecke des Transistors an einer Bitleitung liegt, die andere Elektrode an den Speicherkondensator.angeschlossen ist.

In Figur 1 ist der Aufbau eines solchen bekannten Speicherfeldes dargestellt. Dabei ist aus dem Speicherfeld jeweils nur* eine Bitleitung und mehrere Wortleitungen herausgegriffen. Die Wortleitungen sind mit X bezeichnet, während die Bitleitung mit Y benannt ist. An den Kreuzungspunkten zwischen den Wortleitungen X und den Bitleitungen Y liegt jeweils eine Speicherzelle SZ. Sie besteht aus einem MOS-Transistor MS und einem Speicherkondsnsator CS* Das gesamte Zellenfeld ist nun in zwei Bereiche B1 und 32 unterteilt. Die Unterteilung erfolgt dadurch, daß jeweils jede Bitleitung Y in zwei Hälften Y1 und Y2 aufgeteilt ist, wobei zwischen diesen beiden Hälften der Bitleitung ein Leseverstärker LV angeordnet ist. Zwischen den beiden Zellenfeldbereichen B1 und B2 liegt somit eine Leseverstärkerspalte. Die Leseverstärker können z.B. als getaktetes Flip-Flop aufgebaut sein, wie es in der oben angegebenen Literaturstelle beschrieben ist.

VPA 75 E 2019

Il 13 Pe / 18.11.75

709823/0421

Bestehen die Speicherzellen SZ aus Eintransistorspeicherzellen, dann sind die beim Lesen einer Speicherzelle entstehenden Lesesignale sehr klein. Werden die an einer Wortleitung liegenden" Speicherzellen ausgewählt, also den Steuereingängen der Transistoren MS, die an die Wortleitung angeschlossen sind, ein Signal zugeführt, durch das diese Transistoren leitend gesteuert werden, dann werden aufgrund der kapazitiven Kopplung zwischen den Wortleitungen und den Bitleitungen Störsignale auf die Bitleitungen übergekoppelt. Diese Störsignale überlagern sich den Lesesignalen, so daß ein Auswerten der Lesesignale oft nicht möglich ist. Aus diesem Grunde werden Leerzellen vorgesehen, mit deren Hilfe die durch die Auswahl einer Wortleitung auf die Bitleitungen übergekoppelten Störsignale kompensiert werden sollen. Dabei ist auf jeder Seite des Leseverstärkers LV in jeder Bitleitungshälfte jeweils eine solche Leerzelle LZ vorgesehen. Sie besteht wie die Speicherzelle SZ jeweils aus einem Transistor MD und einem Speicherkondensator CD. Der Verbindungspunkt zwischen dem Transistor MD und dem Speicherkondensator CD ist weiterhin noch mit einem Generator G verbunden.

Mit Hilfe der eine Leerzellenspalte DS bildenden Leerzelle LZ werden nun die durch Auswahl der Wortleitungen auf die Bitleitungen übergekoppelten Störungen kompensiert. Dabei wird folgendermaßen vorgegangen: Vor Aufruf einer Wortleitung des Zellenfeldes werden die Kondensatoren CD der Leerzellen durch den Generator G auf eine Spannung aufgeladen, die zwischen dem NuIl- und Einssignalpegel der Speicherzellen liegt. Bei Aufruf einer

eil

Wortleitung verd/jeweils auch die im anderen Zellenbereich angeordneten Leerzellen aufgerufen. Wird z.B. die Wortleitung X1 angesteuert, dann werden die im Zellenbereich liegenden Leerzellen LZ durch ein Signal auf der Leitung XDR ebenfalls angesteuert. Dies zeigt Figur 2. Durch Auswahl der Wortleitung X1 entstehen Störungen auf der Bitleitungshälfte Y1 und durch Auswahl der Leitung XDR der Leerspalte DS Störungen auf der Bitleitungshälfte Y2. Diese Störungen werden dem Leseverstärker LV zugeführt und können dadurch kompensiert werden. Entsprechendes

VPA 75 E 2019

709823/0421

gilt selbstverständlich wenn die Wortleitung XN angesteuert wird. Dann wird gleichzeitig die Leitung XDL der Leerzellenspalte DS1 ausgewählt.

Diese bekannte Anordnung der Figur 1 hat den Nachteil, daß ein Zusatzgenerator G notwendig ist, um die mittlere Spannung an den Speicherkondensatoren CD der Leerzellen zu erzeugen. Dieser Generator muß BauelementeSchwankungen, TemperaturSchwankungen und Versorgungsspannungsschwankungen ausregeln können. Weiterhin wirkt die von den Wortleitungen verursachten Störungen als Gleichtaktstörung auf die Leseverstärker, deren Arbeitspunkt damit verschoben wird.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, den Speicherbaustein nach Figur 1 so zu verbessern, daß kein zusätzlicher Generator mehr notwendig ist und durch die Kompensation der Störungen auf den Bitlextungen keine Gleichtaktstörung der Leseverstärker mehr auftritt. Diese Aufgabe wird entsprechend den Merkmalen des Kennzeichens des Patentanspruchs gelöst.

Die Leerzellen werden somit identisch den Speicherzellen ausgeführt. Alle Leerzellen sind in den Pausen, in denen die Speicherzellen nicht angesteuert werden, fortlaufend ausgewählt, so daß sich die Kondensatoren der Leerzellen auf das Potential der Bitleitungen aufladen können. Ein zusätzlicher Generator ist damit nicht mehr notwendig.

Bei Auswahl einer Wortleitung werden die Leerzellen des gleichen Bereiches des Zellenfeldes abgeschaltet, während die Leerzellen des anderen Bereiches des Zellenfeldes angeschaltet bleiben. Die durch das Einschalten der Speicherzellen über die Wortleitung erzeugten Störungen wirken entgegengesetzt wie die durch das Abschalten der Leerzellen auf die Bitleitungen übertragenen Störungen. Sie können sie damit kompensieren.

Der Arbeitspunkt der Leseverstärker wird darum nicht verschoben, so daß die Informationen der Speicherzellen genau bewertet werden können. Dadurch können die Lesesignale auf den Bitleitungen redu-VPA 75 E 2019

7 09823/0421

-r- Γ

ziert werden, d.h. kleinere Speicherkondensatoren für das Speicherzellenfeld verwendet werden. Dies bedeutet aber eine Reduktion der notwendigen Chipfläche für einen Speicherbaustein.

Anhand eines Ausführungsbeispiels wird die Erfindung weiter erläutert. Es zeigen:

Fig.1 den bekannten Aufbau eines Zellenfeldes eines Speicherbausteins ,

Fig.2 ein Spannungsdiagramm zu Figur 1, Fig.3 der Aufbau des Zellenfeldes gemäß der Erfindung, Fig.4 ein Spannungsdiagramm zum Betrieb des Zellenfeldes nach Figur 3.

In Figur 3 ist das Speicherfeld SF in zwei Bereiche B1 und B2 unterteilt. Das erfolgt dadurch, daß die Bitleitungen Y jeweils in zwei Hälften aufgeteilt sind und zwar in die Bitleitungshälfte Y1 und Y2. Zwischen den beiden Hälften einer Bitleitung Y ist jeweils ein Leseverstärker LV angeordnet, so daß eine Leseverstärkerspalte entsteht. Nur zwischen den Kreuzungspunkten von Wortleitungen X und Bitleitungen Y ist jeweils eine Speicherzelle SZ angeordnet. Sie besteht im Ausführungsbeispiel aus einer sogenannten Eintransistorzelle aus einem MOS-Transistor MS und einem Speicherkondensator CS. Die Speicherzellen SZ sind dabei in bekannter Weise mit der Wortleitung X und der Bitleitung Y verbunden. Auf beiden Seiten der Leseverstärker LV ist jeweils eine Spalte mit Leerzellen LZ angeordnet. Die Leerzellen bestehen ebenfalls aus einem Transistor MD und einem Speicherkondensator CD. Dabei sind die Leerzellen identisch den Speicherzellen SZ aufgebaut. Es werden also auf beiden Seiten der Leseverstärker LV jeweils eine Spalte von Leerzellen DS1 bzw. DS2 gebildet. Die Leerzellen der einen Leerzellenspalte DS1 werden von der Leitung XDL, die Leerzellen der anderen Leerzellenspalte DS2 von der Leitung XDR angesteuert.

Der Aufbau des Leseverstärkers LV kann z.B. wieder der oben genannten Literatursteile entnommen werden. Andere Beispiele des Leseverstärkers sind in dem Digest of Technical Papers IEEEInternation/Solid State Circuit Conference 1973 beschrieben.

VPA 75 E 1019 *

709823/0421

(ο

Anhand des Diagrammes der Figur 4, in dem Spannungen über der Zeit t aufgetragen sind, wird die Funktion des Speicherfeldes der Figur 3 beschrieben. Wenn die Speicherzellen SZ nicht angesteuert werden, also die Transistoren MS der Speicherzellen SZ gesperrt sind, dann sind die Transistoren der Leerzellen MD leitend gesteuert, so daß sich die Speicherkondensatoren CD der Leerzellen LZ auf das Potential der Bitleitungen Y aufladen können. Somit liegt z.B. an den Leitungen XDL und XDR hohes Potential, während an den Wortleitungen X1 und XN niederes Potential anliegt.

Wird nun z.B. die Wortleitung X1 des Zellenfeldbereiches B1 zum Auslesen von Informationen angesteuert, dann werden die Transistoren MS der Speicherzellen, die an diese Wortleitung angeschlossen sind, in den leitenden Zustand gebracht. Damit kann dia in den Speicherkondensatoren CS dieser Speicherzellen enthaltene Information (Ladung) der Bitleitung zugeführt werden. Durch die Ansteuerung der Wortleitung X1 werden aber gleichzeitig durch kapazitive Kopplung Störungen auf die Bitleitungshälfte Y1 übertragen.

Mit der Ansteuerung der Wortleitung X1 wird nun gleichzeitig die Leitung XDL der Leerzellenspalte DS1 abgeschaltet. (Siehe Bereich I der Figur 4). Durch das Abschalten des hohen Potentials auf der Leitung XDL werden die Transistoren MD der Leerzellen in den gesperrten Zustand gebracht. Durch die Änderung des Potentials auf der Leitung XDL werden aber ebenfalls durch kapazitive Kopplung Störungen auf die Bitleitungshälfte Y1 übertragen, die jedoch entgegengesetzt gerichtet sind wie die Störungen, die von der Wortleitung X1 auf die Bitleitungshälfte Y1 übertragen werden. Die Störungen können sich somit auf der Bitleitungshälfte Y1 kompensieren. Die Folge ist, daß das von den Speicherzellen SZ auf die Bitleitungshälfte Y1 übertragene Lesesignal von diesen Störungen nicht beeinflußt wird und ungestört den Leseverstärker LV zugeführt werden kann. Während des Lesevorganges im Bereich B1 des Speicherzellenfeldes werden die Verhältnisse im Bereich B2 des Speicherzellenfeldes nicht geändert. Das heißt, an der

VPA 75 E 2019

709823/0421

Wortleitung XN liegt weiterhin niederes Potential, während an der Leittang XDR der Leerzellenspalte DS2 weiterhin hphes Potential anliegt.

Soll jedoch aus dem Bereich B2 des Speicherzellenfeldes Information ausgelesen werden, dann erfolgt dies ebenso wie es für den Speicherbereich B1 beschrieben worden ist. Das heißt, es wird die Wortleitung XN angesteuert und damit die Transistoren MS der Speicherzellen SZ in den leitenden Zustand gebracht, während die Transistoren MD der Leerzellen der Leerzellenspalte DS2 abgeschaltet werden. Die Verhältnisse im Bereich B1 des Speicherzellenfeldes bleiben wiederum von dem Lesevorgang im Bereich B2 des Speicherfeldes unberührt. Die Verhältnisse sind im Bereich II der Figur 4 dargestellt. Auch hier werden die auf der Bitleitungshälfte Y2 durch die Potentialänderung auf der Wortleitung XN erzeugten Störungen durch die Störungen kompensiert, die durch die entgegengesetzte Potentialänderung auf der Leitung XDR auf der Bitleitungshälfte Y2 verursacht werden.

Da die Störungen auf derselben Seite der Leseverstärker LV kompensiert werden, wird der Arbeitspunkt der Leseverstärker LV nicht verschoben. Die Folge ist, daß die aus den Speicherzellen SZ ausgelesenen Informationen genau bewertet werden können. Ein zusätzlicher Generator ist zur Vorladung der Leerzelle ebenfalls nicht notwendig.

1 Patentanspruch
4 Figuren

VPA 75 E 2019

709823/042 1

Claims (1)

1. Patentanspruch

   Speicherbaustein mit zwischen Wort- und Bitleitungen angeordneten ein Zellenfeld bildenden Eintransistorspeicherzellen, bei dem das Zellenfeld durch Unterteilung der Bitleitungen in zwei Hälften in zwei Bereiche eingeteilt ist,- zwischen den zwei Hälften jeder Bitleitung jeweils ein Leseverstärker angeordnet ist und in jedem Bereich des Zellenfeldes pro Hälfte der Bitleitung jeweils mindestens eine Leerzelle vorgesehen ist, dadurch gekennzeichnet, daß die Leerzellen (LZ) identisch den Speicherzellen (SZ) ausgeführt sind, daß die Leerzellen (LZ) während der Ansteuerpause der Speicherzellen (SZ) des Zellenfeldes (SF) ausgewählt sind, so daß sich die Speicherkapazitäten (CD) der Leerzellen (LZ) auf das Potential der Bitleitungen (Y) aufladen, und daß bei Auswahl einer Wortleitung (X) eines Bereiches (B) des Zellenfeldes gleichzeitig die in diesem Bereich angeordneten Lesrzellen (LZ) abgeschaltet werden.

   VPA 75 E 2019

   709823/0421