DE2553344B2 - Verfahren zum betrieb eines speicherbausteins - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zum Betrieb eines Speicherbausteins nach dem Oberbegriff des Patentanspruchs 1.

Speicherbausteine, bei denen zwischen Wort- und Bitleitungen Speicherzellen mit Transistoren angeordnet sind, sind bekannt. Ein Beispiel dafür ist aus Electronics, Sept. 13, 1973, S. 116 bis 121 zu entnehmen. Bei diesen Zellenfeldern ist an den Kreuzungspunkten zwischen Wortleitung und Bitleitung jeweils eine Speicherzelle vorgesehen. Eine Speicherzelle kann z. B. aus einem MOS-Transistor und einem Speicherkondensator bestehen. Dabei ist die gesteuerte Elektrode des Transistors an eine Wortleitung angeschlossen, während eine Elektrode der gesteuerten Strecke des Transistors an einer Bitleitung liegt, die andere Elektrode an den Speicherkondensator angeschlossen ist.

In Fig. 1 ist der Aufbau eines solchen bekannten Speicherfeldes dargestellt. Dabei ist aus dem Speicherfeld jeweils nur eine Bitleitung und mehrere Wortleitungen herausgegriffen. Die Wortieitungen sind mit X bezeichnet, während die Bitleitung mit Kbenannt ist. An den Kreuzungspunkten zwischen den Wortleitungen X und den Bitleitungen Y liegt jeweils eine Speicherzelle SZ. Sie besteht aus einem MOS-Transistor MS und einem Speicherkondensator CS. Das gesamte Zellenfeld ist nun in zwei Bereiche Bi und B 2 unterteilt. Die Unterteilung erfolgt dadurch, daß jeweils jede Bitleitung Kin zwei Hälften Yi und Y2 aufgeteilt ist, wobei zwischen diesen beiden Hälften der Bitleitung ein Leseverstärker L Vangeordnet ist. Zwischen den beiden Zellenfeldbereichen Bi und B 2 liegt somit eine Leseverstärkerspalte. Die Leseverstärker können z. B. als getaktetes Flip-Flop aufgebaut sein, wie es in der oben angegebenen Literaturstelle beschrieben ist.

Bestehen die Speicherzellen SZ aus Eintransistorspeicherzellen, dann sind die beim Lesen einer Speicherzelle entstehenden Lesesignale sehr klein. Werden die an einer Wortleitung liegenden Speicherzellen ausgewählt, also den Steuereingängen der Transistoren MS, die an die Wortleitung angeschlossen sind, ein Signal zugeführt, durch das diese Transistoren leitend gesteuert werden, dann werden aufgrund der kapazitiven Kopplung zwischen den Wortleitungen und den Bitleitungen Störsignale auf die Bitleitungen übergekoppelt. Diese Störsignale überlagern sich den Lesesignalen, so daß ein Auswerten der Lesesignale oft nicht möglich ist. Aus diesem Grunde werden zu den Speicherzellen identisch - Leerzellen vorgesehen, mit deren Hilfe die durch die Auswahl einer Wortleitung auf die Bitleitungen übergekoppelten Störsignale kompensiert werden sollen. Dabei ist auf jeder Seite des Leseverstärkers LV in jeder Bitleitungshälfte jeweils eine solche Leerzelle LZ vorgesehen. Sie besteht wie die Speicherzelle SZ jeweils aus einem Transistor MD und einem Speicherkondensator CD. Der Verbindungspunkt zwischen dem Transistor MD und dem Speicherkondensator CD ist weiterhin noch mit einem Generator G verbunden.

Mit Hilfe der eine Leerzellenspalte DS bildenden Leerzelle LZ werden nun die durch Auswahl der Wortleitungen auf die Bitleitungen übergekoppelten Störungen kompensiert. Dabei wird folgendermaßen vorgegangen: Vor Aufruf einer Wortleitung des Zellenfeldes werden die Kondensatoren CD der Leerzellen durch den Generator G auf eine Spannung aufgeladen, die zwischen dem Null- und Einssignalpegel der Speicherzellen liegt. Bei Aufruf einer Wortleitung werden jeweils auch die im anderen Zellenbereich angeordneten Leerzellen aufgerufen. Wird z. B. die Wortleitung Xi angesteuert, dann werden die im Zellenbereich liegenden Leerzellen LZ durch ein Signal auf der Leitung XDR ebenfalls angesteuert. Dies zeigt F i g. 2. Durch Auswahl der Wortleitung X i entstehen Störungen auf der Bitleitungshälfte Yi und durch Auswahl der Leitung XDR der Leerspalte DS Störungen auf der Bitleitungshälfte Y2. Diese Störungen werden dem Leseverstärker LV zugeführt und können dadurch kompensiert werden. Entsprechendes gilt selbstverständlich, wenn die Wortleitung XN angesteuert wird. Dann wird gleichzeitig die Leitung XDL der Leerzellenspalte DS1 ausgewählt.

Diese bekannte Anordnung der F i g. 1 hat den Nachteil, daß ein Zusatzgenerator G notwendig ist, um die mittlere Spannung an den Speicherkondensatoren CD der Leerzellen zu erzeugen. Da jedoch die einzelnen Bauelemente der Speicherzellen SZ, der Leerzellen LZ, des Leseverstärkers LVm ihren Eigenschaften Schwankungen unterliegen, außerdem temperaturabhängig sind und ebenfalls noch Versorgungsspannungsschwankungen auftreten können, muß der Generator G eine Spannung erzeugen, die diese Schwankungen berücksichtigt. Weiterhin wirkt die von den Wortleitungen verursachte Störung als Gleichtaktstörung auf die Leseverstärker, deren Arbeitspunkt damit verschoben wird.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, den Speicherbaustein nach F i g. 1 so zu betreiben, daß kein zusätzlicher Generator mehr notwendig ist und durch die Kompensation der Störungen auf den Bitleitungen keine Gleichtaktstörung der Leseverstärker mehr auftritt. Diese Aufgabe wird entsprechend den Merkmalen des Kennzeichens des PatentansDtuchs

gelöst.

Alle Leerzellen sind in den Pausen, in denen die Speicherzellen nicht angesteuert werden, fortlaufend ausgewählt, so daß sich die Kondensatoren der Leerzellen auf das Potential der Bitleitungen aufladen können. Ein zusätzlicher Generator ist damit nicht mehr notwendig.

Bei Auswahl einer Wortleitung werden die Leerzellen des gleichen Bereiches des Zellenfeldes abgeschaltet, während die Leerzellen des anderen Bereiches des Zellenfeldes angeschaltet bleiben. Die durch das Einschalten der Speicherzellen über die Wortleitung erzeugten Störungen wirken entgegengesetzt wie die durch das Abschalten der Leerzellen auf die Bitleitungen übertragenen Störungen. Sie können sie damit kompensieren.

Der Arbeitspunkt der Leseverstärker wird darum nicht verschoben, so daß die Informationen der Speicherzellen genau bewertet werden können. Dadurch können die Lesesignale auf den Bitleitungen reduziert werden, d. h. kleinere Speicherkondensatoren für das Speicherzellenfeld verwendet werden. Dies bedeutet aber eine Reduktion der notwendigen Chipfläche für einen Speicherbaustein.

Anhand eines Ausführungsbeispiels wird die Erfindung weiter erläutert. Es zeigt

F i g. 1 den bekannten Aufbau eines Zellenfeldes eines Speicherbausteins,

F i g. 2 ein Spannungsdiagramm zu F i g. 1,

Fig.3 der Aufbau des Zellenfeldes gemäß der Erfindung,

Fig.4 ein Spannungsdiagramm zum Betrieb des Zellenfeldes nach F i g. 3.

In F i g. 3 ist das Speicherfeld SFir. zwei Bereiche B1 und B 2 unterteilt. Das erfolgt dadurch, daß die Bitleitungen Y jeweils in zwei Hälften aufgeteilt sind und zwar in die Bitleitungshälfte Y\ und Y2. Zwischen den beiden Hälften einer Bitleitung Y ist jeweils ein Leseverstärker LV angeordnet, so daß eine Leseverstärkerspalte entsteht. Nur zwischen den Kreuzungspunkten von Wortleitungen X und Bitleitungen Y ist jeweils eine Speicherzelle SZangeordnet. Sie besteht im Ausführungsbeispiel aus einer sogenannten Eintransistorzelle aus einem MOS-Transistor MS und einem Speicherkondensator CS. Die Speicherzellen SZ sind dabei in bekannter Weise mit der Wortleitung A"und der Bitleitung Y verbunden. Auf beiden Seiten der Leseverstärker LVist jeweils eine Spalte mit Lee-zellen LZ angeordnet. Die Leerzellen bestehen ebenfalls aus einem Transistor MD und einem Speicherkondensator CD. Dabei sind die Leerzellen identisch den Speicherzellen SZ aufgebaut. Es werden also auf beiden Seiten der Leseverstärker LV jeweils eine Spalte von Leerzellen DSl bzw. DS 2 gebildet. Die Leerzellen der einen Leerzellenspalte DSi werden von der Leitung XDL, die Leerzellen der anderen Leerzellenspalte DS 2 von der Leitung XDR angesteuert.

Der Aufbau des Leseverstärkers LKkann z. B. wieder der obengenannten Literaturstelle entnommen werden. Andere Beispiele des Leseverstärkers sind in dem Digest of Technical Papers IEEE International Solid State Circuit Conference 1973 beschrieben.

Anhand des Diagramms der F i g. 4, in dem Spannungen über der Zeit f aufgetragen sind, wird die Funktion des Speicherfeldes der Fig.3 beschrieben. Wenn die Speicherzellen SZ nicht angesteuert werden, also die Transistoren MS der Speicherzellen SZ gesperrt sind, dann sind die Transistoren der Leerzellen MD leitend gesteuert, so daß sich die Speicherkondensatoren CD der Leerzellen LZ auf das Potential der Bitleitungen Y aufladen können. Somit liegt z. B. an den Leitungen XDL und XDR hohes Potential, während an den Wortleitungen X1 und XN niederes Potential anliegt.

Wird nun z. B. die Wortleitung X1 des Zellenfeldbereiches B1 zum Auslesen von Informationen angesteuert, dann werden die Transistoren MS der Speicherzellen, die an diese Wortleitung angeschlossen sind, in den leitenden Zustand gebracht. Damit kann die in den Speicherkondensatoren CSdieser Speicherzellen enthaltene Information (Ladung) der Bitleitung zugeführt werden. Durch die Ansteuerung der Wortleitung Xi werden aber gleichzeitig durch kapazitive Kopplung Störungen auf die Bitleitungshälfte Yi übertragen.

Mit der Ansteuerung der Wortleitung X i wird nun gleichzeitig die Leitung XDL der Leerzellenspalte DS1 abgeschaltet. (Siehe Bereich I der F i g. 4). Durch das Abschalten des hohen Potentials auf der Leitung XDL werden die Transistoren MD der Leerzellen in den gesperrten Zustand gebracht. Durch die Änderung des Potentials auf der Leitung XDL werden aber ebenfalls durch kapazitive Kopplung Störungen auf die Bitleitungshälfte Yi übertragen, die jedoch entgegengesetzt gerichtet sind wie die Störungen, die von der Wortleitung Xi auf die Bitleitungshälfte Yi übertragen werden. Die Störungen können sich somit auf der Bitleitungshälfte Yi kompensieren. Die Folge ist, daß das von den Speicherzellen SZ auf die Bitleitungshälfte Yi übertragene Lesesignal von diesen Störungen nicht beeinflußt wird und ungestört dem Leseverstärker LV zugeführt werden kann. Während des Lesevorganges im Bereich B i des Speicherzellenfeldes werden die Verhältnisse im Bereich B 2 des Speicherzellenfeldes nicht geändert. Das heißt, an der Wortleitung XN liegt weiterhin niederes Potential, während an der Leitung XDR der Leerzellenspalte DS2 weiterhin hohes Potential anliegt.

Soll jedoch aus dem Bereich B 2 des Speicherzellenfeldes Information ausgelesen werden, dann erfolgt dies ebenso wie es für den Speicherbereich B i beschrieben worden ist. Das heißt, es wird die Wortleitung XN angesteuert und damit die Transistoren MS der Speicherzellen SZ in den leitenden Zustand gebracht, während die Transistoren MD der Leerzellen der Leerzellenspalte DS 2 abgeschaltet werden. Die Verhältnisse im Bereich B i des Speicherzellenfeldes bleiben wiederum von dem Lesevorgang im Bereich B 2 des Speicherfeldes unberührt. Die Verhältnisse sind im Bereich II der Fig.4 dargestellt. Auch hier werden die auf der Bitleitungshälfte Y2 durch die Potentialänderung auf der Wortleitung XN erzeugten Störungen durch die Störungen kompensiert, die durch die entgegengesetzte Potentialänderung auf der Leitung XDR auf der Bitleitungshälfte Y2 verursacht werden.

Da die Störungen auf derselben Seite der Leseverstärker L V kompensiert werden, wird der Arbeitspunkt der Leseverstärker L V nicht verschoben. Die Folge ist, daß die aus den Speicherzeilen SZ ausgelesenen Informationen genau bewertet werden können. Ein zusätzlicher Generator ist zur Vorladung der Leerzelle ebenfalls nicht notwendig.

Hierzu 2 Blatt Zeichnungen

Claims (1)

1. L·

   Patentanspruch:

   Verfahren zum Betrieb eines Speicherbausteins mit zwischen Wort- und Bitleitungen angeordneten ein Zellenfeld bildenden Eintransistorspeicherzellen, bei dem das Zellenfeld durch Unterteilung der Bitleitungen in zwei Hälften in zwei Bereiche eingeteilt ist, zwischen den zwei Hälften jeder Bitleitung jeweils ein Leseverstärker angeordnet ist und jedem Bereich des Zellenfeldes pro Hälfte der Bitleitung jeweils eine Leerzelle zugeordnet ist, um die durch Auswahl einer Wortleitung auf die zugeordnete Bitleitung übergekoppelten Störsignale zu kompensieren, wobei die Leerzellen identisch den Speicherzellen ausgeführt sind, dadurch gekennzeichnet, daß die Transistoren (MD) der Leerzellen (LZ) während der Ansteuerpause der Speicherzellen (SZ) leitend gesteuert sind und damit die Speicherkondensatoren (CD) der Leerzellen ausschließlich mit der zugeordneten Bitleitung (Yi bzw. Y 2) verbinden, so daß sich die Speicherkondensatoren (CD) auf das Potential der Bitleitung (Yi bzw. Y2) aufladen, und daß bei Auswahl einer Wortleitung (X) eines Bereiches (Bi bzw. B 2) des Zellenfeldes gleichzeitig die Transistoren (MD) der diesem Bereich zugeordneten Leerzellen (LZ) gesperrt werden, während die Transistoren (MD) der dem anderen Bereich (B 2 bzw. B1) zugeordneten Leerzellen im leitenden Zustand bleiben.