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Die
Erfindung betrifft eine Leseverstärkerschaltung der im Oberbegriff
des Patentanspruchs 1 genannten Art. Die Erfindung betrifft ferner
ein Verfahren zum Betreiben einer solchen Leseverstärkerschaltung.
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Leseverstärker sind
erforderlich für
Schaltungen, die die Diskriminierung von Signalen in Signale unterschiedlichen
Zustands erfordern, d. h. ein deutlicher logischer Zustand "1" oder ein logischer Zustand "0". Beispielsweise werden solche Leseverstärker in
allen integrierten Speicherschaltungen zum Erkennen des digitalen
Zustands einer Speicherzelle verwendet. Leseverstärker können verwendet
werden, um die Differenz in Form von gespeicherten Ladungen, Zellenströmen oder
Zellenspannungen zu bestimmen.
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In
dem Artikel "Travis
N. Blalock et al.:" A High
Speed Clamped Bit-Line Current-Mode Sense Amplifier", IEEE Journal of
Solid State Circuits, Vol. 28, No. 4, April 1991, S. 42ff, ist ein
gattungsgemäßer Leseverstärker für eine CMOS-Speicherzelle beschrieben.
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Ein
derartiger Leseverstärker
vergleicht ein Eingangssignal, beispielsweise die Entladekapazität einer
Speicherzelle, mit einem Referenzsignal. Das Referenzsignal, dessen
Wert zwischen den beiden logischen Werten liegt, kann beispielsweise
durch eine sogenannte Dummy-Speicherzelle bereitgestellt werden.
Der Leseverstärker
vergleicht die beiden Signale miteinander. Jeweils die Leitung,
die das größere Signal
aufweist, wird freigeschaltet und das zu verstärkende Signal wird mit einem
Versorgungspotential beaufschlagt. Soll dem zu verstärkenden
Datensignal eine logische "1" zugeordnet werden,
dann wird über
einen Halbleiterschalter der entsprechenden Aus gangsleitung beispielsweise
ein positives Versorgungspotential zugeschaltet. Umgekehrt wird der
Ausgangsleitung ein negatives Versorgungspotential bzw. das Potential
einer Bezugsmasse zugeschaltet, wenn das zu verstärkende Datensignal
eine logische "0" sein soll.
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Derartige
integrierte Halbleiterschalter, die beispielsweise als MOSFETs ausgebildet
sein können,
weisen eine Einsatzspannung von typischerweise 0,7 V auf. Durch
diese Einsatzspannung wird das zu verstärkende Datensignal zeitverzögert mit
dem jeweiligen Versorgungspotential beaufschlagt. Diese sogenannte
Einschaltverzugszeit entspricht der Zeitdauer der Ansteuerung des
jeweiligen MOS-Halbleiterschalters bis zu dessen tatsächlichen
Einschalten. Physikalisch betrachtet bezeichnet die Einschaltverzugszeit
die Zeitdauer, die bei einem MOSFET zur Ausbildung eines Kanals
benötigt
wird. Die Einschaltverzugszeit TD bewegt
sich, je nach Ansteuerstrom der Gateelektrode des MOSFET, im Bereich
von einigen ns bis zu einigen μs.
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Die
Leistungsfähigkeit
von heutigen Halbleiterspeichern hängt insbesondere davon ab,
mit welcher Geschwindigkeit Daten aus dem Speicher herausgelesen
oder in den Speicher geschrieben werden können. Insbesondere wird diese
Leistungsfähigkeit
der Speicher auch durch die Leistungsfähigkeit der entsprechenden
Leseverstärker
bestimmt.
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Das
US Patent
US 5,555,523 beschreibt
einen Leseverstärker
zur Verstärkung
eines aus einer Speicherzelle eines Halbleiterspeichers ausgelesenen,
binären
Datensignals. Der Leseverstärker
ist zu diesem Zwecke zwischen zwei zueinander komplementären Bitleitungen,
die jeweils zu einer Speicherspalte des Halbleiterspeichers verbunden
ist, angeordnet. Jeweils zwei zueinander komplementären Leseverstärkern ist
ein Halbleiterschalter, dessen Lastausgänge mit jeweils einem Leseverstärker verbunden
sind und über
den dem Leseverstärker
ein Versorgungspotenzial zuschaltbar ist, zugeordnet.
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Vor
diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe
zugrunde, eine Leseverstärkerschaltung
und ein Verfahren zum Betreiben dieser Leseverstärkerschaltung anzugeben, die
ein schnelleres Auslesen von binären
Daten aus den Speicherzellen eines Halbleiterspeichers ermöglichen.
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Erfindungsgemäß wird diese
Aufgaben durch eine Leseverstärkerschaltung
mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren
zum Betreiben der Leseverstärkerschaltung mit
den Merkmalen des Patentanspruchs 10 gelöst.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand
der Unteransprüche.
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Der
Laststreckenausgang des Halbleiterschalters wird im ausgeschalteten
Zustand auf ein Potential, das knapp unter der Einsatzspannung des Halbleiterschalters
liegt, vorgeladen. Bei einem Ansteuersignal, durch das der Halbleiterschalter
eingeschaltet werden soll, erfolgt dieser Einschaltvorgang nahezu
ohne Einschaltverzugszeit, da sich der Arbeitspunkt des Halbleiterschalters
bereits knapp unter dessen Einsatzspannung befindet. Durch das Vorladen
des Laststreckenausgangs des Halbleiterschalters läßt sich
die Leistungsfähigkeit
des Leseverstärkers
und damit des gesamten Halbleiterspeichers bei einem Auslesevorgang
deutlich steigern.
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Das
Vorladen des Laststreckenausgangs des Halbleiterschalters erfolgt über einen
Spannungsgenerator. Dieser Spannungsgenerator kann beispielsweise
durch einen MOS-Transistor, dessen Laststrecke mit einem geeigneten
Referenzpotential verbunden ist, realisiert sein. Durch eine entsprechende
Ansteuerung des Gateanschlusses des MOS-Transistors läßt sich
dieser bei Bedarf dem Laststreckenausgang des Halbleiterschalters
zuschalten.
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Durch
das Vorladen des Laststreckenausgangs des Halbleiterschalters läßt sich
vorteilhafterweise die Dauer eines Auslesezyklus deutlich verringern.
Alternativ oder zusätzlich
ermöglicht
die erfindungsgemäße Leseverstärkerschaltung,
deutlich geringere differenzielle Datensignale bei einem Auslesevorgang
zu erfassen und zu unterscheiden. Aufgrund dessen läßt sich
eine sehr hohe Leistungsfähigkeit
des Halbleiterspeichers beim Auslesen verursacht durch eine signifikante
Verringerung der Zugriffszeiten im Bereich von etwa 30 % erzielen.
Ferner ist dadurch eine deutlich reduzierte Leistungsaufnahme ermöglich. Schließlich ist
durch die Verringerung der Dauer eines Lesezyklus sowie einer niedrigeren
Leistungsaufnahme ein optimiertes Signal-Rausch-Verhältnis erzielbar.
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Bei
einem Bitleitungsdekoder für
einen Halbleiterspeicher, der für
jeweils zwei zueinander komplementäre Bitleitungen jeweils zwei
komplementär aufgebaute
Leseverstärkerschaltungen
aufweist, sind diese zwischen eben diesen Bitleitungen angeordnet,
von denen jeweils einer zur Verstärkung eines ersten logischen
Datenpegels "1" und der jeweils andere
zur Verstärkung
eines zweiten logischen Datenpegels "0" geeignet
ist.
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Die
Leseverstärkerschaltungen
sind jeweils am Ausgang der Bitleitungen mit einem Transfergatter
verbunden, wobei diese Transfergatter ausgangsseitig über eine
Verbindungsleitung miteinander kurzgeschlossen sind. Diese Verbindungsleitung
weist ein vorgegebenes Potential, typischerweise das negative Versorgungspotential
bzw. das Potential einer Bezugsmasse auf. Insbesondere bei sehr
schnellen Lesevorgängen
kommt es aufgrund der parasitären Kapazitäten zwischen
den Verbindungsleitung und den komplementären Bitleitungen zu einem unerwünschten
Rauschen.
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Hierzu
ist ein Bitleitungsdekoder vorgesehen, dessen Verbindungsleitung
am Ausgang mit einem Referenzpotential, das typischerweise der halben
Versorgungsspannung entspricht, beaufschlagt ist. Durch das Beaufschlagen
der Verbindungsleitung mit dem Referenzpotential wird die Ausbildung
einer parasitären
Kapazität
zwischen der Verbindungsleitung und den Bitleitungen weitgehend
unterdrückt und
somit das Signal-Rausch-Verhältnis signifikant verbessert.
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Die
Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung
angegebenen Ausführungsbeispiele
näher erläutert. Es
zeigt dabei:
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1 das
Schaltbild eines Leseverstärkers zur
Verstärkung
eines Datensignals;
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2 das
Schaltbild eines Bitleitungsdekoders, der zwei Leseverstärker gemäß 1 aufweist.
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In
allen Figuren der Zeichnung sind gleiche oder funktionsgleiche Elemente,
sofern dies nicht anders angegeben ist, mit gleichen Bezugszeichen
versehen.
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1 zeigt
das Schaltbild eines Leseverstärkers
PSA. Der Leseverstärker
PSA ist mit seinen zwei Ein/Ausgängen
IOPL, IOPR jeweils zwischen zwei komplementären Bitleitungen BITL, BITR
geschaltet. Der Leseverstärker
PSA weist drei p-Kanal-MOSFET P1, P2, P3 auf. Die Sourceanschlüsse der
p-Kanal-Transistoren P1, P2 sind mit den jeweiligen Ausgängen IOPL,
IOPR verbunden. Darüber
hinaus sind die Sourceanschlüsse
und Gateanschlüsse
der Transistoren P1, P2 miteinander kreuzverschaltet. Die Drainanschlüsse der
Transistoren P1, P2 sind kurzgeschlossen und über die Laststrecke des Transistors
P3 mit einem positiven Versorgungspotential VDD verbunden. Der Steueranschluß des Transistors
P3 ist über
ein Steuersignal ENP3 ansteuerbar. Die kurzgeschlossenen Drainanschlüsse der
Transistoren P1, P2 sowie der Laststreckenausgang des Transistors
P3 definieren einen Knoten P. Über
einen steuerbaren Schalter N4, der über das Steuersignal PC einschaltbar
ist, läßt sich
diesem Knoten P ein erstes Referenzpotential VREF1 beaufschlagen.
Das erste Referenzsignal VREF1 ist derart dimensioniert, daß dessen
Betrag im wesentlichen dem Potential am Knoten P bei eingeschaltenem Transistor
P3 entspricht. Das bedeutet, das erste Referenzpotential VREF1 muß folgender
Beziehung genüge
leisten: VREF1 ≤ VDD – VTH, wobei
durch VTH die Einsatzspannung des Transistors P3 bezeichnet ist.
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2 zeigt
das Schaltbild eines Bitleitungsdekoders mit zwei Leseverstärkern gemäß 1.
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2 zeigt
einen Ausschnitt eines Bitleitungsdekoder BLD, der über jeweils
zwei zueinander komplementäre
Bitleitungen BITL, BITR mit den jeweiligen Speicherzellen MCL, MCR
einer einzelnen Spalte eines Halbleiterspeichers verbunden ist.
Im vorliegenden Ausführungsbeispiel
sind lediglich zwei einzelne Zellen MCL, MCR einer Spalte dargestellt. Selbstverständlich weist
aber jeder Halbleiterspeicher eine Vielzahl von Spalten, die jeweils
eine Vielzahl von Speicherzellen enthalten, auf.
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Der
Bitleitungsdekoder BLD weist zwei komplementär aufgebaute Leseverstärker PSA,
NSA auf. Die beiden Leseverstärker
PSA, NSA sind jeweils mit ihren Ein/Ausgängen IOPL, IOPR, IONL, IONR
mit den jeweiligen Bitleitungen BITL, BITR verbunden. Der erste
Leseverstärker
PSA ist entsprechend dem Leseverstärker gemäß 1 aufgebaut
und ist bekanntlich über
den Transistor P3 mit dem positiven Versorgungspotential VDD verbunden.
Der zweite Leseverstärker
NSA, der komplementär
zum ersten Leseverstärker
PSA aufgebaut ist, weist drei n-Kanal-Transistoren N1, N2, N3 auf. Die Steueranschlüsse sowie
die Ausgangsanschlüsse
der Transistoren N1, N2 sind miteinander kreuzverschaltet. Die miteinander
kurzgeschlossenen Anschlüsse
der Transistoren N1, N2 sind über
den Transistor N3 mit einem negativen Versorgungspotential VSS verbunden.
Im vorliegenden Ausführungsbeispiel
wird davon ausgegangen, daß das
negative Versorgungspotential VSS das Potential der Bezugsmasse
(VSS = OV) aufweist. Der Transistor N3 ist über ein Steuersignal ENN3 ansteuerbar.
Die miteinander kurzgeschlossenen gemeinsamen Anschlüsse der
Transistoren N1, N2, N3 definieren einen Knoten N, der über die
Laststrecke eines Schalttransistors P4 mit dem negativen Versorungspotential
VSS verbunden ist.
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Über den
steuerbaren Schalter P4, der ebenfalls über das Steuersignal PC einschaltbar
ist, läßt sich
dem Knoten N ein zweites Referenzpotential VREF2 beaufschlagen.
Der Betrag des zweiten Referenzpotentials VREF2 sollte dabei im
wesentlichen dem Potential am Knoten N bei eingeschaltetem Transistor
N3 entsprechen. Somit sollte das zweite Referenzpotential VREF2
folgender Beziehung genüge
leisten: VREF2 ≤ VTH – VSS =
VTH.
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Ferner
ist zwischen den Bitleitungen BITL, BITR in bekannter Weise eine
Voraufladeschaltung PCC angeordnet. Die Voraufladeschaltung PCC
ist über
ein Voraufladesteuersignal PC, welches auch zum Einschalten der
Schalttransistoren N4, P4 genutzt wird, ein- und ausschaltbar. Zusätzlich ist
die Voraufladeschaltung PCC mit einem Referenzspannungsgenerator
RVG verbunden. Im vorliegenden Ausführungsbeispiel liefert der
in bekannter Weise ausgebildete Referenzspannungsgenerator RVG ein Referenzpotential
VDD/2, das genau der halben Versorgungsspannung (VDD – VSS)/2
entspricht. Über das
Voraufladesteuersignal PC lassen sich die Bitleitungen BITL, BITR
mit diesem Referenzpotential VDD/2 beaufschlagen.
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Am
Ausgang des Bitleitungsdekoders BLD ist für jede der Bitleitungen BITL,
BITR jeweils ein Lesetransfergatter RTGL, RTGR vorgesehen. Die Ausgänge der
Lesetransfergatter RTGL, RTGR sind über eine Verbindungsleitung
TL miteinander und mit einer Ausgangstreiberschaltung ODS verbunden.
Die Ausgangstreiberschaltung ODS ist hier als Tristate-Gatterschaltung
ausgebildet und ist mit dem Ausgang IO des Bitleitungsdekoders BLD
und somit mit dem Ausgang des Halbleiterspeichers verbunden. Erfindungsgemäß ist die
Verbindungsleitung TL zusätzlich über den
Ausgang des Referenzspannungsgenerators RVG mit dem Referenzpotential
VDD/2 beaufschlagbar.
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Im
vorliegenden Ausführungsbeispiel
ist die genaue Ausgestaltung der Voraufladeschaltung PCC, der Speicherzellen
MCL, MCR, der Lesetransfergatter RTGL, RTGR und der Ausgangsstufe
ODS nicht näher
ausgeführt.
Es sei an dieser Stelle darauf hingewiesen, daß diese Schaltungsteile in
bekannter Weise aufgebaut sind und lediglich zum besseren Verständnis des
Bitleitungsdekoders in dem Schaltbild in 2 dargestellt
wurden. Es ist daher eine Selbstverständlichkeit, daß diese
Schaltungselemente, die in 2 lediglich
schematisch dargestellt wurden, auch auf andere Weise ausgebildet
sein können.
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Die
Schaltungselemente des Bitleitungsdekoders BLD, insbesondere die
Schaltungselemente der Leseverstärker
PSA, NSA, sind im vorliegenden Ausführungsbeispiel als p-Kanal-MOSFETs
und n-Kanal-MOSFETs ausgebildet. Es ist jedoch eine Selbstverständlichkeit,
daß diese
Transistoren je nach Anforderung gegebenenfalls auch in einer anderen
Technologie, z. B. als bipolare Transistoren realisiert werden können.
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Aus
Gründen
der besseren Übersicht
wurden in dem Schaltbild in 2 nur die
für das
Verständnis
der Erfindung wesentlichen Elemente dargestellt. Der Bitleitungsdekoder
BLD entsprechend 2 ist hier lediglich zum Auslesen
von Daten geeignet. Es ist jedoch selbstverständlich, daß durch Vorsehen von Schreibtransfergattern,
die mit den jeweiligen Bitleitungen BITL, BITR verbunden sind, der Bitleitungsdekoder
BLD auch zum Schreiben von Daten auf die entsprechenden Speicherzellen
erweiterbar ist.
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Nachfolgend
wird die Funktionsweise der Leseverstärker PSA, NSA anhand der Ausführungsbeispiele
gemäß 1 und 2 beschrieben:
Es
wird davon ausgegangen, daß bei
einem Auslesevorgang durch den Leseverstärker PSA einem logischen Datensignal "1" das positive Versorgungspotential VDD überlagert
wird, während
durch den Leseverstärker
NSA einem logischen Datensignal "0" das negative Versorgungspotential
bzw. das Potential 0 V zugewiesen wird.
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Nachfolgend
wird ein Auslesevorgang am Beispiel der Speicherzelle MCL beschrieben.
Die zu dieser Speicherzelle MCL komplementäre Speicherzelle MCR kann beispielsweise
durch eine sogenannte Dummy-Speicherzelle gebildet sein. Diese Dummy-Speicherzelle erzeugt
beim Auslesen der Speicherzelle MCL ein Referenzsignal, dessen Wert typischerweise
genau zwischen den beiden logischen Datenpegeln "1" und "0" liegt.
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Zu
Beginn eines Auslesevorganges werden die beiden Bitleitungen BITL,
BITR freigeschaltet. Hierbei wird die Voraufladeschaltung PCC durch
das Voraufladesteuersignal PC eingeschaltet. Die Voraufladeschaltung
PCC beaufschlagt die beiden Bitleitungen BITL, BITR mit dem halben
Versorgungspotential VDD/2.
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Gleichzeitig
werden die Schalttransistoren N4, P4 über das Voraufladesteuersignal
PC eingeschaltet. Durch das Einschalten des Schalttransistors N4
wird der Knoten P des ersten Leseverstärkers PSA mit dem ersten Referenzpotential
VREF1 beaufschlagt. Äquivalent
wird der Knoten N durch das Einschalten des Schalttransistors P4
mit dem zweiten Referenzpotential VREF2 beaufschlagt. Nach dem Voraufladen
der Bitleitungen BITL, BITR sowie nach dem Beaufschlagen der Knoten
N, P durch das erste und zweite Referenzpotential VREF1, VREF2 wird die
Speicherzelle MCL ausgelesen. Dabei wird die jeweilige Bitleitung
BITL mit dem entsprechenden logischen Datensignal, d. h. je nach
gespeicherten Dateninhalt der Speicherzelle MCL mit einem logischen Datensignal "1" oder "0", überlagert.
Die jeweils andere Bitleitung BITR wird durch das Referenzsignal der
Dummyspeicherzelle MCR, das im vorliegenden Ausführungsbeispiel genau zwischen
den beiden logischen Datensignalen liegt, überlagert, Dabei ergibt sich
eine leichte Differenz in den Signalen auf den beiden Bitleitungen
BITL, BITR. Diese Differenz in den Signalpegeln der Bitleitungen
BITL, BITR kann durch die Leseverstärker PSA, NSA gemessen werden.
Wird beispielsweise eine logische "1" aus
der Speicherzelle MCL ausgelesen, dann schaltet der Transistor P1
des ersten Leseverstärkers
ein, bei einem logischen Datenpegel "0" schaltet
der Transistor N1 des zweiten Leseverstärkers NSA ein. Unmittelbar
nach dem Auslesen der Speicherzelle MCL werden die Schalttransistoren
P3, N3 über
die Ansteuersignale ENP3, ENN3 eingeschaltet. Auf diese Weise wird
je nach dem, welcher der Leseverstärker PSA, NSA eingeschaltet
ist, das entsprechende Versorgungspotential VDD, VSS dem Signal
auf der Bitleitung BITL überlagert.
Durch das Vorladen der Knoten P, N werden die entsprechenden Leseverstärker PSA,
NSA nahezu ohne Einschaltverzugszeit, d. h, nahezu gleichzeitig
mit einem Signalwechsel der Ansteuersignale ENP3, ENN3, eingeschaltet.
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Durch
dieses "verzögerungsfreie" Schalten lassen
sich sehr schnelle Lesezyklen realisieren. Darüber hinaus bzw. alternativ
ist es dadurch möglich,
Leseverstärker
bereitzustellen, die eine deutlich geringere Meßempfindlichkeit aufweisen,
d. h. eine geringere Differenz der Signale auf den Bitleitungen BITL,
BITR unterscheiden können.
Auf diese Weise lassen sich Speicherzellen bereitstellen, deren
kapazitive Elemente und Transistoren kleiner dimensionierbar sind.
Derartige Halbleiterspeicher lassen sich somit mit einer niedrigeren
Versorgungsspannung betreiben.
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In
einer Ausgestaltung der Erfindung ist die Verbindungsleitung TL,
die die Bitleitungen BITL, BITR am Ausgang der Transfergatter RTGL,
RTGR verbindet, ebenfalls mit einem Re ferenzpotential beaufschlagt.
Im vorliegenden Ausführungsbeispiel wird
dieses Referenzpotential durch das ausgangsseitig vom Referenzspannungsgenerator
RVG bereitgestellte Referenzpotential VDD/2 zur Verfügung gestellt.
Durch diese Maßnahme
lassen sich parasitäre
Kapazitäten,
die bei schnellen Lesevorgängen zu
sehr starker EMV-Abstrahlung führen
können,
minimiert. Vorteilhafterweise läßt sich
dadurch das Signal-Rausch-Verhältnis signifikant
verbessern.
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- BLD
- Bitleitungsdekoder
- BLL,
BLR
- Bitleitungen
- ENP3,
ENN3
- Ansteuersignale
- I/O
- Port
- IO
- Dateneingang/-ausgang
- IONL,
IONR
- Ausgänge eines
Leseverstärkers
- IOPL,
IOPR
- Ausgänge eines
Leseverstärkers
- MCL
- Speicherzelle
- MCR
- Speicherzelle,
Dummy-Speicherzelle
- N,
P
- Knoten
- N1
... N4
- n-Kanal-MOSFETs
- NSA,
PSA
- Leseverstärker
- ODS
- Ausgangstreiberstufe,
Tristate-Ausgangsstufe
- P1
... P4
- p-Kanal-MOSFETs
- PC
- Voraufladesteuersignal
- PCC
- Voraufladeschaltung
- RTGL,
RTGR
- Leseübertragungsgatter
- RVG
- Referenzspannungsgenerator
- TL
- Verbindungsleitung
- VDD
- positives
Versorgungspotential
- VREF
- Referenzpotential
- VREF1,
VREF2
- Referenzpotentiale
- VSS
- negatives
Versorgungspotential, Potential der
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- Bezugsmasse
- VTH
- Einsatzpotential,
Schaltpotential