DE2742881A1 - Dv-system mit fehlerkorrektur - Google Patents

Description

Die vorliegende Erfindung betrifft ein DV-System nach dem Gattungsbegriff des Anspruches 1 und insbesondere eine Fehlerfeststeil- und Korrekturvorrichtung innerhalb des Speichers eines Datenverarbeitungssystems.

Es ist bekannt, in Hauptspeichersystemen Speicherelemente aus Metalloxyd-Halblciter-Feldeffekttransistoren (MOSFET) zu benutzen. Da solche Speicher ihrer Natur nach flüchtig sind und eine kontinuierliche Wiederauffrischung der gespeicherten Information erfordern, sind in solchen Speichersystemen normalerweise Fehlerfeststeil- und Korrekturvorrichtungen vorhanden, um die Unversehrtheit der gespeicherten Information sicherzustellen. Im allgemeinen benutzen Hauptspeichersysteme einen modifizierten Hamming-Code für die Feststellung von Einzelfehlern und Doppelfehlern. Normalerweise wird durch die Verwendung derartiger Codes die Anzahl der Speicherschaltkreise bedeutend erhöht.

Zur Verbesserung deriietriebs^sicnernei^{fc des} Speichers, ungeachtet des damit verbundenen Aufwandes an Fehlerfeststell- und Korrekturschaltkreisen, benutzt zumindest ein System Codes, die auf einem modifizierten Hamming-SEC/DED-Code beruhen und den Aufbau des Speicherschaltkreises vereinfachen sowie eine schnellere und bessere Fehlerfeststellung ermöglichen. Diese Anordnung ist in einem Aufsatz " A Class of Optimal Minimum Odd-Weight-Colum SEC/ DED Codes" von M.Y. Hsiao beschrieben, der in der Veröffentlichung "IBM Journal of Research and Development", Juli 1970 erschienen ist. Der Aufbau solcher Codes wird in Form einer Paritäts-Prüfmatrix H beschrieben. Die Auswahl der Spalten der Η-matrix für einen gegebenen (n,k)-Code beruht auf den folgenden Annahmen:

1. Jede Spalte sollte eine ungerade Anzahl von "1"-Binärziffern haben;

2. die Gesamtanzahl der "1"-Binärziffern in der Η-matrix sollte ein Minimum sein; und

3. die Anzahl der "1 "-Binärziffern in jeder Zeile der Η-matrix sollte der Durchschnittsanzahl gleich sein oder ^dieser, ,(täglichst nahe kommen.

Fehler werden durch Analycierung der Syndrome angezeigt, die aus den Daten und Prüfcodebits gebildet werden. Eine ungerade Anzahl von Syndrombits zeigt einen Einzelfehler an, während eine gerade Anzahl von Syndrombits einen Doppelfehler bzw. einen nicht-korrigierbaren Fehler anzeigt.

In der zuvor erwähnten Anordnung ebenso wie in den Systemen im Stand der Technik wird einerseits der Betrag an Schaltkreisen durch Beachtung der zuvor erwähnten Forderungen reduziert; andererseits erfordern solche Systeme jedoch eine große Anzahl von UND-Fehlerlokalisierschaltkreisen mit mehreren Eingängen sowie Schaltkreise für die Erzeugung von Paritätb.itsignalen für die aus dem Speicher ausgelesenen Daten. Solche Anordnungen weisen daher relativ hohe Kosten, einen komplexen Aufbau und eine geringe Zuverlässigkeit auf. Bei einer Verwirklichung der Fehlerfeststellvorrichtung mit weniger Schaltkreisen und Verbindungen wird die Wahrscheinlichkeit für einen Fehlerauftritt verringert. Ferner können solche Systeme die Verwendung spezieller Schaltkreise erfordern, die ebenfalls zu einer Erhöhung der Kosten führen.

Im allgemeinen laufen die Operationen bei der Decodierung oder Codierung von Daten- und Prüfbits in den bekannten Speichersystemen wie folgt ab. Normalerweise wird während einer Leseoperation ein Wort aus einem Hauptspeicherplatz ausgelesen und es werden die Datenbits zusammen mit den Prüfcodebits in einem Datenspeicherregister gespeichert. Aus den Datenbits werden dann Paritätbits erzeugt. Die aus den Daten- und den Codeprüfbits gebildeten Syndrome werden analysiert. Wenn kein Fehler angezeigt wird, so werden die kodierten Byte-Paritätsdaten auf die Datenschiene übertragen. Wenn ein Doppel-Codefehler angezeigt wird, so wird ein Programm-Unterbrechungssignal erzeugt und die Fehlerdaten werden für eine Programmanalyse zur Verfügung gestellt. In dem Fall, wo ein Einzelfehler signalisiert wird, korrigieren die Korrekturschaltkreise die Daten.

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Im Falle einer Schreiboperation wird das codierte Byte-Paritäts·· wort von der Datenschiene aufgenommen und es werden die Prüf·- codebitn für den SEC/DED-Code erzeugt. Die aufgenommenen Byte-Paritätsbits werden auf Gültigkeit geprüft. Wenn kein Fehler festgestellt wird, so wird das codierte Wort in einem Speicherplatz gespeichert. Im Falle eines Doppelfehlers wird die Schreiboperation abgebrochen und das Datenverarbeitungssystem notiert den Fehler.

Zusätzlich sollen solche bekannte Speichersysteme Teilschreib-Operationen ausführen. Die Teilschreib-Operation tritt auf, wenn ein Teil des Datenwortes (z.B. ein Byte) das im Speicher gespeichert ist, ausgelesen und durch neue Daten geändert und danach in den Speicher geschrieben wird. Bekannte Speichersysteme behandeln die Teilschreib-Operationen in einer der zuvor beschriebenen ähnlichen Weise. Dies bedeutet, daß die in den Speicher einzuschreibenden Daten geprüft werden. Wenn ein Doppelfehler angezeigt wird, so wird die Operation abgebrochen und dieser Zustand wird dem Datenverarbeitungssystem angezeigt.

Die zuvor geschilderten Einrichtungen haben sich als ungeeignet bei einem Gebrauch in Systemen erwiesen, wo Daten entlang einer gemeinsamen Datenschiene mit einer hohen Geschwindigkeit übertragen werden. In diesen Fällen wird in der Zeit, in der das paritätcodierte Datenwort geprüft werden kann, die die Daten liefernde Quelle die Steuerung der Datenschiene aufgeben. Dementsprechend erfordert die Anordnung, daß die sendende Datenquelle mit der Datenschiene verbunden bleibt bis'die paritätcodierten Daten geprüft sind. Dies führt zu einer Verminderung der Gesamtleistung des Datenverarbeitungssystems.

Ferner hat wenigstens eines der zuvor erwähnten bekannten Systeme eine Anordnung verwendet, welche Adressen-Paritätbits als Datenbits verwendet und solche Bits bei der Erzeugung der Prüfcodebits verwendet. Während diese Anordnung in der Lage ist, zu

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signalisieren, wenn auf einen nicht-korrekten Speicherplatz Zugriff genommen v/ird, ergeben die Adressen-Paritätbits keinen Hinweis im Hinblick auf die Unversehrtheit der in den Speicher eingeschriebenen Daten.

Es ist daher die /uifgabe der vorliegenden Erfindung, eine Einrichtung zur Feststellung und Korrektur von paritätscodierten Daten anzugeben, die von irgendeiner Datenquelle zur Speicherung in einem Speichersystem zugeführt werden. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

In einem bevorzugten Ausführungsbeispiel sind Kodierschaltkreise, die an die Eingangschaltkreise eines Speichersystems angeschlossen sind, und Dekodierschaltkreise, die an die Ausgangsschaltkreise des Speichersystems angeschlossen sind, vorgesehen. Diese Kodierschaltkreise sind an Fehlerfeststellschaltkreise angeschlossen, die mit der Datenschiene in Verbindung stehen, und die Kodierschaltkreise empfangen von der Datenschiene Datenbitsignale und Paritätbitsignale von irgendeinem Ein/Ausgabegerät. Während eines Speicherschreib-Operationszyklus erzeugen die Kodierschaltkreise eine vorbestimmte Anzahl kodierter Prüfbits aus den ungeprüften Datensignalen und zugeordneten Paritätbits, die von irgendeinem der Geräte empfangen werden. Danach werden die Datensignale und die erzeugten Prüfcodebits in den Speicher geschrieben. Die Kodierschaltkreise setzen selektiv die Prüfcodebits in vorbestimmte Zustände, wenn die P,aritätbits der ungeprüften Daten anzeigen, daß diese Daten einen Fehler aufweisen.

Während eines nachfolgenden Speicherlese-Operationszyklus werden die Dekodierschaltkreise durch die Prüfcodebits in die Lage versetzt, selektiv Syndrombits zu erzeugen, die eine erste vorbestimmte Charakteristik aufweisen, um zu signalisieren, daß die

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Daten beim ursprünglichen Einschreiben in den Speicher fehlerhaft waren'. Im bevorzugten Ausfiihrungsbeispiel gemäß dsr vorliegenden Erfindung ist die Charakteristik dergestalt, daß die Syndrombits eine gerade Anzahl von "1"-Binärziffern zur Anzeige eines nicht-korrigierbaren Fehlerzustandes aufweisen. In dem Fall, wo die Eingangsdaten eine korrekte Parität aufweisen, erzeugen die Dekodierschaltkreise Syndrombits mit der ersten vorbestimmten Charakteristik nur dann, wenn ein Doppelfehler infolge eines Fehlers innerhalb des Speichersystems oder seiner zugeordneten Schaltkreise auftritt. In allen anderen Fällen erzeugen die Dekodierschaltkreise Syndrombits mit einer zweiten vorbestimmten Charakteristik. In dem bevorzugten Ausführungsbeispiel entspricht die zv/eite vorbestimmte Charakteristik Syndrombits mit einer ungeraden Anzahl von "1"-Binärziffern, wodurch ejn Einzelfehler-Zustand angezeigt wird. Aufgrund von solchen Einzelbit-Fehlerzuständen korrigieren die Korrekturschaltkreise diesen Zustand automatisch und erzeugen aus den Daten- und Prüfcodebits Paritätbits, welche danach der Datenschiene zusammen mit den Datenbits zugeführt werden.

Im Falle einer Teilschreib-Operation, wenn während des Leseteils der Operation der Doppelfehlerzustand durch die Dekodierschaltkreise festgestellt wird, versetzt der Fehlerzustand die Kodierschaltkreise in die Lage, die Prüfcodebits auf einen vorbestimmten Zustand zu setzen. Dies bedeutet, daß die Prüfcodebits auf einen vorbestimmten Zustand gesetzt werden, der die Dekodierschaltkreise während eines nachfolgenden Lesezyklus in die Lage versetzt, Syndrorcbits zu erzeugen, die die erste vorbestimmte Charakteristik aufweisen.

Aus Vorangehendem wird ersichtlich, daß die Anordnung in der Lage ist, automatisch den Auftritt von Fehlern hinsichtlich der Richtigkeit ungeprüfter in den Speicher eingeschriebener Daten zu signalisieren. Da es nicht erforderlich ist, Schaltkreise zum Prüfen der Daten vor dem Einschreiben in den Speicher vorzusehen,

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reduziert die erfindungsgemäße Anordnung den Betrag an zusätzlichen Schaltkreisen. Es wird ebenfalls darauf verzichtet, Paritätbits im Speicher vorzusehen.

Die vorliegende Erfindung gestattet die Datenübertragung mit einer maximalen Geschwindigkeit, indem die Notwendigkeit der Prüfung der paritätskodierten Datenworte vor dem Einschreiben in den Speicher eliminiert wird.

Darüberhinaus erleichtert die Anordnung gemäß der vorliegenden Erfindung die Feststellung katastrophaler Fehler (z.B. eines nichtbetriebsfähigen Speichers), indem sichergestellt wird, daß in diesen Fällen ein nicht-korrigierbarer Fehlerzustand signalisiert wird. Dies geschieht durch Auswahl einer besonderen Gruppe von Ausgängen des Kodierers, wodurch in den Speicher eingeschriebene Datensignale, die lauter "1"- oder "O"-Binärziffern aufweisen, nicht mit Prüf bits versehen werden, die lauter "1"- oder ¹¹O"-Binärziffern aufweisen, wobei dies ungeachtet dessen geschieht, daß diese Signale invertiert oder komplementiert werden, wenn sie nachfolgend aus dem Speicher gelesen werden.

In einem bevorzugten Ausführungsbeispiel wird dieser Erfindungsgedanke durch Fehlerlokalisierschaltkreise verwirklicht. Diesem Schaltkreis werden Syndromsignale zugeführt, welche das Vorliegen von Einzelbit- und Mehrfachbitfehlern anzeigen. Diese Fehler werden hierbei durch Dekodierschaltkreise gebildet, die an die Ausgangsschaltkreise eines Speichersystems angeschlossen sind. Die Fehlerlokalisierschaltkreise umfassen eine geringe Anzahl von Dekodierschaltkreisen, die an mehrere Korrekturschaltkreise und Paritätsschaltkreise angeschlossen sind. In Abhängigkeit von den Syndromsignalen erzeugen die Dekodierschaltkreise Signale für die Lokalisierung irgendeines fehlerhaften Datenbitsignales und sie erzeugen gleichzeitig die korrekte Parität für die ausgelesenen Daten.

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Eine geringe Anzahl von Standard-Dekodierschaltkreisen wird benutzt, um Einzelbitfchler innerhalb einer Paritätsbit-Prüfmatrix zu lokalisieren, die in Übereinstimmung mit den eingangs genannten Forderungen aufgebaut ist. Im bevorzugten Ausführungsbeispiel wird ein 3 zu 8-Dekodierschaltkreis verwendet. Dieser Schaltkreis kann die Form der Schaltkreise aufweisen, wie sie auf den Seiten 274 - 275 des Buches "TTL Data Book for Design Engineers - First Edition" von 1973 erläutert sind.

Gemäß dem bevorzugten Ausführungsbeispiel werden die Syndrom signale in erste und zweite Gruppen unterteilt. Die erste Gruppe gibt durch ihre Kodierung an, welcher der Dekodierschaltkreise aufgrund eines Einzelbit- oder Doppelbit-Fehlerzustandes freizugeben ist. Die zweite Gruppe der Signale bestimmt durch ihre Kodierung einen von mehreren Ausgängen, der anzeigt, welche der geringeren Anzahl von Datenbits zu korrigieren ist. Die ersten und zweiten Gruppen werden einem Satz von drei Freigabeeingängen und drei Auswahleingängen eines jeden Dekodierschaltkreises zugeführt.

Eine vorbestimmte Anzahl von Ausgangsanschlüssen eines jeden Dekodierschaltkreises, die zu korrigierende gültige Kinzelbitfehler anzeigen, werden als Eingänge auf eine Anzahl von Datenkorrekturschaltkreisen und auf Schaltkreise zur Erzeugung korrekter Paritätssignale für die zugeordneten Datensignale gegeben. Da die verbleibenden Ausgangsanschlüsse der Dekodierschaltkreisc nicht-korrigierbare Zustände vorgeben ( z.B. Mehrfachfehlerzustände) , werden diese nicht benutzt.

Es sei darauf verwiesen, daß die Fehlerlokalisierschaltkreise den Gesamtaufwand des Speiehersystems reduzieren. Dies führt zu verminderten Kosten und zu einer erhöhten Zuverlässigkeit.

Ein Ausführungsbeispiel der Erfindung sei nunmehr anhand der beiliegenden Zeichnungen erläutert. Es zeigen:

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Fig. 1 ein Blockdiagramni des erfindungsgemäßen Systems, Fig. 2 ein Blockdiagramm eines der Speicher-Subrystenia des Hauptspcichersystcins gemäß Fig. 1

Fig. 3a bis 3c Teile von Fig. 2 in näheren Einzelheiten, Fig. 4a bis 4f Matrix-Diagramrae zur nützlichen Er läuterung

des Systems, und

Fig. 5 ein Speichei-Taktdiaqramm zur Erläuterung der Betriebsweise des vorliegenden Systems.

Fig. 1 ,zeigt- in Blockdicigrammdarstellung ein Datenverarbeitungssystem, bei dem die vorliegende Erfindung verwendet wird. Es ist ersichtlich, daß das System einen Hauptspeicher mit mehreren Speicher-Subsystemen10-1 bis 10-n, eine Platteneinheit-Steuerung 12, eine Nachrichtenaustausch-Steuerung 14, eine Mehrgeräte-Steuerung 16 und eine Zentraleinheit 18 umfaßt, die alle an eine gemeinsame Datenschiene 20 angeschlossen sind.

Die Datenschienenanordnung gestattet den Nachrichtenaustausch zwischen zwei Einheiten zu einem vorgegebenen Zeitintervall über einen gemeinsamen Signalpfad, der durch die Datenschiene 20 gebildet wird. Jede Einheit, die in Nachrichtenaustausch treten will, fordert einen Datenschienenzyklus an. Wenn der Zyklus für die spezielle anfordernde Einheit freigegeben wird, so übernimmt diese die Hauptrolle und kann irgendeine andere Einheit in dem System als Nebeneinheit adressieren. In jenen Fällen, wo eine Antwort angefordert wird (z.B. Leseoperationen), signalisiert die anfordernde Einheit der Nebeneinheit, daß eine Antwort (z.B. Bestätigung) gefordert wird und gibt sich selbst der Nebeneinheit zu erkennen. Die Haupteinheit liefert die Information an die Datenschiene und die Nebeneinheit (z.B. Speicher) sendet ein Bestätigurfgssignal und löst einen Speicher-Operationszyklus aus. Zum Zeitpunkt der Bestätigung trennt sich die Haupteinheit selbst von der Datenschiene ab.

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Die Datenschiene 2O umfaßt 24 Adreßleitungen, 18 Datenleitungßn, 6 Steuerleitungen und 5 Integritätsleitungen. Einige dieser Leitungen v/erden in näheren Einzelheiten im Zusammenhang mit Fig. 2 erläutert. Hinsichtlich einer detaillierten Information betreffend die Operation des Systems gemäß Fig. 1 und der Datenschiene 20 sei auf die ältere US-Patendanir.eldung mit der Seriennummer 591,965 vom 30. Juni 1975 verwiesen.

Gemäß Fig. 2 ist ersichtlich, daß jedes Speieher-Subsystem gemäß der vorliegenden Erfindung einen MOS-Speicher 10-40 aufweist, der einen herkömmlichen Aufbau aufweisen mag. Beispielsweise kann der Speicher 10-40 durch Speicherschaltkreise aufgebaut werden, wie sie in der US-PS 3.786.437 dargestellt und beschrieben sind.

Das Speicher-Subsystem 10-1 umfaßt ferner mehrere Eingangs-Flip-Flops 10-10 bis 10-34, mehrere Auswahlschaltkreise 10-20 bis.lo-26, einen Fehlerfeststell- und Korrektur-Kcdierschaltkreis 10-30, einen Fehlerfeststell- und Korrektur-Dekodierschaltkreis 10-50 sowie Fehlerkorrektur-, Invertier- und Paritätsschaltkreise. Die Eingang-plip-Flops der Blöcke 10-10 bis 10-34 sind an entsprechende Signale der Datenschiene 20 angeschlossen. Dies bedeutet, daß die Flip-Flops 1 bis 9 des Blockes 10-10 Signale BSDT00-BSDT07, BSDTOA eines ersten oder linken Bytes empfangen, wobei dieses Byte den Datenbits 0-7 und A der Datenschiene 20 entspricht. Das Flip-Flop 10 des Blockes 10 - 12 empfängt ein Paritätssignal BSDPOO, das eine ungerade Parität für die Bits 0-7 und A aufweist.^a?lip-Flop 11 des Blockes 10-14 empfängt ein Paritätssignal BSDPOl, das eine ungerade Parität für die Datenbits 8 - 15, B eines zweiten oder rechten Bytes aufweist.

Die Flip-Flops 12 - 20 des Blockes 10-16 empfangen Datenbits 8-15, B des zweiten Bytes von der Datenschiene 20. Ferner empfangen die Flip-Flops 21 und 22 Byte- und Schreibsteuersignale BSBYTE

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BSWRIT während einer Schreiboperation. Das Bytesignal BSBYTE zeigt an, ob die Übertragung eine Byte- oder Wortübertragung betrifft. Im Falle des Binärwertes "1" zeigt es an, daß die laufende übertragung eine Byte-Übertragung darstellt. Das Signal BSWRIT zeigt die Richtung der Übertragung an. Im Falle des Binärwertes "1" zeigt es an, daß die Übertragung von der Haupteinheit zu der Nebeneinheit erfolgt. Die "1"-Ausgänge der Flip-Flops 21 und 22, die die gespeicherten Zustände des Bytesignales und des Schreibsteuersignales repräsentieren, werden in einem UND-Gatter 10-36 kombiniert, um ein Byte-Schreibsignal zu erzeugen. Wenn das Byte-Schreibsignal auf den Binärwert "1" gesetzt wird, so signalisiert dies dem Speicher-Subsystem, daß es eine Teilschreib-Operation auszuführen hat.

Die Signale BSADOO bis BSAD23 sind Speicher-Adreßsignale, die an die nicht dargestellten Eingangs-Adressenschaltkreise des Speichers 10-40 angelegt werden. Jede 24 Bit-Adresse umfaßt 8 Speichermodul-Auswahlbits, 15 interne Adreßbits und ein Byte-Bestimmungsbit und legt einen Wortspeicherplatz im Speicher 10-40 fest.

Gemäß Fig. 2 werden die Ausgangssignale der Flip-Flops 1-20 einem ersten Eingang von Daten-Auswahlschaltkreisen 10-20, 10-22, 10-24 und 10-26 zugeführt. Der zweite Eingang der Datenauswahlschaltkreise wird durch den Ausgang der Fehlerkorrektur-, Invertier- und Paritätsschaltkreise des Blockes 10-60 gebildet. Die Signale CRD0-CRD7, CRDA, CRD8-CRD15, CRDB, CRPO und CRPl am zweiten Eingang der Auswahlschaltkreise werden zur Aufschaltung auf den Speicher 10-40 und den Fehlerfeststell- und Korrektur-Kodierschaltkreis 10-30 während des Leseteils eines Teilschreibzyklus ausgewählt.

Die Ausgangssignale WD0-WD7, WDA die durch den Daten-Auswahlschaltkreis 10-20 entweder von den Flip-Flops 1-9 oder den Invertierschaltkreisen des Blockes 10-60 ausgewählt werden, werden an den Kodierschaltkreis 10-30 "und die nicht dargestellten Schreib schaltkreise des Speichers 10-40 angelegt. Gemäß der Erfindung

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werden die Paritätssignale WBPO und WBP1 der Flip-Flops lü und 11 bzw. der Schaltkreise des Blockes 10-60 ebenfalls entsprechend ausgewählt und als Eingänge dem Kodierer 10-30 zugeführt.Ferner worden die Byte-Signale WD3-WD15, WDB der flip-flops 12-20 bzw. der Schaltkreise 10-60 als Eingänge dem Kodierer 10-30 und dem Speicher 10-40 zugeführt.

Wie erläutert, erzeugt der Fehlerfeststell- und Korrektur-Kodierschaltkreis 10-30 aus den Byte-Datensignalen WD0-WD15, WDA, WDB und den Paritätssignalen WBPO, WBP1 die Prüfcode-Bitsignale WCO-WC5. Die Prüfcodesignale zusammen mit den ihnen zugeordneten Byte-Datensignalen werden irn Speicher 10-40 gespeichert. Es sei darauf verwiesen, daß die Daten- und Prüfbitsignale RD0-RD15, RDA, RDB, RC0-RC5 beim Auslesen aus dem MOS-Speicher 10-40 in ein nicht dargestelltes Daten-Ausgangsregister invertiert oder komplementiert werden. Wie aus Fig. 2 hervorgeht werden die invertierten Bitsignale dem Fehlerfeststell- und Korrektur-Dekodierschaltkreis 10-50 und den Schaltkreisen 10-60 zugeführt.

Der Dekodierschaltkreis 10-50 erzeugt 6 Paare komplementärer Syndrombitsignale SOO, SOE bis S50, S5E und zusätzlich zwei Fehler-Indikatorsignale YELL und REDD. Das Signal YELL zeigt bei einem Binärwert "1" die Feststellung eines Einzelfehlers und die durchgeführte Korrektur dieses Fehlers an. Das Signal REDD zeigt die Feststellung eines Doppelbitfehlers, eines Datenschienen-Paritätfehlers oder eines Byte-Schreibfehlers an.

Der Dekodierschaltkreis 10-50 liefert die Paare der Syndromsignale und Paare von Prüfbit- und Datenbitsignalen RCO, RC1 und RDX und RDY an die Schaltkreise 10-60. Die Schaltkreise 10-60 liefern korrigierte Signale CRD0-CRD7, CRDA, CRD8-CRD15, CRDB an die Datenschiene 20 und an die Daten-Auswahlschaltkreise 10-20 und 10-26 in der zuvor erläuterten Weise. Ebenso erzeugen die Schaltkreise 10-60 die Paritätssignale CBPO und CBP1, die ebenfalls an die Datenschiene 20 und die Daten-Auswahlschalkreise 10-22 und 10-24 angelegt werden. 909813/0944

Die Daten-Auswahlschaltkreise können im vorliegenden Fall einen herkömmlichen Aufbau aufweisen. Die Fehlerfeststell- und Korrektur·- Kodierschaltkrci se 10-30, die Fehlerfeststell- und Korrektur-Dekodiercchaltkreise 10-50 und die Schaltkreise 10-60 sind in näheren Einzelheiten in den Fig. 3a bis 3c entsprechend dargestellt.

Gemäß Fig. 3a ist ersichtlich, daß die Kodiercchaltkreisc 10-30 mehrere Exklusiv-CDER-Schaltkreise 10-300 bis 10-314 und ein NAND-Gatter 10-316 umfassen, die in der dargestellten Weise miteinander verbunden sind. Die 6 Exklusiv-ODER-Schaltkreiso 10-304 bis 10-314 kombinieren verschiedene Datensignale und Paritätssignale, um die Prüfkodesignale WC0-WC5 zu erzeugen. Der Exklusiv-ODER-Schaltkreis 10-300 summiert die Expansions-Datenbits während der Schaltkreis 10-302 das Parität-Byte-Schreibsignal und das Datenbit 12 summiert.

Die Kombinationen der zu summierenden Signale werden in Übereinstimmung mit der Matrix gemäß Fig. 4a ausgewählt. Die Matrix veranschaulicht die Erzeugung eines jeden der Prüfkode-Bitsiynale WCO bis WC5. Es sei darauf verwiesen, daß die Matrix Spalten umfaßt, die die Zustände der Datenbits 0-7, A und 8-15, B darstellen. Die Datenbits Λ und B stellen zusätzliche Bitpositionen dar, die für eine Erweiterung benutzt werden. Eine mit PDE bezeichnete Spalte wird benutzt, um das Auftreten eines Teilschreib-Doppelfehlerzustandes darzustellen, welcher durch den Zustand des Signales REDD signalisiert wird. Die mit BPS bezeichnete Spalte repräsentiert die Summe der Datenschiene-Paritätbitsignale WBPO und WBP1.

In jedem Fall wird durch den Exklusiv-ODER-Schaltkreis ein Prüfkodebit für jene Spalten erzeugt, die Binärziffern mit dem Wert "1" (ungerade und gerade) enthalten. So stellt sich beispielsweise das Prüfkodebit WCO folgendermaßen dar:

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Tei.lschreib-Doppelfehlers der Dekodierschaltkr&is 10-50 zur Erzeugung von Syndrombits mit einer geraden Anzahl von "1"-Binärziffern veranlaßt wird. Dies ergibt sich durch die gerade Anzahl von "1"-Binärziffern in der PDE und PBE--Spalte, die auf eine gerade Anzahl von Prüfkodebits bezogen sind.

Die Matrix gemäß Fig. 4b ist vereinfacht worden, so daß die für die Erzeugung der Prüfkodebits erforderliche /\nzahl von Schaltkreisen reduziert wird. Zu diesem Zweck sind die Zeilen CO und C1 in der H-Grundmatrix modifiziert worden, so daß sie eine geringere Anzahl von "1"-Binärziffern erfordern.

Aus Fig. 4b ist ersichtlich, daß sich CO folgendermaßen darstellen läßt: CO = 0 Q£/ 1 © 2 Φ7Φ809ΦΑΦ BPE. Ersetzt

man in dem vorstehenden Ausdruck den geeigneten Wert für BPE (z.B.

0© 1 © 15 φ B φ P1) , so stellt sich CO folgendermaßen

dar: CO » 10 Φ 11 φ Φ15 Φ Β Φ PO Φ Pl. Da BPS «PO ©

Ρ1 ist, kann man auch schreiben: CO = 10 Q 11 φ 15 © B φ BPS.

In gleicher Weise kann gezeigt werden , daß sich C1 folgendermassen darstellen läßt: C1 = 0 ® 1 © 2 ,@6® BPS.

Durch geeignete Auswahl der Kodierersignale werden bestimmte Prüfkodemuster für Datensignale, die lauter ¹¹O"- und "1"- Binärziffern aufweisen, nicht erzeugt. Wie aus Fig. 4d ersichtlich, erzeugen Datensignale mit lauter ¹¹O"- und "1 "-Binärziffern Prüfkodebits, die nicht aus lauter "1"- oder "0"- Binärziffern bestehen. Dies stellt sicher, daß bei einem katastrophalen Speicherfehler, der zur Außerbetriebsetzung des Speichers führt, die Prüfbitsignale die Feststellung des Fehlers ermöglichen.

Der Dekodierschaltkreis 10-50 ist in Einzelheiten in Fig. 3b dargestellt. Der Schaltkreis 10-50 ist in Übereinstimmung mit der Parität-Prüfmatrix gemäß Fig. 4c aufgebaut. Es sei vermerkt, daß diese Matrix keine PDE- oder PBE-Spalten umfaßt. Der Grund dafür liegt darin, daß die durch diese Spalten bezeichneten Fehler von der Erzeugung des Prüfkodebits durch den Kodierschaltkreis 10-30

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WCO e 10 © 11 © 12 © 13 Φ 14 © 15 θ BPS, wobei BPS « WBPO © v;bpi ist.

Zur Ausführung der Summieroperation bei der Erzeugung eines jeden Prüfkodebits kann jeder der Schaltkreise 10-304 bis 10-314 einen Paritäterzeugungs-/Prüfschaltkreis verwenden, der einen herkömmlichen Aufbau aufweisen mag. Beispielsweise können .solche Schaltkreise unter Verwendung eines neuen Bit-Paritäterzeugungs-/Prüf■-Schaltkreises, wie er von der Firma Signetics Corporation unter der Typ-Nr. 82S62 hergestellt wird, aufgebaut werden. Der mit E bezeichnete "gerade" Ausgangsanschluß und der "ungerade" Ausgangsanschluß v/erden ihrerseits als Eingänge dem Speicher 10-40 zugeführt.

Normalerweise weisen die Eingangssignale für jeden der Exklusiv-ODER-Schaltkreise den Binärwert "0" auf, der 0 V entspricht.Kenn die Eingangssignale auf den Binärwert "1" umschalten, so nehmen sie einen positiven Spannungswert ein. Umgekehrt weist das Signal BWDE des NAND-Gatters 10-316 normalerweise den Binärwert "1" (positiver Spannungswert) auf. Der Grund dafür liegt darin, daß normalerweise das Byte-Signal und das Signal REDD den Binärwert "0" aufweisen (z.B. kein Fehler und keine Teilschreiboperation).

Es sei darauf verwiesen, daß die Matrix gemäß Fig. 4a eine vereinfachte Version der Matrix gemäß Fig. 4b ist. Die Matrix gemäß Fig. 4b repräsentiert eine modifizierte Version der sogenannten Η-Matrix für die Erzeugung der Prüfkodebits gemäß der vorliegenden Erfindung für das aus zwei Bytes und 18 Bit bestehende Datenwort. Die Grundmatrix v/urde erweitert und umfaßt eine PDE-Spalte für die Bestimmung eines Teilschreib-Doppelfehlerzustandes und eine BPE- Spalte für die Bestimmung eines Datenschienen-Paritätsfehlers.

Es sei darauf verwiesen, daß gemäß der vorliegenden Erfindung beim Auftritt entweder eines Datenschienen-Paritätfehlers oder eines

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umfaßt werden und Syndrcmbits erzeugen, die eine gerade Anzahl von "1"-Binärziffern beim Auftreten solcher Fehler in der zuvor erwähnten Weise umfassen.

Gemäß Fig. 3b weist der Dekodierschaltkreis 10-50 mehrere Exklusiv-ODER-Echaltkreise 10-500 bis 10-520 auf, die in der dargestellten Weise angeordnet sind. In gleicher Weise wie bei dem Kodiercchaltkreis 10-30 wird die für die Erzeugung der Syndrombits SO bis S5 erforderliche Summierung der verschiedenen "1"-Spalten der Matrix gemäß Fig. 4c durch Paritätsers>:eugungs-/Prüfschaltkreise verwirklicht. Wie aus Fig. 3b hervorgeht, erfordern die Syndrombits SO und S1 die Summierung von 12 Spaltensignalen und die Syndrombits S3, S4 und S5 die Summierung von 11 Spaltensignalen, Bestimmte Datenbits (z.B. RDO, RD6 bis RD11, RD12) werden durch Exklusiv-ODER-Schaltkreise 10-500 bis 10-508 summiert.

Da die Syndrombits SO und S1 aus einer geraden Anzahl von Spaltrmsignalen und die Syndrombits S2-S5 aus einer ungeraden Anzahl von Spaltensignalen erzeugt werden, werden sowohl die geraden als auch die ungeraden Ausgangsanschlüsse der Schaltkreise 10-510 bis 10-520 benutzt. Wie zuvor erwähnt, werden die aus dem Speicher 10-40 ausgelesenen Signale komplementiert. Dementsprechend weisen die Eingangssignale für jeden der Exklusiv-ODER-Schaltkreise normalerweise den "1"-Binärzustand (z.B. einen positiven Spannungspegel) auf. Dies bedeutet, daß die Ausgangssignale RDV, RDW, RDY und RDZ den "O"-Binärwert aufweisen. Ferner weist der mit E bezeichnete "gerade" Ausgangsanschluß eines jeden der Schaltkreise 10-510 und 10-512 normalerweise den Binärwert "1"^^Uwährend der gleiche Anschluß eines jeden der Schaltkreise 10-514, 10-516, 10-518 und 10-520 normalerweise den Binärwert "0" aufweist. Die "ungeraden" Ausgangsanschlüsse , die mit 0 bezeichnet sind, der Schaltkreise 10-510 bis 10-520 befinden sich in einem hierzu komplementären Zustand.

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Fig. 3c zeigt die Schaltkreise der. Blockes 10-GO, welche Einzelbitfehler lokalisieren und korrigieren und zusätzlich Byto-Parjtätsignale und Fehlersignale erzeugen. Der Block 10-60 umfaßt mehrere Fehler-Feütstellschaltkreiss 10-62, mehrere Korrekturschaltkreise 10-64, einen Paritätcschaltkreis 10-66 und mehrere Fehlcr-Erzeugungsschaltkreise 10-68, die in der dargestellten Weise angeordnet sind.

Die iichaltkreise 10-62 bestimmen das besondere Bit, das im Falle eines Einzelbitfehlers eine Korrektur erfordert. Die Schaltkreise 10-62 umfassen mehrere Dekodierschaltkreice 10-620 bis 10-628, denen jeweils unterschiedliche Kombinationen von Syndroit b.i tsignalen zugeführt v/erden. Dekodierschaltkreise können einen herkömmlichen Aufbau aufweisen. Es können beispielsweise Schaltkreise verwendet werden, wie sie von der Firma Texas Instrument Inc. unter der Typ-Nr. SN74S138 hergestellt und vertrieben werden.

Gemäß Fig. 3c weist jeder Dekodierschaltkreis drei Freigabeeingänge und drei binäre Ausv;ahleingänge auf. Die den Freigabeeingängen zugeführten Syndromsignale wählen im Falle eines Fehlers einen von 5 Dekodierschaltkreisen aus, während die den Auswahleingängen zugeführten Syndromsignale das besondere zu korrigierende Bit auswählen. Wenn beispielsweise die Syndrombits S0-S5 einen Wert von 011010 aufweisen, so führt dies zu der Auswahl des Dekodierschaltkreises 10-628 und zu der Umschaltung des Sig<nales ED14 von "1" auf "0" (beispielsweise von einem positiven Spannungspegel auf einen Spannungspegel von 0).

Eines der Ausgangssignale ECO bis EDB der Schaltkreise 10-62 wird als ein Eingangssignal einem besonderen Schaltkreis innerhalb der Exklusiv-ODElt-Schaltkreise 10-640 bis 10-657 der Datenbit-Korrekturschaltkreise 10-64 zugeführt. Jeder Exklusiv-ODER-Schaltkreis korrigiert und invertiert den Zustand des Datenbit-Signales, das einem zweiten Eingang dieses Schaltkreises zugeführt wird. Insbesondere weisen die jedem Exklusiv-ODER-Schaltkreis zugeführten Signale normalerweise den Binärwert "1" auf,

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wodurch der Ausgangsanschiuß eines jeden Schaltkreises auf den Binärwort "O" gesetzt wird. Wenn keine Korrektur angezeigt ist, so verbleibt das Dekodierersignal (z.B. das Signal ED4) auf dem Binärwert "1". Das am Ausgangsanschluß vorliegende Signal des Exklusiv-ODER-Schaltkreises ist daher das Komplement bzw. die Umkehrung des Eingangs-Datensignales (z.B. Signal CRD4 = RD4). Wenn eine Korrektur erforderlich ist, so wird das Dekodierersignal auf den Binärwert "0" gesetzt. Das am Ausgangsanschluß des Exklusiv-ODER-Schaltkreises vorliegende Signal ist daher das gleiche wie das Eingangssignal (z.B. Signal CRD4 = 1104).

Wie aus Fig. 3c ersichtlich, umfassen die Paritätscchaltkreise 10-66 Exklusiv-ODER-Schaltkreise 10-660 bis 10-666 und ein Paar von UND-Gattern 10-668 und 10-669, die in der dargestellten Weise angeordnet sind. Das Paritätbit CBPO stellt die ungerade Parität für die Bits 0-7 und A dar, während das Paritätbit CBP1 die ungerade Parität für die Bits 8-15 und B darstellt.

Vorstehendes wird aus den Fig. 4a und 4b ersichtlich. Das Signal CO des Kodierers stellt sich folgendermaßen dar: CO - 10 φ 11 ©

12 © 13 ® 14 Φ 15 Φ B φ BPS, wobei BPS = 0 Φ 1 ® 2 © 7 θ A

Θ 8 Φ 9 θ 15 Φ B ist. Substituiert man den Wert für EPS

in dem Ausdruck für CO₁ so erhält man folgendes: CO = 0 (J 1 © 2.... φ A φ 8 Φ 9. Durch Anlegen des Signales RDX an den Exklusiv-ODER-Schaltkreis 10-660 v/erden die Bits 8 und 9 gestrichen (z.B.

RDX = RD8 θ RD9) . Somit ist das Signal CBPO = 0 (J> 1 Φ 2

7 Θ A und stellt die ungerade Parität für die Bits 0-7 und A dar. Das gleiche gilt für C1.

Gemäß Fig. 3c weist das Signal RCO normalerweise den Binärwert "1" und das Signal RBPO ebenfalls den Binärwert "1" auf. Wenn die Datenbitsignalc RD8 und RD9 einander gleich sind, so weist das Signal RDX den Binärwert "0" auf. Das Signal RBPO nimmt den gleichen Zustand wie das Signal RCO ein. Wenn die Signale RD8 und RD9 voneinander verschieden sind, so weist das Signal RDX

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don Binärwert "1" auf. Das Signal UDPO weist den komplementären Zustand des Signales RCO auf.

In dem Falle, in dem keine Korrektur erfolgt, weist das Signal EBPO normalerweise den Binärwert "1" auf, was bedeutet, daß die Signale ECO, ED8 und ED9 normalerweise den Binärwert "1" aufweisen. Das Signal CBPO entspricht daher dem P\omplementärwert des Signales RBPO. Im Falle einer Korrektur, wenn das Signal EBPO auf den Binärwert "0" gesetzt ist, nimmt das Signal CBPO den gleichen Zustand wie das Signal RBPO ein. Die Schaltkreise 10-662 bis 10-666 arbeiten in gleicher Weise bei der Erzeugung dos Signales CBP1 .

Die letzte Gruppe der Schaltkreise in Fig. 3c erzeugt Fehlersignale REDD und YELL. Die Schaltkreise umfassen ein NAND-Gatter 10-680, ein UND-Gatter 10-682 und einen Exklusiv-ODER-Schaltkreis 10-684, die in der dargestellten VJeise angeordnet sind. Das Signal YELL signalisiert dem System gemäß Fig. 1 , wenn das Speicher-Subsystem 10-1 einen Einzelbitfehler in einem Datenwort festgestellt hat, welchen es korrigiert hat. Das Signal REDD signalisiert dem System , wenn das Speicher-Subsystem 10-1 einen nichtkorrigierbaren Fehler festgestellt hat, der einen Doppelbitfehler, einen Datenschiene-Paritätsfehler oder einen Teilschreibfehler umfaßt.

Wenn kein Fehler vorliegt, so weisen die Syndromsignale SOO bis S5E normalerweise alle den Binärwert "1" auf. Hierdurch wird das Signal RE auf den Binärwert "0" gesetzt, wodurch das Signal REDD den Binärwert "0" einnimmt. Der Schaltkreis 10-684 setzt in diesem Fall seinen "ungeraden" Ausgangsanschluß auf den Binärwert "0" und seinen "geraden" Ausgangsanschluß auf den Binärwert "1".

Im Falle eines korrigierbaren Fehlers, wenn eine ungerade Anzahl von Syndronibits vorliegt, setzt der Schaltkreis 10-684 seinen "ungeraden" Ausgangsanschluß auf den Binärwert "1" und seinen

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"geraden" Ausgangsanachluß auf den Binärwert "0". Das Signal REDD behält soniit den Binärwert "0" bei. Der Zustand des Signales RE übt in diesem Fall keinen Einfluß aus.

Wenn ein nicht-korrigierbarer Fehler vorliegt, wobei die Anzahl der Syndrombits gerade ist, so weisen zwei oder mehr Signale der Syndromsignale S00-S5E den Binärwert "0" auf. Hierdurch wird das Signal RE auf den Binärwert "1" gesetzt. Der Schaltkreis 10-684 setzt seinen "geraden" Ausgangsanschluß auf den Binärwert "1" und seinen "ungeraden" Ausgangsanschluß auf den Binärwert "0". Hierbei schaltet das UND-Gatter 10-682 das Signal REDD auf den Binärwert "'

Anhand der Fig. 1 bis 3c, der Fig. 4a bis 4e und der Fig. 5 sei nunmehr die Wirkungsweise der erfindungsgemäßen Einrichtung beschrieben. Aus Fig. 5 ist zunächst ersichtlich, daß der Datenschienenzyklus eine Dauer von 300 ns aufweist. Nach 100 ns beginnend vom Start des Zyklus gemäß Fig. 5 stehen die Daten eines Gerätes für ein Intervall von 60 ns zur Verfügung.

Wenn das Speicher-Subsystem 10-1 adressiert wird und es nicht belegt ist, so wird ein Speicher-Operationszyklus ausgelöst. Zu diesem Zeitpunkt hat die Datenschiene 150 ns ihres Zyklus durchlaufen. 30 ns nach dem Start des Speicherzyklus treten gültige Speicheradreßsignale BSADOO-BSAD23 an den Adressenschaltkreisen des Speichers 10-40 auf. Während eines Schreibzyklus stehen die Datensignale 50 ns nach dem Beginn des Speicherzyklus an dem Kodierschaltkreis 10-30 zur Verfügung. Nach 90 ns stehen gültige Daten mit Prüfkodebits zum Einschreiben in den Speicher 10-40 zur Verfügung.

Gemäß Fig. 5 treten Datensignale am Ausgang des Speichers 10-40 400 ns nach dem Beginn des Speicherzyklus auf. Nach einem Intervall von 100 ns werden die korrigierten Daten den Datenauswahlschaltkreisen und der Datenschiene 20 zugeführt. Während eines Schreib-Operationszyklus werden die Daten innerhalb 470 ns in den

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Speicher 10-40 eingeschrieben und das Speicher-Subsystem 10-1 steht nach 6 20 ns erneut zur Verfügung.

Im Falle einer Byte-Schreiboperation sind die neuen Datonbitsignale zusammen mit den Prüfbits 570 ns nach dem Beginn des Speicherzyklus ν η den Eingangsschaltkreisen des Speichers 10-40 verfügbar. Nach 570 ns wird ein Schreibzyklus ausgelöst und die neuen Daten sind nach 970 ns vom Beginn des Speicherzyklus in den Speicher 10-40 eingeschrieben. Der Speicher ist 1360 ns nach dem Zyklusbeginn betriebsbereit. Die zusätzliche Verzögerung stellt den richtigen Betrieb des MOS-Speichers sicher.

Es sei darauf verwiesen, daß in dem Fall, v/o es erforderlich ist, die Parität der dem Speicher-Subsystem 10-1 zugeführten Datensignale zu prüfen, eine Erhöhung des Datenschienenzyklus um 50 ns erforderlich ist. Der Grund hierfür liegt darin, daß das Speicher-Subsystem die Prüfung und Bestätigung über die Datenschiene 20 vornehmen muß. Die Vergrößerung des Datenschienenzyklus ist in Fig. 5 durch gestrichelte Linien veranschaulicht.

Ein die Betriebsweise des Speicher-Subsystems 10-1 gemäß der vorliegenden Erfindung veranschaulichendes Beispiel sei nunmehr unter Bezugnahme auf die Fig. 4d und 4e erläutert. Es sei angenommen, daß eines der Geräte gemäß Fig. 1 Worte A, B, C und D der Reihe nach an das Speicher-Subsystem 10-1 zum Einschreiben derselben in vier aufeinanderfolgende Speicherplätze während vier aufeinanderfolgender Datenschienenzyklen anlegt. Im ersten Fall sind die Worte A-D ohne Fehler dargestellt.

Gemäß der Matrix in Jig. 4a erzeugt der Kodierschaltkreis 10-30 gemäß Fig. 3a Werte für Prüfkodebits CO bis C5 durch Summierung der Daten- und Paritätbits in jedem Wort, wie es durch die Binärziffern "1^M in der Matrix gemäß Fig. 4a dargestellt ist. Die Werte der durch den Kodierschaltkreis 10-30 erzeugten Prüfkodebits sind ebenfalls dargestellt.

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Gemäß Fig. 5 v/erden die Daten und Prüfkodcbits eines jeden Wortes in das Speicher-Subsystem 10-1 innerhalb des angezeigten Zeitintervalles eingeschrieben. FJs sei vermerkt, daß von der Betriebsweise des Speicher-Subsystemes her betrachtet keine Erkennung irgend eines in den gespeicherten Daten vorliegenden Fehlers so lange erfolgt, bis die Daten während eines Lesezyklus ausgelesen werden.

Unter der Annahme, daß ein Gerät das Auslesen der gleichen vier Datenworte anfordert, ist aus Fig. 4 ersichtlich, daß die vier Worte A-D, die aus dem Speicher 10-40 ausgelesen werden, invertiert auftreten. Wenn sie dem Dekodierer 10-50 zugeführt werden, so führt dies zu der Erzeugung von Syndrombitsignalen SO bis S5, die lauter Binärwerte "0" aufweisen, wodurch angezeigt wird, daß keine Fehler vorliegen ( siehe Fig. 4e).

Aus Fig. 3c ist erkennbar, daß, wenn die Syndrombits SO bis S5 alle den Binärwert "0" aufweisen, die Signale SOE und S1E den Binärwert "0" aufweisen, während die Signale S2E bis S5E den Binärwert "1" aufweisen. Hierdurch behalten die Ausgangssignale ECO bis EDB den Binärwert "1" bei, was zu einer einfachen Komplementierung der Signale RDO bis RDB durch die Exklusiv-ODER-Schaltkreise des Blockes 10-64 führt. Die Signale SOO bis S5E beeinflussen die Fehlererzeugungsschaltkreise 10-68, welche die Signale REDD und YELL auf den Binärwert "0" setzen (z.B. wird das Signal RE auf den Binärwert "0" gesetzt, während der Anschluß E des Schaltkreises 10-684 auf den Binärwert "1" gesetzt wird).

Aus Vorstehendem ist ersichtlich, wie die Anordnung gemäß der vorliegenden Erfindung den geeigneten Prüfkode und die Syndromsignale für verschiedene unterschiedlich kodierte Worte, die keine Fehler aufweisen, erzeugt.

Nunmehr sei angenommen, daß das Bit 0 irgendeines Bytes des Wortes A bei der Zuführung von einem Gerät zu dem Speicher-Subsystem 10-1 fehlerhaft ist und deshalb eine falsche Parität aufweist.

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Dies führt dementsprechend zu einer Dinärziffer "1" innerhalb der Spalte BPS in Fig. 4d. Wie aus Fig. 4d ersichtlich, werden hierdurch Prüfkodebits CO und C1 mit dem Binärwert "0" hervorgerufen, während die Prüfkodebits C2-C5 den Einärwert "1" beibehalten.

Wenn ein Gerät das Auslesen des Wortes A während eines nachfolgenden Lesezyklus anfordert, so führt dies dazu, daß die Dekodierschaltkreise 12-50 die Syndrombits SO und S1 auf den Binärwert "1" setzen. Die Syndrombits S2-S5 verbleiben auf dem Binärwert "0". Hierdurch setzen die Dekodierschaltkreise 10-510 und 10-512 gemäß Fig. 3b die Signale SOE und S1E auf den Binärwert "1", Die Signale S20 bis Ξ50 verbleiben auf dem Binärwert "O". Die gerade Anzahl von Binärziffern mit dem Wert "1" in den Syndrombits ruft daher die Umschaltung des Ausgangsanschlusses des Schaltkreises 10-684 gemäß Fig. 3c auf den Binärwert "1" hervor. Andererseits setzt hierbei der Schaltkreis 10-680 das Signal RE auf den Binärwert "1", wodurch das nachgeschaltete UND-Gatter 10-682 sein Ausgangssignal REDD auf den Binärwert "1" setzt, hierdurch wird dem System ein nicht-korrigierbarer Fehlerzustand signalisiert.

Es sei vermerkt, daß im Falle eines Einzelbit-Fehlerzustandes eine der Spalten der Syndrombits in Fig. 4f eine ungerade Anzahl von Binärziffern mit dem Viert "1" enthält. Beispielsweise sei angenommen, daß das Wort A beim Auslesen aus dem Speicher-Subsystem 10-1 einen Fehler in der Bitposition 0 enthält. Die Bitwerte treten beim Auslesen komplementiert auf und diese Werte sind in Fig.4f durch Ä bezeichnet.

Der Dekodierschaltkreis 10-50 setzt die Syndrombits SO, S3 und S4 auf den Binärwert "1", wenn die Bitposition 0 den Binärwert "0" aufweist. Die Syndrombits S1, S2 und S5 behalten den Binärwert "0" bei. Wie aus Fig. 4f ersichtlich, ruft ein Wort A ohne Fehler lauter Syndrombits mit dem Binärwert "0" hervor.

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Unter Bezugnahme auf Fig. 3b wird insbesondere das Signal SOE auf den Binärwert "1" gesetzt und die Signale S30 und S4O werden ebenfalls auf den Binärwert "1" gesetzt. Das Signal S10 behält den Binurzustand "1" bei, während die Signale S20 und S50 den Binärwert "0" beibehalten. Dies führt zu einem Kode von 001, der an die Freigabeeingänge eines jeden Dekodierschaltkreises angelegt wird, und zu einem Kode von 011, der an die Auswahleingänge eines jeden DekodierSchaltkreises angelegt wird. Hierdurch wird der Dekodierschaltkreis 10-620 freigegeben und setzt das Signal EDO auf den Binärwert "0". Dadurch setzt andererseits der Exklusiv-ODER-Schaltkreis 10-640 das Signal CRDO auf den Binärwert ¹¹O". Die ungerade Anzahl der Binärziffern mit dem Wert "1" setzt über den Schaltkreis 10-684 das Signal YELL auf den Binärwert "1", wodurch der Auftritt eines korrigierten Einzelfehlerzustandes angezeigt wird.

Es sei darauf verwiesen, daß die Dekodierschaltkreise 10-620 und 10-626 Signale ECO, EC1, ED7, EDA, ED8 und ED9 an den Paritätsschaltkreis 10-66 liefern. Da diesen Bits keine Fehler zugeordnet sind, setzen die beiden UND-Gatter 10-668 und 10-669 ihre Ausgänge auf den Binärwert "1". Die Signalpaare RCO, RDX und RC1, RDW veranlassen das Setzen der Ausgänge der Exklusiv-ODER-Schaltkreise 10-660 und 10-662 auf den Binärwert "0". Infolgedessen setzen die Schaltkreise 10-664 und 10-666 die Signale CBPO und CBP1 auf den Binärwert "1".

Wenn irgendeinem der Signale RCO, RDX, RC1 oder RDW ein Einzelbitfehler zugeordnet ist, so setzen entsprechende Dekodierschaltkreise 10-620 bis 10-626 geeignete Signale innerhalb der Signale ECO, ED8, ED9, EC1, ED7 oder EDA auf den Binärwert "0". Wie zuvor erwähnt, nimmt das Signal RBPO den Zustand des Signales RCO ein, wenn das Signal RDX den Binärwert "0" aufweist. Wenn RDX den Binärwert "1" aufweist, so bildet das Signal RBPO das Komplement des Signales RCO. Beim Vorliegen einer Korrektur werden die Sig nale EBPO und EP1 auf den Binärwert "0" gesetzt. Die Signale CBPO

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und CDP1 nehmen die Zustände der Signale RBPO und RBP1 entsprechend an.

Die Erzeugung von Signalen durch die Daten-FehlerfeststelIschaltkreise 10-62, aus denen die richtige Parität gebildet werden kann, vermindert wesentlich den Schaltkreisaufwand, der normalerweise für die Erzeugung der Paritätsignale erforderlich ist.

Es sei vermerkt, daß die Fehlerfeststellschaltkreise durch die Syndrombits SO bis S5 nicht betätigt werden, wenn Hohrfachfeh]erzustände vorliegen, wie sie durch einen Daten-Doppelbitfehler, einen Datenschienen-Paritätsfehler oder einen Byte-Fehler gegeben sind. In solchen Fällen weisen die Syndrombits SO bis S5 eine gerade Anzahl von Binärziffern mit dem Wert "1" in jener (jenen) Spalte (Spalten) der Matrix auf, die dem (den) Fehlerzustand (Fehlerzuständen) zugeordnet ist (sind). Die den Dekodierschaitkreisen 10-620 - 10-628 zueführten Kombinationen von Syndromsignalen erzeugen Signale nur an den unbenutzten Ausgangsanschlüssen dieser Schaltkreise. Somit findet keine Korrektur statt.

Gemäß der vorliegenden Erfindung wird das Auftreten eines Teilschreibfehlers ebenso als ein nicht-korrigierbarer Fehlerzustand festgestellt. Es sei beispielsweise angenommen, daß während des Leseteils einer Byte-Schreiboperation (siehe Fig. 5) die Fehlererzeugungsschaltkreise 10-68 das Vorhandensein eines Doppelfehlers im Wort A feststellen. Dies führt dazu, daß das Signal REDD auf den Binärwert "1" gesetzt wird. Während des Schreibzyklus der Byte-Schreiboperation ( siehe Fig. 5) setzt der Kodierschaltkreis 10-30 die Prüfkodebits C4 und C5 auf den Binärwert "0" und es werden die neuen und ungeraden Datenbytes in den Speicher 10-40 eingeschrieben, die durch die*Schaltkreise 10-20 und 10-26 ausgewählt wurden.

Wenn das Wort A während eines nachfolgenden Lesezyklus ausgelesen wird, so setzt der Dekodierschaltkreis 10-50 die Syndrombits S4 und S5 auf den Binärwert "1". Die Fehlererzeugungsschaltkreise 10-68 setzen aufgrund der geraden Anzahl der Binärziffern mit dem

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Wert ^M1" ihren "geraden" Ausgangsanschluß auf den Binärwert "1". Hierdurch wird das Signal REDD auf den Binärwert "1" gesetzt, wodurch den System gemäß Fig. 1 ein nicht-korrigierbarer Fehlerzustand signalisiert wird.

Es sei darauf verwiesen, daß ein Doppelfehler in einem Wort ebenfalls über die Schaltkreise 10-68 das Signal REDD auf den Binärwert "1" setzt, wodurch ein nicht-korrigierbarer Fehlerzustand angezeigt wird. Zum Beispiel sei angenommen, daß die Bits 0 und 1 des Wortes A beide den Binärwert "0" beim Auslesen während eines Lesezyklus aufweisen. Der Dekodierschaltkreis 1O-5O setzt dadurch die Syndrombits S4 und S5 auf den Binärwert "1". Hierdurch setzt seinerseits der Schaltkreis 10-684 seinen "geraden" Ausgangsanschluß auf den Binärwert " 1", wodurch das Signal REDD auf den Binärwert "1" gesetzt wird.

Aus Vorstehendem wird ersichtlich, wie die erfindungsgemäße Anordnung das Vorhandensein einer Vielzahl von nicht-korrigierbaren Fehlerzuständen feststellt und einem System signalisiert, wobei das System in der Lage ist, mit maximaler Geschwindigkeit und Leistung zu arbeiten. Darüberhinaus wird dies gemäß der Erfindung ohne Erhöhung der zu speichernden Anzahl von Prüfkodebits bewerkstelligt. Die Anordnung gemäß der vorliegenden Erfindung reduziert ebenfalls den Betrag an Fehlerfeststell- und Korrekturschaltkreisen^uif ein Minimum, was zu einer erhöhten Systemzuverlässigkeit führt.

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Le

erseite

Claims (25)

1. HONRYKIXL INFORMATION SYCTEMS INC.

   Sr.ijth street ülOiSGl Ce

   Waltbnm, Mugs., USA

   DV-Systcm mit Fehlerkorrektur

   Patentansprüche:

   l) DV-Sytem mit mehreren Datenbehandlungsgeräten,die jeweils gerne in f. am über ein Datenschienen-Netzwerk Signalgruppen aufnehmen und übertragen und mit einem Speicher-Subsystem, gekennzeichnet durch:

   einen Speicher zur Speicherung dieser Signalgruppen; eine an die Datenschiene angeschlossene Eingabeeinrichtung, um diese Signalyruppen von irgendeinem der Datenbehandlungsgeräte zur Speicherung in dem Speicher während einer Speicher¹-zyklunoperation zu empfangen, wobei jede dieser Signalgruppen mehrere ungeprüfte Datenbitsignale und wenigstens ein Paritätbitr.icjiial zur Anzeige der Gültigkeit dieser Datenbitsignale umfaßt;

   eine an die Eingangseinrichtung und den Speicher angeschlossene Kodiereinrichtung zur Erzeugung einer Gruppe von Prüfcodebits, die aus einer Gruppe dieser ungeprüften Datenbitsignale und dem einen Paitütbitsignal abgeleitet werden, wobei die Kodiereinrichtung eine Anzahl dieser Prüfcodebitsignale zur Annahme eines vorbestimmten Zustandes zwingt, wenn das eine Paritätbitsignal angibt, daß die ungeprüften Datenbitsignale fehlerhaft sind;

   eine an die Radiereinrichtung und die Eingangseinrichtung angeschlossene Einrichtung, um die ungeprüften Datenbitsignale

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   und die Gruppe der Prüfeodebitsiynale an den Speicher zwecks Speicherung während der Speicherzyklusoperaticn anzulegen; und eine an den Speicher angeschlossene Dekodiereinrichtung zur Erzeugung mehrerer Syndro.TiSignale zur Fehlerieststellung in diesen Datenbitsignalen, wobei diese Fehler durch d.iese ungeprüften Datenbitsignale und dieses Prüfcodebitsignal gebildet werden, welche Signale während eines nachfolgenden Operationszyklus aus dem Speicher ausgelesen werden, und wobei diese mehrere Syndromslanale eine erste vorbestimmte Charakteristik auf v/eisen, um zu signalisieren, wenn diese Gruppe ungeprüfter Datensignale von irgendeinem der Datenbehandlungsgeräte beim Schreiben in den Speicher eine nicht-korrekte Parität aufweist, wodurch die Speicherung dieser Signale von der Datenschiene ohne Verminderung der Operationsgeschwindigkeit des Systems vonstatten geht.
2. 2. System nach Anspruch 1,dadurch gekennzeichnet, daß jede dieser Signalgruppen mehrere Bytes und mehrere Paritätbitsignale umfaßt, wobei jedes Paritätbitsignal durch seine Kodierung eine ungerade Parität für ein unterschiedliches Byte innerhalb dieser mehreren Bytes festlegt.
3. 3. System nach Anspruch 1, dadurch gekennzeichnet, daß dieses Subsystem ferner eine Logikeinrichtung zur Fehlerkorrektur in dieser Gruppe von Datenbitsignalen umfaßt, welche an den Speicher zwecks Aufnahme des aus dem Speicher ausgelesenen Datenbitsignales und der mehreren.' Syndromsignale angeschlossen sind, um diese Fehler in Übereinstimmung mit den Zuständen dieser Syndromsignale zu korrigieren.
4. 4. System nach Anspruch 1,dadurch gekennzeichnet, daß diese erste vorbestimmte Charakteristik den Syndromsignalen entspricht, die eine gerade Anzahl von "1"-Binärziffern aufweisen, wodurch ein nicht-korrigierbarer Fehlerzustand angezeigt wird.

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5. 5. System nach Anspruch 4,dadurch gekennzeichnet, daß diese» Subsystem ferner aufweist: eine an die Dekodiereinrichtung angeschlossene Fehleranzeigeeinrichtung zur Aufnahme ausgewählter Zustände der Syndromsignale, wobei diese Anzeigeeinrichtung feststellt, wann diese Syndromsignale eine gerade und eine ungerade Anzahl von "1"-Binärziffern aufweisen, um ein erstes Ausgangssignal zur Anzeige des nicht-korrigierbaren Fehlerzustandes und ein zweites AusgangssAgnal zur Anzeige eines Einzelbit-Fehlerzustandes zu erzeugen_t
6. 6. System nach Anspruch 5,dadurch gekennzeichnet, daß die Dekodiereinrichtung mehrere Paritätsschaltkreise aufweist, deren Anzahl der Anzahl der Syndromsignale entspricht, wobei jedem der mehreren Paritätsschaltkreise eine unterschiedliche Kombination dieser Datenbitsignale und Prüfcodesignale zugeführt wird und jeder Paritätsschaltkreis ein Paar von Ausgangsanschlüssen zur Anzeige komplementärer Zustände eines vorbestimmten Syndromsignales aufweist und wobei diese Fehleranzeigevorrichtung selektiv an einen dieser Ausgangsanschlüsse eines jeden Paritätsschaltkreises angeschlossen wird, um Signale entsprechend den Normalzuständen dieser Syndromsignale aufzunehmen .
7. 7. System nach Anspruch 6 mit 6 Paritätsschaltkreisen, deren Anschlußpaare mit SOO, SOE bis S50, S5E bezeichnet sind, dadurch gekennzeichnet, daß die Fehleranzeigvorrichtung umfaßt:

   ein Logikgatter.mit mehreren Eingangsanschlüssen und einem Ausgangsanschluß, wobei den Eingangsanschlüssen die Signale SOO, S10, S2E bis S5E zugeführt werden;

   eine Paritätsschaltkreiseinrichtung mit mehreren Eingangsanschlüssen und einem "geraden" bzw. "ungeraden" Ausgangsanschluß, wobei den Eingangsanschlüssen die Signale SOO, SlO, S2E bis S5E zugeführt werden; und

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   eine an den Ausgangsanschluß des Logikgatters und den "geraden" Ausgangsanschluß angeschlossene Ausgangs-Gattereinrichtung, welche durch das Logikgatter in Abhängigkeit von einem Fehlerzustand in die Lage versetzt wird, daö erste Ausgangssignal zu erzeugen, wenn die Paritätsschaltkreiseinrichtung den "geraden" Ausgangsanschluß auf binär "1" setzt, um anzuzeigen, daß die Syndromsignale eine gerade Anzahl von "1"-Binärziffern enthalten, und wobei die Fehleranzeigeeinrichtung das zweite Ausgangssignal erzeugt, wenn die Paritätsschaltkreiseinrichtung den "ungeraden" Ausgangsanschluß auf binär "1" setzt, um anzuzeigen, daß die Syndromsignale eine ungerade Anzahl von "1"-Binärziffern enthalten.
8. 8. System nach Anspruch 1,dadurch gekennzeichnet, daß die Kodiereinrichtung aufweist: mehrere in ihrer Anzahl der Anzahl von Prüfcodebits dieser Gruppe entsprechende Paritätsschaltkreise, von denen jedem eine unterschiedliche Kombination dieser ungeprüften Datenbitsignale zugeführt wird und von denen jeder ein Paar von Ausgangsanschlüssen zur Anzeige komplementärer Zustände vorbestimmter Prüfcodebits aufweist und wobei die Codiereinrichtung ferner Schaltkreismittel aufweist, die an ein vorbestimmtes Paar dieser Ausgangsanschlüsse angeschlossen sind, um einen vorbestimmten Zustand eines jeden dieser Prüfcodebits an den Speicher zu liefern.
9. 9. System nach Anspruch 8,dadurch gekennzeichnet, daß jedes Paar der Ausgangsanschlüsse einen "geraden" und "ungeraden" Anschluß aufweist und die Schaltungsmittel an diese Anschlüsse der Paritätsschaltkreise angeschlossen sind, um Prüfcodebits für den Speicher zu erzeugen, die nicht lauter "1"- und "O"-Binärziffern für vorbestimmte Muster dieser Datenbitsignale aufweisen und die Feststellung katastrophaler Fehler im Speicher gestatten.

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10. 10. System nach Anspruch 9,dadurch gekennzeichnet, daß die vorbestimmten Muster der Datenbitsignale lauter "0"- und "1"-Binärziffern aufweisen.
11. 11. System nach Anspruch 5,dadurch gekennzeichnet, daß die Dekodiereinrichtung ferner eine Logikschaltkreiseinrichtung aufweist, der das erste Ausgangssignal und ein eine Teilschreib-Operation anzeigendes Signal zugeführt wird, wobei die Logikschaltkreiseinrichtung eine Einrichtung aufweist, die durch das von der Fehleranzeigeeinrichtung während eines Leseteils einer Teilschreib-Operation erzeugte Ausgangssignal in die Lage versetzt wird, die Anzahl der Prüfcodebitsignale in vorbestimmte Zustände zu zwingen, um das Vorliegen eines nicht-korrigierbaren Fehlers in den Datenbitsignalen anzuzeigen und Prüfbitsignale in den Speicher während des Schreibteils der Teilschreib-Operation einzuschreiben.
12. 12. System nach Anspruch 11,dadurch gekennzeichnet, daß die Dekodiereinrichtung durch diese Datenbitsignale konditioniert und die Prüfcodebitsignale in den Speicher während des Schreibteils der Teilschreib-Operation eingeschrieben werden, wenn während des nachfolgenden Operationszyklus ausgelesen wird, um Syndromsignale mit der ersten Charakteristik zu erzeugen.
13. 13. System nach Anspruch 12,dadurch gekennzeichnet, daß die Gruppe der Prüfcodebitsignale_n eine gerade Anzahl ^von Bits umfaßt, und die Anzahl der auf einen vorbestimmten Zustandgezwungenen Prüfcodebitsignale eine,'gerade Anzahl ist.
14. 14. System nach Anspruch 13,dadurch gekennzeichnet, daß die gerade Anzahl von Bits der Zahl 6 entspricht und daß die gerade Anzahl der Prüfcodebitsignale der Zahl 2 entspricht.

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15. 15. System nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß die Fehlerfeststell- und Korrekturvorrichtung umfaßt:

    mehrere Dekodierschaltkreise mit einer Anzahl von Eingangsanschlüssen und einer Anzahl von Ausgangsanschlüssen mit ersten und zweiten Gruppen, wobei die Eingangsanschlüsse eines jeden Dekodierschaltkreises an eine unterschiedliche Kombination der Gruppe von Syndromsignalen des Syndrom-Dekodierers angeschlossen sind;

    mehrere Datenbit-Korrekturschaltkreise, denen die aus dem Speicher ausgelesenen Gruppen von Datensignalen zugeführt werden, wobei die Anzahl der Korrekturschaltkreise der Anzahl der Datenbits entspricht und jeder Datenbitkorrekturschaltkreis an verschiedene Gruppen der Ausgangsanschlüsse der Dekodierschaltkreise zur Aufnahme verschiedener Datenbits angeschlossen ist; und

    wobei die Dekodierschaltkreise durch die Gruppe der Syndromsignale in die Lage versetzt werden, eine bestimmte erste Gruppe von /uisgangsanschlüssen zur Annahme eines vorbestimmten Zustandes zu zwingen, um die Korrektur des Prüfbits durch einen der Korrekturschaltkreise zu ermöglichen, wenn die Gruppe der Syndromsignale das Vorhandensein eines korrigierbaren Fehlerzustandes anzeigt, und

    wobei die Dekodierschaltkreise durch die Gruppe der Syndromsignale in die Lage versetzt werden, eine zweite Gruppe von Ausgangsanschlüssen zur Annahme des vorbestimmten Zustandes zu zwingen, um die Korrektur irgendeines Datenbits durch die Korrekturschaltkreise zu sperren, wenn die Gruppe der Syndromsignale das Vorhandensein eines nicht-korrigierbaren Fehlerzustandes anzeigt.
16. 16. System nach Anspruch 15,dadurch gekennzeichnet,

    daß die Gruppe der Syndromsignale erste und zweite Gruppen von BinärSignalen aufweist, wobei die erste Gruppe durch ihre Codierung anzeigt, welche Dekodierschaltkreise für den Betrieb

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    freizugeben sind und wobei die zweite Gruppe durch ihre Codierung anzeigt, welche Ausgangsanschlüsse auf den vorbestimmten Zustand zu setzen sind; und

    daß die Anzahl der Eingangsanschlüsse der Dekodierschaltkreise erste und zweite Gruppen umfaßt, wobei der ersten Gruppe die erste Gruppe der Binärsignale und der zweiten Gruppe die zweite Gruppe von Binärsignalen zugeführt wird.
17. 17. System nach Anspruch 16,dadurch gekennzeichnet, daß die erste Gruppe von Eingangsanschlüssen Freigabeeingänge und die zweite Gruppe von Eingangsanschlüssen Auswahleingänge bilden, wobei der ersten Gruppe von Eingangsanschlüssen eines jeden Dekodierschaltkreises eine unterschiedliche Kombination der ersten Gruppe von Syndromsignalen und der zweiten Gruppe von Eingangsanschlüssen eines jeden Dekodierschaltkreises die gleiche Kombination der zweiten Gruppe von Syndromsignalen zugeführt wird.
18. 18. System nach Anspruch 17,dadurch gekennzeichnet, daß die erste Gruppe von Ausgangsanschlüssen nicht grosser als die Hälfte der Gesamtanzahl der Ausgangsanschlüsse ist.
19. 19. System nach Anspruch 18,dadurch gekennzeichnet, daß die erste und zweite Gruppe der Eingangsanschlüsse der Hälfte der Gesamtanzahl der Eingangsanschlüsse entspricht.
20. 20. System nach Anspruch 15,dadurch gekennzeichnet, daß der vorbestimmte Zustand dem "O"-Binärzustand entspricht und daß jeder der Datenbitkorrekturschaltkreise einen Exklusiv-ODER-Schaltkreis umfaßt, wobei der Exklussiv-ODER-Schaltkreis durch den vorbestimmten Zustand eines Anschlusses innerhalb der zweiten Gruppe von Ausgangsanschlüssen in die Lage versetzt wird, den Zustand des Datenbitsignales zu komplementieren, um den korrigierbaren Fehlerzustand zu korrigieren,

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21. 21. System nach Anspruch 20, dadurch gekennzeichnet, daß der korrigierbare Fehlerzustand einem Einzelbitfehler entspricht und der nicht-korrigierbare Fehlerzustand Doppelbit- und Prüfcodebit-Fehlerzustände umfaßt.
22. 22. System nach Anspruch 15,dadurch gekennzeichnet, daß dem Kodierer wenigstens ein Paritätbit zugeführt wird, das die Gültigkeit einer Gruppe zugeordneter Datensignale anzeigt, wobei der Kodierer die Gruppe der Prüfcodebits aus der Gruppe von Datensignalen und den Paritätsbit erzeugt, um wenigstens ein Prüfbit-Signal zur Ableitung des Zustandes des Paritätbits zu umfassen, und wobei einer der Dekodierschaltkreise einen der Ausgangsanschlüsse der zweiten Gruppe zur Annahme des vorbestimmten Zustandes zwingt, um anzuzeigen, daß der abgeleitete Zustand des einen Paritätbits fehlerhaft ist, und daß die Fehlerfeststell- und Korrigiervorrichtung ferner Logikschaltkreise umfaßt, die an zweite Gruppen von Ausgangsanschlüssen und das Prüfbitsignal angeschlossen sind, um ein Signal zu erzeugen, das dem korrekten Zustand des einen Paritätbits entspricht, welches von dem einen Prüfbit bei irgendeiner Korrektur der Datenbitsignale hergeleitet wird.
23. 23. System nach Anspruch 22,dadurch gekennzeichnet, daß die Logikschaltkreise umfassen:

    ein erstes Logikgatter, dem das eine Prüfcodebitsignal und vorbestimmte Datenbitsignale zugeführt werden, um den Zustand des einen Paritätbitsignales herzuleiten;

    ein zweites Logikgatter, das an vorbestimmte Ausgangsanschlüsse der ersten Gruppe angeschlossen ist/ die die Richtigkeit des einen Prüfcodebitsignales und vorbestimmter Datenbitsignale anzeigen; und

    ein an die ersten und zweiten Logikgatter angeschlossenes Ausgangslogikgatter zur Erzeugung des Signales entsprechend dem korrekten Zustand des einen Paritätbits.

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24. 24. System nach Anspruch 23,dadurch gekennzeichnet, daß die Logikgatter jeweils einen Exklusiv-ODER-Schaltkreis aufweisen.
25. 25. System nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß das Speicher-Subsystem ferner aufweist:

    Fehlerlokalisierschaltkreise, die an die Dekodierer angeschlossen sind und Signale zur Bestimmung des Ortes von Einzelbit- und Doppelbitfehlern erzeugen, mit mehreren Hekodierschaltkreisen, die eine Anzahl von Eingangsanschlüssen zur Aufnahme der Syndromsignale und eine Anzahl von Ausgangsanschlüssen zur Erzeugung der Signale aufweisen, die den Ort der Einzelbit- und Doppelbitfehler anzeigen; mehrere Datenbit-Korrekturschaltkreise, von denen jeder an verschiedene Datenbits innerhalb der Anzahl von Datenbits angeschlossen ist; und

    Verbindungseinrichtungen zum Verbinden der Datenbit-Korrekturschaltkreise mit einem der Ausgangsanschlüsse der Dekodierschaltkreise, der das Vorliegen eines Einzelbitfehlers in der Anzahl der Datenbits anzeigt, wobei die Dekodierschaltkreise in Abhängigkeit von den die Einzel- und Doppelbitfehler anzeigenden Syndromsignalen ein vorbestimmtes Signal an einem angeschlossenen Ausgangsanschluß erzeugen und die Korrekturschaltkreise in die Lage versetzen, nur Einzelbitfehler in den Datenbits zu korrigieren.

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