DE3135564A1 - "ein-ausgabe modul eines elektronischen rechners" - Google Patents

"ein-ausgabe modul eines elektronischen rechners"

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DE3135564A1
DE3135564A1 DE19813135564 DE3135564A DE3135564A1 DE 3135564 A1 DE3135564 A1 DE 3135564A1 DE 19813135564 DE19813135564 DE 19813135564 DE 3135564 A DE3135564 A DE 3135564A DE 3135564 A1 DE3135564 A1 DE 3135564A1
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DE19813135564
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Giovanni Chiabrando
Mario 20100 Milano Landi
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Italtel SpA
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Italtel SpA
Italtel Societa Italiana Telecomunicazioni SpA
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Description

— 7 —
Ein-Ausgabemodul eines elektronischen Rechners
Die Erfindung bezieht sich auf einen Ein-Ausgabemodul gemäß dem Oberbegriff des Anspruchs 1.
Es handelt sich hierbei um eine E/A-Funktionseinheit, die aus einer Vielzahl von E/A-Schnittstellen sowie aus Hilfsschaltungen besteht. Jede Schnittstelle realisiert einen Kommunikationsweg zwischen der Zentraleinheit (auch CPU genannt) des Rechners und einer peripheren Einheit des Rechners (oder umgekehrt) und sorgt für den Austausch von Daten, Die Datenübertragung zwischen dem Zentralspeicher oder der Zentraleinheit eines Rechners und den Peripheriegeräten über die Schnittstellen erfordert die Durchführung einer Reihe von Befehlen. Damit die Zentraleinheit nicht unnötig in Anspruch genommen wird, ist es zweckmäßig, die Steuerung dieser Operationen dezentralisierten Leitwerken zu überlassen, die direkt mit den Schnittstellen zusammenwirken. Die dezentralisierten Leitwerke sollen vorzugsweise einen einfachen Aufbau haben, wodurch die Anzahl der Schnittstellen begrenzt wird, die jedes Leitwerk steuern kann. Der Eingabe-Ausgabeteil des Rechners hat infolgedessen eine modulare Struktur, in welcher jeder Modul mindestens eine Anzahl von Schnittstellen und das diese steuernde Leitwerk enthält.
Die von der Zentraleinheit jeweils gesendete Nachricht enthält die Adresse des Moduls, die Adresse der Schnittstelle im Modul sowie den Befehl für das Leitwerk, .durch Aktivierung eines entsprechenden Programms eine gewünschte Opera- tion auszuführen.
Der Erfindung liegt die Aufgabe zugrunde, einen Modul der erläuterten Art anzugeben, bei dem in zweckmäßiger Weise die Priorität der einzelnen Schnittstellen bestimmt, die formale Richtigkeit der den Modul durchlaufenden Daten auf Fehler überprüft und die von dem·Modul zur Zentraleinheit zu sendenden Signalisierungen verarbeitet werden können.
, ["nach: ~r^!3h
1 naohiräslich - 8 - I geändert
Diese Aufgabe wird durch den im Anspruch 1 gekennzeichneten Modul gelöst.
An einem in der Zeichnung dargestellten Ausführungsbeispiel wird die Erfindung näher erläutert. Es zeigen:
Figur 1 das Blockschaltbild des hier beschriebenen Moduls; Figur 2. .Schaltungen zur Kontrolle der Daten; Figur 3 Schaltungen zur Bestimmung der Priorität; 10' Figur 4 ein vereinfachtes Blockschaltbild der Anschlußein-
heit UT; und
Figur 5 ein vereinfachtes Blockschaltbild der Peripheriest.euereinheit UGP.
Der Modul enthält gemäß Figur 1 Schaltungen mit folgenden Funktionen:
Die Befehlsschnittstelle IC ist für die Signale zur Kontrolle des Austausches von Zeichen (Signalisierungen) und/oder Befehlen zwischen der Zentraleinheit (CPU) und dem Modul · über den Befehlsbus BE vorgesehen. Die Modulsteuereinheit
UCM leitet die Durchführung der verschiedenen Ein- und Ausgabezyklen, indem sie Mikrobefehle MO erzeugt, die gemäß Figur 1 zusammen mit den von der Befehlsschnittstelle IC erzeugten Befehlen als Befehle COM die anderen Bestandteile .Ie des Modulo steuern (eine zweckmäßige Ausführungsform der Einheit UCM ist in der Patentanmeldung P... entsprechend 24406Λ/80 v. 2.9.1980 beschrieben). Die Peripherieschnittstellen IP, d.h. IP ... IP verwirklichen einen Verbindungs-WiH] /wii-.clii'ii dor Zentraleinheit (CPU) und den Peripherie- -U) geräten P1 ... P (eine Ausführungsform ist in der Patentanmeldung P ..-.entsprechend 24283A/80 v.26.8.1980 beschrieben) . Die Prioritätseinheit UP bestimmt unter den eine Anforderung I sendenden Peripheriegeräten diejenige mit der jeweils höheren Priorität, wobei sie die höchste Priorität 5 einem Fehlerzeichen des Ein-Ausgabemoduls zuerkennt. Die Datenschnittstelle ID verbindet den allgemeinen oder Hauptbus GB mil den einseitig gerichteten Bussen IDB und ODB.
Die Einheit DMA steuert eine Anzahl von einseitig gerichteten Kanälen für den Direktzugriff zu dem zentralen Speicher (eine Ausführungsform ist in der Patentanmeldung
P 3129296.8 beschrieben). Die Peripheriesteuereinheit UGP erzeugt das Signal SI zur Auswahl der Peripherieschnittstellen IP und den Operationscode CI der auszuführenden Befehle, und als Antwort auf die Anforderung der jeweils höchsten Priorität erzeugt sie den Anforderungscode RIC, der
der Zentraleinheit (CPU) über die HofohlsschnLl.LstolIo H" und den Befehlsbus BE gesendet wird. Die Abschluß- oder
Anschlußeinheit UT verwaltet oder steuert die im Bereich
des Moduls erzeugten Fehlerzeichen; sie enthält ein Befehlsregister und ein Register für den Zustand des Moduls ähnlich den Registern, die sich in den Schnittstellen IP befinden. Eine Busentkopplungseinheit UDB schließlich entkoppelt voneinander die Busse ODB und IDB, die mit dem
zweiseitig gerichteten Bus IOB verbunden sind, an den die Schnittstellen IP und die Anschlußeinheit UT angeschlossen sind.
Figur 2 sind schematisch die wesentlichen Einzelheiten der Datenschnittstelle ID, der Busentkopplungseinheit UDB und des die Kontrolle der formalen Richtigkeit der Daten betreffenden Teils der Anschlußeinheit UT zu entnehmen.
■ ■ ·
Jedes Datenwort besteht aus einer vorgegebenen Anzahl von bedeutsamen Bits, denen mindestens ein Paritätsbit folgt. Die in Figur 2 enthaltenen Schaltungen sollen die formale Richtigkeit der mit der Zentraleinheit (CPU) ausgetauschten Daten prüfen. Die bedeutsamen Bits der auf dem Bus IOB.von einer Peripherieschnittstelle IP gesendeten Daten werden
zu den Paritätserzeugern GP1 und GP„ gesendet, die zu der Datenschnittstelle ID bzw. zu der Anschlußeinheit UT gehören. Zu ihnen gelangen auch die von den Schnittstellen IP
3j gesendeten Paritätsbits. Die vom Paritätserzeuger GP^ erzeugten Paritätsbits PA werden von der Vergleichsschaltung CP-. der Anschlußeinheit UT mit denjenigen von den Schnitt-
3 Ί J b b b
stellen IP verglichen, wobei ggf. das Alarmsignal IOE erzeugt wird,und von der Vergleichsschaltung CP.-, der Datenschnittstelle ID werden sie mit denjenigen vom Paritätserzeuger CP1 verglichen, wobei ggf. das Alarmsignal IBE erzeugt wird. Da auch die Peripherieschnittstellen IP mit Schaltungen für die Paritätskontrolle (nicht dargestellt) versehen sind, wird ein eventueller Fehler von der Peripherieschnittstelle IP und von der Anschlußeinheit UT gemeldet; er kann sich aber nicht zu der Zentraleinheit (CPU) fortpflanzen, weil die Parität der Dateninformation von dem Paritätserzeuger GP1 regeneriert, von der Datenschnittstelle ID mit der vom Paritätserzeuger GP1 erzeugten Parität verglichen und zu den bedeutsamen Bits (die von der Schnittstelle IP erzeugt worden sind) hinzugefügt wird, bevor die Dateninformation über den Hauptbus GB zu der Zentraleinheit gesendet wird.
Die von dem Hauptbus kommenden Daten werden bezüglich der Parität von einer Schaltung CP1 der Datenschnittstelle ID, die das Fehlersignal GBE erzeugen kann, von der Vergleichsschaltung CP-. der Anschlußeinheit UT, die ihre Parität mit der von dem Paritätserzeuger GP2 gelieferten Parität vergleicht und eventuell das Alarmsignal IOE erzeugt, und - wenn sie für eine Peripherieschnittstelle IP bestimmt sind - von den Paritätskontrollschaltungen der Schnittstel-Ie kontrolliert. Eine von dem Hauptbus GB kommende fehlerhafte Dateninformation macht also die Prüfungsschaltungen aller Organe.des Moduls wirksam, zu denen sie gelangt.
Auch die Anschlußeinheit UT tauscht Daten mit dem Hauptbus GB aus, von dem sie das Befehlswort bekommt, das in das Befehlsregister geschrieben wird, und an den sie den Inhalt des erwähnten Zustandsregisters sendet. Das Befehlswort wird von den Schaltungen CP1 und CP _ in der schon beschriebenen Weise geprüft. Der Inhalt des Zustandsregisters gelangt über die Busse IOB und IDB zum Paritätserzeuger GP? der Anschlußeinheit UT, die das entsprechende Paritätsbit PA für die Schaltung CP„ erzeugt. Die Schaltung CP3 wird hierbei gesperrt.
Wie erwähnt, gelangen alle im Bereich des Moduls erzeugten Fehlersignale zu der Anschlußeinheit UT, wo sie in dem Zustandsregister gespeichert werden und die Sendung von . Nachrichten für die Zentraleinheit.(CPU) verursachen. Jede Daten- und Befehlsübertragung, auf dem Hauptbus GB und auf dem Befehlsbus BE erfolgt mittels Leitungstreibern D und Leitungsempfängern R, wie für die Daten dargestellt ist. Die Befehlsschnittstelle IC enthält also die Treiber und Empfänger für den Signalenaustausch mit der Zentraleinheit (CPU).
Die wesentlichen Einzelheiten der Schaltungsanordnung, mit der unter den von den Peripherenschnittstellen IP gesendeten Anforderungen I die mit höherer Priorität feststellbar ist, sind Figur 3 zu entnehmen. Sie besteht aus mehreren dezentralisierten Schaltungen PC in allen Peripherieschnittstellen IP und in der Anschlußeinheit UT und aus einem zentralisierten Teil, der in Figur 1 durch die Einheiten UP und teilweise UGP gebildet ist. Die innerhalb der Peripherieschnittstelle IP erzeugte Anforderung RQ setzt, wenn keine Anforderung I vorliegt, die bistabile Kippschaltung FB, wodurch beim ersten Synchronisier-Taktimpuls FS die hierdurch gesteuerte bistabile Kippschaltung FF gesetzt wird, die die Anforderung I erzeugt und damit das Torglied 1 sperrt und ein Torglied 2 aufsteuert. Alle Anforderungen I gelangen zu einem Prioritätscodierer PE, der zu jeder Zeit den seinem prioritätshöchsten Eingang zugeordneten Code liefert. Diener Code wird (über einen Multiplexer MX) im Register PRR gespeichert und gelangt zu einem Decodierer DEC, der eine der prioritätshöchsten Schnittstelle IP entsprechende Leitung mit dem Signal SI aktiviert.
In der Schnittstelle IP gelangt das Signal SI zu dem Torglied 2, wodurch das Anforderungssignal IRQ gebildet wird, das bestehen bleibt, bis die Zentraleinheit (CPU) die Anforderung empfängt und das Signal IAK sendet, das über das ebenfalls vom Signal SI gesteuerte Torglied 3 die Kippschal-
Luncj FB rücksotzt, oder bis die Anforderung I einer anderen Schnittstelle mit höherer Priorität eintrifft. Das Erscheinen einer Anforderung I von einer prioritätshöheren Schnittstelle bei dem Codierer PE beendet das Signal SI und damit das Signal IRQ, während die frühere Anforderung I bestehen bleibt und angenommen wird, sobald die Zentraleinheit (CPU) die Anforderung der prioritätshöheren Einheit erledigt hat.
Die von den Schnittstelleneinheiten gesendeten DMA-Anforderungen für eine Datendirektübertragung sind prioritätshöher als die Anforderungen I. Sie gelangen gemeinsam in einen Prioritätscodierer PD, dessen Ausgangssignal DP dafür sorgt, daß der Multipiexer MX ihn mit dem Register PRR verbindet, sobald die Zentraleinheit den Zyklus abgeschlossen hat, der gerade im Gange war, als eine DMA-Anforderung erschien.
Da der hier beschriebene Modul über die Anschlußeinheit UT die Codierer PE und PD erreicht und deren Eingang belegt, dem die höchste Priorität zukommt, ist die Anforderung vom Modul·' immer vorberechtigt. Es ist ferner zu beachten, daß die Priorität einer Schnittsteile nur von ihrer physischen Position in dem Modul abhängt, und daß der richtige Betrieb der Prioritätsschaltung davon unbeeinflußt ist, ob alle die Schnittstellenschaltungen bildenden gedruckten Schalungsplatte]! vorhanden sind. Auf diese Weise wird einem der hauptsächlichen Nachteile der bekannten Schaltungsanordnungen abgeholfen, in denen sich ein Signal bei der prioritätshöchsten beginnend von einer Schaltung zur'nächsten fortpflanzt und "anhält", wenn es eine Anforderung vorfindet; eine solche Schaltungsanordnung ist nicht nur unerwünscht langsam, da die Fortpflanzungszeit des Signals zu berücksichtigen ist, sondern sie fordert auch, daß alle vorgesehenen Schaltungsplatten tatsächlich vorhanden sind oder andernfalls durch Einheiten ersetzt werden, die die elektrische Kontinuität der Prioritätsschaltung gewähr-
- 13 leisten.
In einer bevorzugten Ausführungsform bilden die auf die Anforderungen I und auf die DMA-Anforderungen reagierenden Prioritätscodierer PE bzw. PD und der Multiplexer MX die Einheit UP (Fig. 1), während das Register PRR und der Decodierer DEC in der Peripheriesteuereinheit UGP enthalten sind.
Dem vereinfachten Blockschaltbild der' Fig. 4 sind-die wesentlichen Einzelheiten einer bevorzugten Ausführungsform der Anschlußeinheit UT zu entnehmen. Das von der Zentraleinheit (CPU) gesendete Befehlswort, das den Modul kennzeichnet, indem es ihn zur Durchführung bestimmter Funktio- nen wie DMA usw. befähigt oder nicht, gelängt zum Bus IOB, wird bezüglich seiner Parität (vgl. GP„, CP3, Alarmsignal IOE; Fig. 2) geprüft und unter dem Befehl der Zentraleinheit in das Register RCM geschrieben. Die Alarmsignale, die von allen Selbstkontrolleinrichtungen erzeugt werden, mit denen die den Modul bildenden funktioneilen Einheiten versehen sind, gelangen zusammen zu dem Zusta-ndsregister RSM, wo sie gespeichert werden. Wenn mindestens o.in Alarm vorliegt, wird ein Summierglied S aktiviert, dessen Signal die Anforderung RQ für die Prioritätsschaitung PC bildet, die im wesentlichen der in den Schnittstellenschaltungen IP gemäß Fig. 3 enthaltenen Schaltung PC entsprechen kann. Die Zentraleinheit (CPU) kann den Inhalt des Zustandsregisters, also das "Zustandswort" über die Busse IOB, IB und GB anfordern. Die Anschlußeinheit hat ferner einen Decodierer DEM, der als Antwort auf den Operationscode CI der vom Modul auszuführenden Befehle einen seiner Ausgänge IST aktiviert. Sowohl der Decodierer DEM als auch die Prioritätsschaltung CP werden durch Erscheinen eines Signals SI betriebsfähig gemacht.
Fig. 5 zeigt ein vereinfachtes Blockdiagramm der Peripheriesteuereinheit UGP, die außer den schon erwähnten Einheiten
3 Ί 3 b b b
- 14 -
(PRR, DEC) im wesentlichen die folgenden Einheiten enthält: Das Register SCR speichert die von der Zentraleinheit (CPU) durch die Busse GB und ODB gesendeten Adressen; diese Adressen werden, indem einer der' Auswahlleiter für die Signale SI wirksam gemacht wird, von dem Decodierer DEC entschlüsselt, zu dem das Register PRR Zugang hat (Fig. 3). Das Register ISR speichert den Operationscode CI der von der Zentraleinheit zum Modul gesendeten Befehle. Die binare (logische) Schaltung SRQ schließlich erzeugt als Antwort auf die vom Modul oder von den Schnittstellen erzeugten Anforderungen IRQ und auf die DMA-Anforderungen DRQ den zu der Zentraleinheit (CPU) zu sendenden Anforderungscode RIC (vgl. Fig. 1). Gemäß einer bevorzugten Ausführungsform besteht die Schaltung SRQ aus einem Fest- speicher (ROM), der von den Anforderungen IRQ und DRQ adressiert wird.
Im Rahmen der Erfindung ist es möglich, die Anzahl und die Funktionen der den Modul bildenden Einheiten zu ändern; beispielsweise können in einer einzigen Funktionseinheit alle zentralisierten Teile (PE, PD, MX, PRR, DEC) der Prioritätsschaltung oder auch das Register ISR und der Decodierer DEM zusammengefaßt werden.
Leerseite

Claims (8)

  1. Patentansprüche
    25
    J Ein-Ausgabemodul eines elektronischen Rechners beispielsweise in einem Fernsprechsystem, der mehrere parallel zueinander an einen internen zweiseitig gerichteten Bus angeschlossene. Schnittstellenschaltungen, eine DMA-Einheit zur Betrxebssteuerung einer Vielzahl von einseitig gerichteten Kanälen zur Direktverbindung der Peripheriegeräte des Rechners mit dessen zentralem Speicher und ein Leitwerk enthält, das als Antwort auf über einen Befehls-
    3j bus von der Zentraleinheit des Rechners gesendete Befehle Mikrobefehle zur Durchführung der Ein-Ausgabezyklen erzeugt, gekennzeichnet durch:
    eine Datenschnittstelle (ID), die einen zweiseitig gerichteten, zu der Zentraleinheit führenden Bus (GB) mit einem Paar von internen einseitig gerichteten Bussen (IDB, ODB) verbindet;
    5
    eine Peripheriesteuereinheit (UGP), die als Antwort auf von der Zentraleinheit über den zweiseitig gerichteten Bus (GB) und den einen einseitig gerichteten Bus (ODB) gesendete Nachrichten den Operationscode (CI) des auszufuhrenden Befehls erzeugt und das Peripheriegerät (CP1 ... CP ) auswählt (Signal SI), für das der Operationscode (CI) bestimmt ist, und die als Antwort auf eine von einer der Schnittstellen (IP) oder von der DMA-Einheit gesendete Anforderung (IRQ bzw. DRQ) einen Anforderungscode (RIC) erzeugt, den sie mittels eines zweiseitig gerichteten Befehlsbus (B.C) zu der Zentraleinheit sendet;
    eine Anschlußeinheit (UT) für die Verwaltung der von anderen Schaltungen des Moduls und von eigenen Kontrollschaltungen gesendeten Fehlersignalisierungen, welche ein zu der Zentraleinheit über die Peripheriesteuereinheit (UGP) übertragenes Anforderungssignal (IRQ) erzeugt;
    eine Busentkopplungseinheit (UDB), die die beiden einseitig gerichteten Busse (IDB, ODB) voneinander entkoppelt und sie mit dem zweiseitig gerichteten Bus (IOB) verbindet, an den die Schnittstellen (IP) und die Anschlußeinheit (UT) angeschlossen sind; und
    eine Prioritätseinheit (UP), die der Peripheriesteuereinheit (UGP) den Anforderungscode (PR) der jeweils prioritätshöchsten Schnittstelle (IP) und/oder der DMA-Einheit sendet, die eine Verbindung mit der Zentraleinheit anfordern, wobei diese zur Sendung ihrer jeweiligen Anforderungen (IRQ, DRQ) befähigt werden.
  2. 2. Ein-Ausgabemodul nach Anspruch 1 , dadurch gekennzeichnet , daß die Anschlußeinheit (UT) Zugang zu der Prioritätseinheit (UP) mit höchster Priorität hat, daß die DMA-Einheit höhere Priorität hat als die Schnittstellen (IP), und daß die Prioritätsreihenfolge der untereinander analogen Schnittstellen (IP) oder sonstigen Einheiten (DMA) nur durch ihre Position im Gestell des Systems bestimmt ist.
  3. 3. Ein-Ausgabemodul nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Datensehnittstelle (ID) ■
    mindestens ein Paar von Leitungstreibern (D) und Leitungsempfängern (R), das die beiden einseitig gerichteten Busse (IDB, ODB) voneinander entkoppelt und sie mit dem Datenbus (GB) verbindet;
    eine erste Paritätsschaltung (CP..) , die die formale Richtigkeit der vom Datenbus (GB) kommenden Daten prüft und ggf. ein erstes Pehlersignal (GBE) erzeugt; ■ einen ersten Paritätserzeuger (GP1), der als Antwort auf die bedeutsamen Bits eines vom zweiseitig gerichteten Bus (IOB) kommenden Datenworts mindestens ein Paritätsbit erzeugt, das zu den bedeutsamen Bits vor der Sendung des .Datenworts zum Datenbus (GB) hinzugefügt wird; und eine zweite Schaltung (CP2) zur Paritätskontrolle enthält, die den Ausgang des ersten Paritätserzeugers (GP1) mit dem oder den von der Anschlußeinheit (UT) gesendeten Bit(s) vergleicht und bei einem Fehler ein zweites Fehlersignal (IBE) erzeugt.
  4. 4. Ein-Ausgabemodul nach Anspruch 1, 2 oder 3, d a durch gekennzeichnet, daß die Anschlußeinheit (UT) und die Schnittstellen (IP) eine Prioritätsschaltung (PC) enthalten, die aus
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    einer ersten bistabilen Kippschaltung (FB), die von dem Ausgangssignal eines ersten Torgliedes (1) gesetzt wird, dessen erster Eingang von einer im Bereich der Schnittstellen. (IP) bzw. der Anschlußeinheit (UT) erzeugten Anforderung (RQ) gesteuert ist;
    einer zweiten bistabilen Kippschaltung (FF), deren Dateneingang mit dem Ausgang der ersten bistabilen Kippschaltung (FB) verbunden und deren Takteingang von Synchronisiertaktimpulsen (FS) gesteuert ist und deren Ausgang (I) an dem zweiten, negierten Eingang des ersten Torgliedes (1) sowie an einen ersten Eingang eines zweiten Torgliedes (2) geschaltet ist, dessen zweiter Eingang mit dem Ausgang der ersten bistabilen Kippschaltung (FB) und dessen dritter Eingang mit dem Auswahlleiter (Signal SI) der Schnittstellen (IP) oder der Anschlußeinheit (UT) verbunden sind, während das Ausgangssignal des zweiten Torgliedes (2) die zu der Peripheriesteuereinheit (UGP) gesendete Anforderung bildet; und
    einem dritten Torglied (3) besteht, das von dem am Auswahlleiter vorhandenen Signal (SI) der Schnittstellen (IP) oder der Anschlußeinheit (UT) befähigt wird, ein von der Zentraleinheit nach Empfang der Anforderung gesendetes Signal (IAK) zum Rücksetzen der ersten bistabilen Kippschaltung (FB) durchzulassen;
    daß ferner die Ausgänge (I) aller Prioritätsschaltungen (PC) mit den Eingängen eines ersten Prioritäts-Decodierers (PE) verbunden sind, dessen Ausgang an einen ersten Eingang eines Multiplexers (MX) geschaltet ist, dessen zweiter Eingang mit dem Ausgang (DP) eines zweiten Prioritätscodierers (PD) verbunden ist, an dessen Eingängen die von den Schnittstellen (IP) gesendeten DMA-Anforderungen für den Direktzugriff zu dem Speicher liegen;
    und daß das in einem Register (PRR) gespeicherte Ausgangssignal (PR) des Multiplexers (MX) zu einem einen der AuswahUeiter (Signal SI) aktivierenden Decodierer (DEC) gelangt.
  5. 5. Ein-Ausgabemodul nach Anspruch 4, dadurch gekennzeichnet , daß der Ausgang (I) der Anschlußeinheit (ÜT) mit den Eingängen höherer Priorität des ersten und des zweiten Prioritätscodierers (PE, PD) verbunden ist.
  6. 6. Ein-Ausgabemodul nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß die Anschlußeinheit (UT)
    einen zweiten Paritätserzeuger (GP-), der als Antwort auf die weniger bedeutsamen Bits eines vom zweiseitig gerichteten Bus (IOB) kommenden Datenworts mindestens ein Paritätsbit (PA) erzeugt, das zu der zweiten Paritätskontrollschaltung (CP2) der Datenschnittstellen (ID) und zu einer dritten Paritätskontrollschaltung (CP3) gelangt, die den Ausgang (PA)' des zweiten Paritätserzeugers (GP2) mit dem oder den Paritätsbits des vom zweiseitig gerichteten Bus (IOB) kommenden Datenworts vergleicht und ggf. ein drittes Fehlersignal erzeugt;
    ein Befehlsregister (RCM), das ein von der Zentraleinheit gesendetes Befehlswort speichert;
    · ' - ■ ein Zustandsregister (RSM), das die im Bereich des Moduls erzeugten Fehlersignale speichert, und dessen Inhalt (Zustandswort) der Zentraleinheit als Antwort auf einen von dieser gesendeten Befehl übermittelt wird;
    eine Summierschaltung (S), die als Antwort auf das Vorhandensein von mindestens einem im Zustandsregister (RSM) ge-
    :..:O"ü :::"O .i, 3Ί 35564
    speicherten Fehler das Anforderungssignal (RQ) für die Prioritätsschaltung (PC) erzeugt; und
    einen zweiten Decodierer (DEM) enthält, der von dem am Auswahlleiter der Anschlußeinheit (UT) erzeugten Signal (SI) zum Betrieb' befähigt wird und den Operationscode (CD) des in der Peripheriesteuereinheit (UGP) gespeicherten Befehls entschlüsselt.
  7. 7. Ein-Ausgabemodul nach Anspruch 6, dadurch gekennzeichnet, daß die Peripheriesteuereinheit (UGP)
    das erste Register (PRR);
    ein zweites Register (SRC), das die von der Zentraleinheit zum Modul über den Datenbus (GB) gesendeten Adressen speichert ;
    den ersten. Decodierer (DEC), dessen Eingänge mit den Ausgängen des ersten und des zweiten Registers (PRR,SRC) verburiden sind;
    ein drittes Register (ISR), das die Operationscodes (CI) der von der Zentraleinheit zum Modul gesendeten Befehle speichert ; und
    eine binäre Schaltung (SRQ) enthält, die als Antwort auf die von den Schnittstellen (IP) und von der Anschlußeinheit (UT) erzeugten Anforderungen (IRQ) und auf die von der DMA-Einheit gesendeten Anforderungen (DRQ) einen zu der Zentraleinheit zu sendenden Anforderungscode (RIC) erzeugt.
  8. 8. Ein-Ausgabemodul nach Anspruch 7, dadurch gekennzeichnet , daß die binäre Schaltung (SRQ)- aus einem von den Anforderungen (IRQ, DRQ) adressierten Festspeicher (ROM) besteht.
DE19813135564 1980-09-09 1981-09-08 "ein-ausgabe modul eines elektronischen rechners" Withdrawn DE3135564A1 (de)

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