DE3400464A1

DE3400464A1 - Datenuebertragungssystem

Info

Publication number: DE3400464A1
Application number: DE19843400464
Authority: DE
Inventors: Masazumi Toyohashi Aichi Ito; Kenji Aichi Shibazaki
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1983-01-11
Filing date: 1984-01-09
Publication date: 1984-07-12
Also published as: US4847756A; DE3400464C2; JPH0531183B2; FR2539260A1; JPS59127133A; FR2539260B1

Description

34UU464

Glawe, DeIfs, Moll & Partner - ρ 11058/83 - Seite 5

Datenübertragungssystem

Die Erfindung betrifft ein Datenübertragungssystem zum Übertragen von Daten zwischen Hauptprozessor oder Hauptrechner (central processing unit = CPU) und verschiedenen Hilfsprozessoren, Nebenprozessoren oder untergeordneten Prozessoren,

Maschinen und Geräte werden komplizierter und werden heute häufig nicht nur durch einen Mikrocomputer, sondern durch eine Vielzahl von Mikrocomputern gesteuert, die Hilfsmikrocomputer oder untergeordnete Mikrocomputer genannt werden, um verschiedene Betriebsvorgänge zu steuern. Um den Gesamtbetrieb eines Geräts in vorbestimmter Zeitbeziehung zu steuern, ist ein Hauptmikrocomputer mit den Hilfsmikrocomputern verbunden. Dieser Hauptmikrocomputer und die Hilfsmikrocomputer bilden das gesamte Steuersystem zum Steuern des Geräts.

Jeder der Hilfsmikrocomputer und der Hauptmikrocomputer wird durch einen Zentralprozessor (CPU) und andere Elemente gebildet, wie z.B. einen Speicher und eine Eingabe/Ausgabe (1/O)-Einrichtung. Diese Elemente einschließlich des Prozessors, die einen Mikrocomputer bilden, sind in einem einzigen Halbleiterchip angeordnet. Es ist daher keine externe Datenleitung notwendig, um Daten innerhalb eines Mikrocomputerchips zu übertragen. Werden aber ein Hauptmikrocomputer und Hilfsmikrocomputer in einem einzelnen Gerät verwendet, so müssen Daten zwischen diesen Mikrocomputern übertragen werden. Zu diesem Zweck müssen externe Datenleitungen zwischen dem Hauptmikrocomputer und jedem Hilfsmikrocomputer vorgesehen

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sein, was zu vielen Datenleitungen führt, deren Anzahl gleich der Anzahl der verwendeten Hilfsmikrocomputer ist. Ist es notwendig, einen weiteren Hilfsmikrocomputer hinzuzufügen, wenn z.B. eine Zusatzeinrichtung zum Gerät hinzugefügt werden soll, um verbesserte Betriebseigenschaften derselben zu erhalten, ist es sehr schwierig, das Datenübertragungssystem zu ändern. Anders gesagt ist es sehr schwierig, wenn einmal die Datenleitungen verlegt sind und die Programmierung für die Datenübertragung vorgenommen ist, einen oder mehrere Hilfsmikrocomputer zu dem so organisierten System hinzuzufügen. Der Grund hierfür besteht darin, daß es zu diesem Zweck notwendig ist, die Anzahl der Eingangs/Ausgangsanschlüsse im Hauptmikrocomputer für die zusätzlichen Hilfsmikrocomputer zu erhöhen und eine weitere Datenleitung hinzuzufügen, die sich zwischen dem Hauptcomputer und den neu hinzugefügten Hilfsmikrocomputern erstreckt. Außerdem muß die Programmierung für die Datenübertragung geändert werden.

Eine Möglichkeit, das beschriebene Datenübertragungssystem zwischen Hauptmikrocomputer und Hilfsmikrocpmputern zu verbessern, ist z.B. in Tokkaisho (japanische offengelegte Patentanmeldung) 57-64749 am 20. April 1982 veröffentlicht worden. Gemäß dieser japanischen Patentanmeldung 57-64749 erstreckt sich eine Sammelleitungsanordnung vom Hauptmikrocomputer, und Hilfsmikrocomputer sind mit der Sammelleitungsanordnung durch entsprechende Verzweigungsleitungen verbunden. Darüberhinaus ist eine Vielzahl von Leitungspaaren notwendig, wobei sich jedes Paar zwischen dem Hauptmikrocomputer und einem Hilfsmikrocomputer erstreckt. Daher hat das Datenübertragungssystem dieser japanischen Patentanmeldung eine Sammelleitungsanordnung mit einer Anzahl von Zweigen, die der Zahl der Hilfsmikrocomputer gleich ist, und mit einer Anzahl von

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Leitungspaaren, die auch gleich der Zahl der Hilfsmikrocomputer ist. Das Datenübertragungssystem der japanischen Patentanmeldung 57-64749 arbeitet wie folgt.

Der Hauptmikrocomputer erzeugt ein Anfragesignal REQO, das durch eine Leitung eines besonderen Leitungspaars gesendet wird, das sich zwischen dem Hauptmikrocomputer und einem vorbestimmten Hilfsmikrocomputer erstreckt, wodurch das Anfragesignal REQO zu diesem bestimmten Hilfsmikrocomputer oder Programmablaufrechner übertragen wird. Bei Empfang des Anfragesignals REQO aktiviert der Hilfsmikrocomputer oder Programmablaufrechner seinen Eingangs/Ausgangsbereich und setzt gleichzeitig seine Daten DATA-A in sein Eingabe/ Ausgaberegister. Wenn dies geschehen ist, erzeugt der Hilfsmikrocomputer ein Reaktionssignal REQE, das zum Hauptmikrocomputer durch die andere Leitung dieses besonderen Paares von Leitungen zwischen dem Hauptmikrocomputer und Hilfsmikrocomputer zurückgesendet wird. Bei Empfang des Reaktionssignales REQE sendet der Hauptmikrocomputer seine Daten DATA-B durch die Sammelleitungsanordnung zu jedem der Hilfsmikrocomputer, wobei aber nur der Programmablaufrechner es annimmt. Während oder nach Empfang der Daten DATA-B vom Hauptmikrocomputer sendet der Programmablaufsrechner seine Daten DATA-A durch die Sammelleitungsanordnung zum Hauptmikrocomputer, wodurch der Datenaustausch zwischen Hauptmikrocomputer und ausgewählten Hilfsmikrocomputern oder Programmablauf rechnern beendet wird.

Obwohl durch das Datenübertragungssystem gemäß der japanischen Patentanmeldung 57-64749 die Anzahl von Datenleitungen durch Verwendung einer einzigen Sammelleitungsanordnung verringert ist, so weist es doch immer noch eine Anzahl von Leitungspaaren, die sich zwischen Hauptmikrocomputer und jedem Hilfsmikrocomputer erstrecken, für den Austausch der Anfrage- und Reaktionssignale auf. Ist es notwendig, einen weiteren

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Hilfsmikrocomputer hinzuzufügen, ist es daher nicht nur notwendig, ein weiteres Leitungspaar hinzuzufügen, sondern auch notwendig, die Anzahl der Eingangs/Ausgangsanschlüsse im Hauptcomputer zu erhöhen, damit ein weiteres Leitungspaar angeschlossen werden kann. Außerdem muß die Programmierung des Hauptmikrocomputers geändert werden, damit der neu hinzugefügte Hilfsmikrocomputer ausgewählt werden kann.

Die Erfindung beschäftigt sich mit den Fragen, wie die genannten Nachteile im wesentlichen vermieden werden können. Eine wesentliche Aufgabe der Erfindung besteht in der Schaffung eines verbesserten Datenübertragungssystems, das eine Datensammelleitungsanordnung aufweist, die vom Hauptmikrocomputer ausgeht, wobei die Hilfsmikrocomputer mit der Datensammelleitungsanordnung durch entsprechende Verzweigungen verbunden sind, wobei keine weiteren Leitungen zwischen irgendwelchen der Mikrocomputer vorgesehen sind.

Eine weitere wichtige Aufgabe der Erfindung besteht in der Schaffung eines Datenübertragungssystems des oben beschriebenen Typs, bei dem ohne irgendwelche Schwierigkeiten Hilfsmikrocomputer hinzugefügt werden können.

Eine weitere Aufgabe der Erfindung besteht in der Schaffung eines Datenübertragungssystems des oben beschriebenen Typs, das einfach und mit geringen Kosten hergestellt werden kann.

Um diese und andere Aufgaben zu lösen, weist ein Datenübertragungssystem gemäß der vorliegenden Erfindung einen Hauptprozessor (Mikrocomputer, Zentralrecheneinheit CPU) auf, der mit einem Ausgangsanschluß zum wiederholten Erzeugen einer vorbestimmten Anzahl von Datenblöcken in einer vorbe-

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stimmten Reihenfolge mit Wiederholungen ausgebildet ist. Jeder Datenblock wird durch einen Reihenfolgecode zum Identifizieren jedes Datenblocks und spezielle Daten definiert, an die sich der Reihenfolgecode anschließt. Der Hauptprozessor weist auch einen Eingangsanschluß auf. Eine Sammelleitungsanordnung weist eine erste Leitung, die vom Ausgangsanschluß des Hauptprozessors zum Obertragen des Datenblocks ausgeht, und eine zweite Leitung auf, die vom Eingangsanschluß des Hauptprozessors ausgeht. Eine Vielzahl von Hilfsprozessoren (Mikrocomputern), deren Anzahl gleich der Zahl der Datenblöcke ist oder aber kleiner ist als diese Zahl, werden außerdem vorgesehen. Jeder Hilfsprozessor weist einen Eingangsanschluß, der mit der ersten Leitung der Sammelleitungsanordnung zum Empfangen der Datenblöcke verbunden ist, und einen Ausgangsanschluß auf, der mit der zweiten Leitung der Sammelleitungsanordnung zum Senden von Daten vom Hilfsprozessor zum Hauptprozessor verbunden ist. Der Hilfsprozessor extrahiert selektiv notwendige Daten aus den Datenblöcken zur Verwendung in jedem Hilfsprozessor und erzeugt an seinem Ausgangsanschluß Daten innerhalb eines vorgegebenen Intervalls innerhalb jeder Periode der vorbestimmten Reihenfolge. Das vorgegebene Intervall für einen Hilfsprozessor ist unterschiedlich von dem für die anderen Hilfsprozessoren, wodurch die Daten zum Hauptprozessor ohne irgendwelche gegenseitigen Beeinflussungen oder Störungen übertragen werden.

Diese und andere Aufgaben und Merkmale der Erfindung werden aufgrund der folgenden Beschreibung in Verbindung mit einer bevorzugten Ausführungsform der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen erläutert, wobei für gleiche Teile gleiche Bezugszeichen verwendet sind. Es zeigen:

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Fig. 1 in einer schematischen Ansicht einen

Hauptmikrocomputer und eine Anzahl von Hilfsmikrocomputern/ die in einem Kopiergerät verwendet werden;

Fig. 2 in einem Blockdiagramm die Verbindung

zwischen einem Prozessor des Hauptmikrocomputers und jedem der Prozessoren der Hilfsmikrocomputer;

Fig. 3 ein Schaltschema der Verbindung zwischen

einem Prozessor des Hauptmikrocomputers und jedem der Prozessoren der Hilfsmikrocomputer ;

Fig. 4 eine graphische Darstellung von Wellen

formen, die von den Prozessoren der Haupt- und Hilfsmikrocomputer erzeugt werden;

Fig. 5 in einer schematischen Ansicht Datenblöcke/

die vom Hauptmikrocomputer während einer Betriebsperiode erzeugt werden; und

Fig. 6 in einem Blockdiagramm Datenblöcke, die

von R/S-Hilfsmikrocomputern erzeugt werden.

Obwohl das erfindungsgemäße Datenübertragungssystem bei irgendeiner komplizierten Maschine oder irgendeinem komplizierten Gerät verwendet werden kann, dessen Steuersystem wenigstens einen Hauptmikrocomputer und eine Vielzahl von Hilfsmikro-

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computern aufweist, wird die folgende Beschreibung in Verbindung mit einem Kopiergerät als Beispiel für ein solches hochentwickeltes Gerät gegeben werden.

Wie dies in Fig. 1 dargestellt ist, weist das Kopiergerät 1 ein (nicht gezeigtes) Kopiersystem einschließlich einer optischen Einrichtung (nicht gezeigt) zum Bilden eines optischen Bildes eines Originals und eine (nicht gezeigten) fotoempfindlichen Oberfläche auf, von der das Bild des Originals auf Kopierpapier in bekannter Weise übertragen wird. Außerdem hat das Kopiergerät weiter verschiedene Einrichtungen, wie z.B. eine Papierzuführeinrichtung 2, eine Originalzuführeinrichtung 3, eine Sortiereinrichtung 4, eine Anzeigeeinrichtung 1a für Kopierpapieranzahl und Art der Störung (Papierstau usw.), eine Anzeige- und Speichereinrichtung 5, usw. Da der Betrieb jeder Einrichtung sehr viele verschiedene Stufen oder viele alternative Schritte aufweist, ist ein Mikrocomputer zum Steuern des Betriebes einer Einrichtung vorgesehen. Gemäß einer Aus führung s form ist ein Muttermikrocomputer 11M zum Steuern des Kopierbetriebes des Kopiersystems vorgesehen; außerdem sind Hilfsmikrocomputer 12M, 13M, 14M, 17M und 18M zum Steuern der Papierzuführeinrichtung 2, der Originalzuführeinrichtung 3, der Sortiereinrichtung 4, der Anzeigeeinrichtung 1a und der Anzeige- und Speichereinheit 5 vorgesehen. Es sollte festgehalten werden, daß andere Hilfsmikrocomputer zum Steuern anderer Einrichtungen vorgesehen werden können, wie z.B. einer (nicht gezeigten) Einrichtung zur Einstellung des Vergrößerungs/Verkleinerungs-Verhältnisses und einer (nicht gezeigten) Einrichtung zur Einstellung der Papiergröße. Aus Gründen der Kürze soll die Beschreibung jedoch so verstanden werden, daß das in Fig. 1 gezeigte Kopiergerät nur mit einer Druckeinrichtung, einer Papierzuführungseinrichtung 2,

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einer Originalzuführeinrichtung 3, einer Sortiereinrichtung 4, einer Anzeigeeinrichtung 1a und Anzeige- und Speichereinheit 5 versehen ist.

Zusätzlich zum Muttermikrocomputer 11M und den untergeordneten Mikrocomputern 12M, 13M, 14M, 17M und 18M, die alle als Hilfsmikrocomputer bezeichnet werden sollen/ hat das Kopiergerät einen Hauptmikrocomputer 10M, der den Betrieb in vorgegebener Reihenfolge in vorbestimmter zeitlicher Beziehung unter den Hilfsmikrocomputern steuert. Der Hauptmikrocomputer 10M beherrscht daher den Betrieb des gesamten Systems des Kopiergeräts.

Jeder der Mikrocomputer 10M bis 14M, 17M und 18M weist einen Prozessor (central processing unit, CPU), einen Speicher und einen Eingangs/Ausgangsbereich auf. Da die Datenübertragung zwischen Hauptmikrocomputer und Hilfsmikrocomputern tatsächlich zwischen den in den Mikrocomputern vorgesehenen Prozessoren (CPUs) stattfindet, wird die Beschreibung nicht auf Mikrocomputer, sondern auf die Prozessoren (CPUs) selbst gerichtet. Daher soll der Prozessor oder die zentrale Recheneinheit des Mikrocomputers 1OM als Hauptprozessor 10 bezeichnet werden. Dies gilt für die Prozessoren in den anderen Mikrocomputern entsprechend.

In Fig. 2 ist ein Datenübertragungssystem gemäß der Erfindung gezeigt, das eine Datensammelleitungsanordnung 20 aufweist, die vom Hauptprozessor ausgeht. Die Hilfsprozessoren 11, 12, 13, 14, 17 und 18 sind mit der Sammelleitungsanordnung 20 durch entsprechende Verzweigungsleitungen 20a, 20b, 20c, 2Od, 2Oe und 20 f verbunden. In Fig. 2 sind die Verzweigungsleitungen 20a, 20b, 20c und 2Od mit Pfeilen gezeigt, die

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in entgegengesetzte Richtungen zeigen, während die Verzweigung sleitungen 2Oe und 2Of mit einem Pfeil dargestellt sind, der in eine Richtung zum Hilfsprozessor zeigt. Diese Pfeile deuten die Richtungen des Datenflusses an. Man wird daraus ersehen, daß die Hilfsprozessoren 11, 12, 13 und 14 Daten sowohl empfangen als auch senden können, aus welchem Grunde sie als R/S-HiIfsprozessoren bezeichnet sind (R/S von receiving and jsending units) . Andererseits wird man verstehen, daß die Prozessoren 17 und 18 nur Daten empfangen können; sie werden daher als R-HiIfsprozessoren bezeichnet (von receiving units).

Wie dies in Fig. 3 dargestellt ist, hat der Prozessor 10 vier Anschlüsse: Taktanscbluß CL; Serien eingangsanschluß SER IN; Serienausgangsanschluß SER OUT; und unterbrechungsanfrageerzeugenden Anschluß OUT(INT). Diese vier Anschlüsse sind mit vier Leitungen L1, L2, L3 und L4 verbunden, die die Sammelleitungsanordnung 20 bilden. Der Hauptprozessor weist einen Taktpulsgenerator PG zum Erzeugen von Taktpulsen auf, die an den Taktanschluß CL angelegt werden. ,

Es sollte festgehalten werden, daß der Taktpulsgenerator PG außerhalb des Hauptprozessors angeordnet sein kann. In diesem Fall kann der Hauptprozessor zusätzlich mit einem Eingangsanschluß zum Empfangen solcher Taktpulse versehen werden.

Wie dies weiter in Fig. 3 dargestellt ist, weist der Hauptprozessor weiter eine arithmetische Logikeinheit ALtJ Arithmeticlogic unit), eine Steuereinheit CONT UNIT (control unit) und ein 16-Bit-Schieberegister SR auf. Die arithmetische Logikeinheit ALU ist mit dem Schieberegister SR durch einen in zwei Richtungen wirkenden Datenweg verbunden. Ein Eingangsende des Schieberegisters SR ist mit dem Serien eingangsanschluß

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SER IN und ein Ausgangsanschluß desselben ist mit einem Serienausgangsanschluß SER OUT verbunden. Außerdem ist das Schieberegister SR mit dem Pulsgenerator PG verbunden und wird durch die Taktpulse angetrieben. Die Steuereinheit CONT UNIT erzeugt Unterbrechungsanfragen, die durch den Unterbrechungsanfragen erzeugenden Anschluß OUT(INT) übertragen werden.

Jeder der R/S-Hilfsprozessoren 11, 12, 13 und 14 hat einen Taktanschluß CL, einen Unterbrechungsanfrage empfangenden Anschluß IN(INT), einen Serieneingangsanschluß SER IN und einen Serienausgangsanschluß SER OUT. Der Taktanschluß CL, der Unterbrechungsanfrage empfangende Anschluß IN(INT) und Serieneingangsanschluß SER IN sind direkt mit den Leitungen L1, L4 bzw. L3 verbunden, während der Serienausgangsanschluß SER OUT mit der Leitung L2 durch ein Gatter 15 verbunden ist. Der R/S-Hilfsprozessor weist darüberhinaus einen OP-Anschluß auf, der mit einem Freigabeanschluß EN (enable terminal EN) des Gatters 15 verbunden ist. Wie auch der Hauptprozessor weist auch der R/S-Hilfsprozessor eine arithmetische Logikeinheit ALU, eine Steuereinheit CONT UNIT und ein 16-Bit-Schieberegister SR auf. Die arithmetische Logikeinheit ALU ist mit dem Schieberegister SR durch einen in beiden Richtungen wirkenden Datenweg verbunden. Ein Eingangsende des Schieberegisters SR ist mit dem Serieneingangsanschluß SER IN und ein Ausgangsanschluß desselben ist mit dem Serienausgangsanschluß SER OUT verbunden. Darüberhinaus ist das Schieberegister SR mit dem Taktanschluß CL verbunden und wird synchron mit dem Schieberegister SR im Hauptprozessor betrieben. Die Steuereinheit CONT UNIT ist mit dem die Unterbrechungsanfrage empfangenden Anschluß IN(INT) und auch mit dem OP-Anschluß verbunden.

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Jeder der R-HiIfsprozessoren 17 und 18 weist einen Taktanschluß CL, einen Unterbrechungsanfrage empfangenden Anschluß IN(INT) und einen Serieneingangsanschluß SER IN auf, die direkt mit Leitungen L1, L4 bzw. L3 verbunden sind. Wie der Hauptprozessor weist auch der R-Hilfsprozessor eine arithmetische Logikeinheit ALU, eine Steuereinheit CONT UNIT und ein 16-Bit-Schieberegister SR auf. Die arithmetische Logikeinheit ALU ist mit dem Schieberegister SR durch einen in beiden Richtungen wirkenden Datenweg verbunden. Ein Eingangsende des Schieberegisters SR ist mit dem Serieneingangsanschluß SER IN verbunden, und ein Ausgangsanschluß desselben ist nicht verbunden, so daß das Schieberegister SR im R-Hilfsprozessor keine Daten seriell aussenden kann. Außerdem ist das Schieberegister SR mit dem Taktanschluß CL verbunden und wird synchron mit dem Schieberegister SR im Hauptprozessor betrieben. Die Steuereinheit CONT UNIT ist mit dem Unterbrechungsanfrage empfangenden Anschluß IN(INT) verbunden.

Als nächstes sollen vom Hauptprozessor erzeugte Datenworte genau beschrieben werden.

Der Hauptprozessor 10 wurde vorher programmiert, daß er von der arithmetischen Logikeinheit ALU sieben unterschiedliche 16-Bit lange Datenblöcke erzeugt, die mit 0 bis 6 numeriert sind, wie dies in Fig. 5 gezeigt ist. Der signifikanteste Bi-t jedes Datenblocks ist ein Paritätsbit zum Feststellen von Datenfehlern. Die nächsten drei signifikantesten Bits sind für einen Reihenfolgecode vorgesehen, der einen R/S-Hilfsprozessor darstellt. Gemäß der Ausführungsform ändert sich der Reihenfolgecode wie folgt: "000", "001", "010", "011", "100", "101" und "110". Der Zweck der Verwendung des Reihenfolgecodes wird weiter unten beschrieben.

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Die verbleibenden zwölf Bits des Datenblocks, die mit D₁₁ bis D_Q bezeichnet sind, sind für die speziellen Daten zur Steuerung des Kopiergeräts vorgesehen. Zum Beispiel trägt ein Bit D. des Datenblocks #0 (Nummer 0) "JA" oder "NEIN"-Daten, je nachdem, ob die Druckeinrichtung für den Beginn eines neuen Druckschrittes bereit ist oder nicht. Ein nächster Bit D₁₀ des Datenblocks #0 enthält "JA" oder "NEIN"-Daten, je nachdem, ob die Sortiereinrichtung sich in einem Zustand befindet, in dem sie zum Sortieren von kopierten Papierblättern bereit ist. Die verbleibenden 10 Bits D_g bis D_Q können insgesamt verwendet werden, um ein Vergrößerungs- oder Verkleinerungsverhältnis anzuzeigen.

Darüberhinaus enthält ein Bit D₁₁ des Datenblocks #1 "JA" oder "NEIN"-Daten, je nachdem, ob die Zufuhr von Kopierpapier begonnen hat oder nicht. Ein Bit D₁₂ des Datenblocks #1 enthält "JA" oder "NEIN"-Daten, je nachdem, ob die Belichtung des Originals beendet ist oder nicht. Ein Bit D₁₃ des Datenblocks #1 enthält "JA" oder "NEIN"-Daten, je nachdem, ob das kopierte Papier ausgestoßen worden ist oder nicht.

Auf ähnliche Weise enthalten die Bits D₁₁ bis D_Q in den Datenblocks #0 und #1 Information über Kopierbedingungen.

In den nächsten Datenblock §2 und #3 ist Information über die Kopierart enthalten. Zum Beispiel enthalten die Bits D₁₁ bis Dg des Datenblocks §2 Information über eine Papierzuführschale oder ein Papierzuführmagazin, zum Beispiel ob ein Kopierpapier von einem oberen Magazin, einem mittleren Magazin oder einem unteren Magazin zugeführt werden sollte. Die Bits D- bis D_n des Datenblocks §2 enthalten Information über das Papierformat.

Im nächsten Datenblock #4 ist Information über Probleme oder Fehlerverhalten enthalten. Zum Beispiel enthalten die Bits

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D₁1 bis D_ des Datenblocks #4 Information über die Art von Störungen, die im Kopiergerät aufgetreten sind. Ein Bit D_ß des Datenblocks #4 trägt "JA" oder "NEIN"-Information, je nachdem, ob ein Kopierpapier ohne Beendigung der vollständigen Herstellung einer Kopie ausgestoßen werden sollte.

In den nächsten Datenblocks #5 und §6 ist Information über Anzeige enthalten. Zum Beispiel enthalten die Bits D₁₁ bis D₈ des Datenblocks #5 numerische Information, die durch zehn Tasten eingegeben worden ist. Die Bits D₁₁ bis Dg des Datenblocks #6 enthalten Information über die Funktion, die durch Funktionstasten ausgewählt ist.

Als nächstes soll der Betrieb des erfindungsgemäßen Datenübertragungssystems beschrieben werden. Zunächst soll die Betriebsweise zur übertragung von Datenblocks §0 bis #6 vom Hauptprozessor zu jedem der R/S-Hilfsprozessoren und den R-HiIfsprozessoren (allgemein bezeichnet als Hilfsprozessoren) beschrieben werden.

Der Hauptprozessor 10 erzeugt an seinem Unterbrechungsanfrage erzeugenden Anschluß OUT(INT) Unterbrechungsanfragepulse P1, P2, P3, P4, P5, P6 und P7, wie dies in Fig. 4 gezeigt ist. Diese Pulse P1 bis P7 werden an Unterbrechungsanfrage empfangende Anschlüsse In(INT) jedes der Hilfsprozessoren 11 bis und 17 und 18 angelegt. Während jeder Pulsperiode der Pulse P1 bis P7 werden mehr als 16 Taktpulse vom Pulsgenerator PG 6 zu jedem Schieberegister durch die entsprechenden Taktanschlüsse CL übertragen. Das Schieberegister SR im Hauptprozessor empfängt Taktpulse direkt vom Pulsgenerator PG. Bevor der erste Unterbrechungsanfragepuls P1 auftritt, ist das Schieberegister SR im Hauptprozessor 10 mit dem Datenblock #0 geladen. Als Reaktion auf den ersten Taktpuls von der

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Vorderkante des ersten Unterbrechungsanfrageimpulses PI wird daher der erste Bit des Datenblocks #0, das heißt der Paritätsbit, vom Serienausgangsanschluß SER OUT des Hauptprozessors 10 abgegeben und in das Schieberegister jedes Hilfsprozessors aufgenommen. Als Reaktion auf den zweiten Taktpuls wird der zweite Bit vom Hauptprozessor ausgesendet und in jedem Hilfsprozessor empfangen. Auf diese Weise wird der Datenblock #0 im Schieberegister SR des Hauptprozessors in das Schieberegister in jedem Hilfsprozessor vor dem Ende des ersten Unterbrechungsanfragepulses P1 übertragen.

In einem Pulsintervall zwischen den Pulsen P1 und P2, vorzugsweise vor dem Ende des ersten Reihenfolgeintervalls T1, wird dann der Datenblock #0 im Schieberegister SR von jedem Hilfsprozessor in die entsprechende arithmetische Logikeinheit ALU übertragen, in der nur die notwendigen Daten der Daten D₁₁ bis D- im Datenblock #0 benutzt werden. Im selben Pulsintervall werden die Daten im Schieberegister R des Hauptprozessors 10 (der im Detail später beschrieben wird), um was für welche Daten es sich auch immer handelt, in die arithmetische Logikeinheit ALU des Hauptprozessors 10 für die Systemsteuerung übertragen.

Bevor der zweite Puls P2 auftritt, vorzugsweise zwischen dem Start eines zweiten Reihenfolgeintervalls T2 und der Vorderkante des zweiten Pulses P2, überträgt der Hauptprozessor 10 den Datenblock #1 in sein Schieberegister SR. Dann wird während des zweiten Pulsintervalls P2 der Datenblock #1 in die Schieberegister in jedem Hilfsprozessor übertragen. In einem Pulsintervall zwischen den Pulsen P2 und P3 wird dann der Datenblock #1 in die entsprechende arithmetische Logikeinheit ALU übertragen, und es werden die Daten, unabhängig davon,

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welche Daten dort gespeichert sind, im Schieberegister SR des Hauptprozessors 10 in die arithmetische Logikeinheit ALU des Hauptprozessors 10 übertragen.

Auf diese Weise können die Datenblöcke #0 bis #6 in die arithmetische Logikeinheit ALU jedes Hilfsprozessors vor dem Ende eines Reihenfolgeintervalls T7 übertragen werden.

Als nächstes soll die Betriebsweise zur übertragung von Daten von einem ausgewählten R/S-Hilfsprozessor zum Hauptprozessor beschrieben werden.

Wie oben beschrieben worden ist, empfangen alle R/S-Hilfsprozessoren den Datenblock #0 zur selben Zeit; im nächsten Schritt empfangen sie zur selben Zeit den Datenblock #1. Auf diese Weise empfangen alle R/S-Hilfsprozessoren Datenblöcke #0 bis #6 nacheinander und in wiederholter Weise. Daher kann jeder R/S-Hilfsprozessor vorhersagen, welche Nummer eines Datenblocks als nächste erscheint. Empfängt zum Beispiel der R/S-Hilfsprozessor einen Datenblock #0, so wird man verstehen, daß der R/S-Hilfsprozessor einen Datenblock #1 im folgenden Schritt empfangen wird.

Jeder der R/S-Hilfsprozessoren ist mit wenigstens einem Namencode bezeichnet. Zum Beispiel ist gemäß der oben beschriebenen Ausführungsform der R/S-Hilfsprozessor 11 mit zwei Namencodes "000" und "001" bezeichnet. Jeder der R/S-Hilfsprozessoren 12, 13 und 14 ist mit einem Namencode bezeichnet, und zwar "010" für Prozessor 12, "011" für Prozessor 13 und "100" für Prozessor 14i

Wenn ein Datenblock #6 mit einem Reihenfolgecode "110" vom Hauptprozessor 10 erzeugt wird, empfangen alle Hilfsprozessoren den Reihenfolgecode "110" zusätzlich zu den speziellen Daten

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in den Bits D₁₁ bis D_Q. Jeder R/S-Hilfsprozessor detektiert den Reihenfolgecode "110" und berechnet und findet auf . diese Weise heraus/ welcher Datenblock im nächsten Schritt geliefert werden wird. Beim obigen Fall findet zum Beispiel jeder R/S-Hilfsprozessor heraus, daß der nächste Datenblock ein Datenblock #0 mit einem Reihenfolgecode "000" sein wird. Dann vergleicht jeder R/S-Hilfsprozessor den Reihenfolgecode "000" des nächsten Datenblocks #0 mit seinem Namenscode und entscheidet, ob diese beiden Codes übereinstimmen oder nicht. Wenn diese beiden Codes in einem R/S-Hilfsprozessor übereinstimmen, so wird dieser R/S-Hilfsprozessor wissen, daß im nächsten Schritt er an der Reihe ist, Daten von sich zum Hauptprozessor zu senden. Daher wird dieser R/S-Hilfsprozessor seine zu übertragenden Daten in sein Schieberegister SR einbringen. Er erzeugt dann vom Ausgang OP ein Freigabesignal an den Freigabeanschluß des Gatters 15, das mit diesem R/S-Hilfsprozessor verbunden ist, und macht dieses Gatter so für das Absenden bereit.

Beim oben angeführten Fall wird zum Beispiel bei Empfang des Datenblocks #6 der R/S-Hilfsprozessor 11 mit Namencodes "000" und "001" herausfinden, daß er an der Reihe ist, Daten zum Hauptprozessor 10 zu senden. Demgemäß wird unmittelbar, nachdem der R/S-Hilfsprozessor 11 den Datenblock #6 einliest, das heißt in einem Moment zwischen dem Beginn des Reihenfolgeintervalls T1 und der Vorderkante des Pulses P1 der R/S-Hilfsprozessor 11 beginnen, ein Freigabesignal an seinem Ausgang OP zu erzeugen. Zur ungefähr gleichen Zeit verbringt er einen Datenblock A in sein Schieberegister SR, wie dies zum Beispiel in der ersten Reihe in Fig. 6 gezeigt ist.

Es sollte bemerkt werden, daß der Datenblock A und andere Datenblöcke B bis E, die vom R/S-Hilfsprozessor zum Haupt-

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prozessor übertragen werden sollen, 16-Bit-lange Daten mit demselben Aufbau wie die Datenblöcke #0 bis #6 sind. Der Unterschied besteht in der Information, die in den Bits D bis D_Q enthalten ist.

Dann wird im nächsten Schritt, wenn zum Beispiel der Puls P1 vorhanden ist (Fig. 4), der Datenblock #0 vom Hauptprozessor zu jedem der Hilfsprozessoren übertragen; gleichzeitig wird der Datenblock A vom R/S-Hilfsprozessor 11 zum Hauptprozessor

10 übertragen. Die wechselseitige Übertragung von Daten zwischen Hauptprozessor und R/S-Hilfsprozessor wird wie folgt durchgeführt,

Wenn der erste Bit, das heißt der Paritätsbit P, des Datenblocks #0 im Schieberegister SR vom Hauptprozessor zum R/S-Hilfsprozessor 11 übertragen wird, wird der erste Bit, der ebenfalls ein Paritätsbit P ist, des Datenblocks A im Schieberegister SR vom Hilfsprozessor 11 zum Hauptprozessor übertragen. Für diesen Zweck sollte der R/S-Hilfsprozessor 11 ein Pufferregister haben. Auf diese Weise werden innerhalb des Pulsintervalls P1 16-Bit-lange Datenblöcke #0 und A bitweise zwischen dem Hauptprozessor und dem R/S-Hilfsprozessor

11 ausgetauscht.

Während des Pulsintervalls P wird der oben genannte Datenaustausch zwischen dem Hauptprozessor und dem R/S-Hilfsprozessor 11 durchgeführt. Zur gleichen Zeit wird der Datenblock #0 vom Hauptprozessor zu allen anderen Hilfsprozessoren übertragen. Da der nächste Datenblock #1, der übertragen werden soll, einen Reihenfolgecode "001" hat, findet derselbe R/S-Hilfsprozessor 11, der die Namencodes "000" und "001" hat, heraus, daß er wieder dran ist, die Daten zum Haupt-

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prozessor zu senden. In einem Augenblick zwischen dem Anfang des Reihenfolgeintervalls T2 und der Vorderkante des Pulses P2 beginnt so der R/S-Hilfsprozessor 11 ein Freigabesignal von seinem Ausgang OP zu erzeugen. Zur gleichen Zeit verbringt er in sein Schieberegister SR einen Datenblock B, wie dies in Fig. 6, zweite Zeile gezeigt ist.

Während der Pulsperiode P2 erzeugt dann der R/S-Hilfsprozessor 11 den Datenblock B; gleichzeitig empfängt er den Datenblock #1 vom Hauptprozessor seriell.

Auch während des Pulsintervalls P2 empfangen alle anderen R/S-Hilfsprozessoren seriell den Datenblock #1 mit einem Reihenfolgecode "001". Daher findet der R/S-Hilfsprozessor 12 heraus, daß er im nächsten Schritt dran ist, Daten zum Hauptprozessor zu senden. In einem Moment zwischen dem Beginn des Reihenfolgeintervalls T3 und der Vorderkante des Pulses P3 beginnt daher der R/S-Hilfsprozessor 12, ein Freigabesignal von seinem Ausgang OP zu erzeugen. Ungefähr zu selben Zeit verbringt er in sein Schieberegister SR einen Datenblock C, wie er in Fig. 6, dritte Reihe, gezeigt ist. '

Während des dritten Pulsintervalls P3 erzeugt der R/S-Hilfsprozessor 12 seriell den Datenblock C; zur gleichen Zeit empfängt er seriell den Datenblock §2 vom Hauptprozessor.

Auf diese Weise sendet der R/S-Hilfsprozessor 13 seriell seine Daten während des Pulsintervalls P4 zum Hauptprozessor, und der R/S-Hilfsprozessor 14 sendet seriell seine Daten zum Hauptprozessor während des Pulsintervalls P5.

Gemäß einem Beispiel enthalten die Bits D₁₁ bis D_Q in den Datenblocks A und B Information, die von dem R/S-Hilfsprozessor 11 erhalten werden kann, z.B. Information über die Kopier-

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bedingungen.

Im nächsten Datenblock C ist Information enthalten, die vom R/S-Hilfsprozessor 12 erhalten werden kann, zum Beispiel Information über den Zustand des Geräts. In ähnlicher Weise ist im nächsten Datenblock D Information enthalten, die vom R/S-Hilfsprozessor 13 erhalten werden kann. Im nächsten Datenblock E ist Information enthalten, die vom R/S-Hilfsprozessor 14 erhalten werden kann.

Gemäß der vorliegenden Anordnung, wie sie in Fig. 2 am besten gezeigt ist, da dort nur vier R/S-Hilfsprozessoren 11 bis 14 vorgesehen sind, wobei der R/S-Hilfsprozessor 11 die Reihenfolgeintervalle T1 und T2 zum Senden von Daten zum Hauptprozessor besetzt, wobei die R/S-Hilfsprozessoren 12, 13 und 14 Reihenfolgeintervalle T3, T4 bzw. T5 besetzen, können die Reihenfolgeperioden T6 und T7 für zusätzliche R/S-Hilfsprozessoren 16a und 16b benutzt werden, die mögliche Zusatzprozessoren sind, die in der Zukunft verwendet werden können, um Zusatzeinrichtungen zu steuern, die in Zukunft zum Kopiergerät hinzugefügt werden können, um das Kopiergerät zu verbessern.

Werden solche zusätzlichen R/S-Hilfsprozessoren 16a und 16b hinzugefügt, so wird dem R/S-Hilfsprozessor 16a ein Reihenfolgeintervall T6 zum Senden von Daten zum Hauptprozessor und dem R/S-Hilfsprozessor 16b ein Reihenfolgeintervall T7 für denselben Zweck zugeteilt.

Bei der oben beschriebenen Ausfuhrungsform werden sieben Datenblöcke #0 bis #6 in einem Zyklus vom Hauptprozessor erzeugt. Es kann aber auch jede andere Anzahl, wie zum Beispiel mehr als sieben Datenblöcke in einem Zyklus erzeugt werden. In diesem Falle stehen mehr zusätzliche R/S-Hilfs-

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Prozessoren für zukünftigen Gebrauch zur Verfügung.

Wie sich aus der vorstehenden Beschreibung ergibt/ kann das erfindungsgemäße Datenübertragungssystem mit nur einer Datensammelleitungsanordnung hergestellt werden, die vom Hauptprozessor ausgeht. Es ist nicht notwendig, irgendwelche anderen Leitungen vorzusehen, wie zum Beispiel Adressenleitungen, Abfrageleitungen oder Reaktionsleitungen zwischen dem Hauptprozessor und Hilfsprozessor. Daher kann die Verbindung zwischen dem Hauptprozessor und den Hilfsprozessoren ohne irgendwelche Schwierigkeiten hergestellt werden.

Da es möglich ist, Reihenfolgeintervalle vorzusehen, die nicht durch R/S-Hilfsprozessoren zum Rücksenden von Daten besetzt sind, können darüberhinaus neue R/S-Hilfsprozessoren, deren Anzahl gleich der Anzahl der unbesetzten Reihenfolgeintervalle ist, durch einfache Verbindung mit der Sammelleitungsanordnung hinzugefügt werden. Trotzdem werden solche neuen R/S-Hilfsprozessoren ihre eigenen Reihefolgeintervalle zum Senden von Daten zurück zum Hauptprozessor aufweisen.

Darüberhinaus ist es erfindungsgemäß möglich, später irgendeine Anzahl von R-HiIfsprozessoren hinzuzufügen, und zwar unabhängig von der Anzahl der Reihenfolgerintervalle in einem Zyklus. Im Fall des Kopiergeräts können die R-Hilfsprozessoren für Zusatzeinrichtungen hinzugefügt werden, wie zum Beispiel: (1) eine Kathodenstrahlanzeigeeinrichtung zum Anzeigen der Kopierbedingungen und der Bedingungen zur übertragung von Papier; (2) eine Einrichtung zum Berechnen der Kopiergebühren gemäß der Größe des Kopierpapiers und der Anzahl der hergestellten Kopien und zum Anzeigen der berechneten Gebühr; (3) eine Überwachungseinrichtung, die mit einer Vielzahl von Kopiergeräten verbunden ist, die an verschiedenen Abteilungen aufgestellt sind, um Größe und Anzahl der hergestellten Kopien

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in jeder Abteilung zu überwachen; und (4) eine Einrichtung zum überwachen von Fehlern und Schwierigkeiten zum überwachen der aufgetretenen Stauprobleme und zum Aufzeichnen der Anzahl von Malen und Bedingungen, wenn solche Stauprobleme aufgetreten sind.

Obwohl die vorliegende Erfindung unter Bezugnahme auf eine bevorzugte Ausführungsform beschrieben wurde, werden dem Fachmann viele Abwandlungen und Änderungen einleuchten. Der Rahmen der Erfindung ist daher nicht durch die Einzelheiten der oben beschriebenen Ausführungsform begrenzt, sondern nur durch die beigefügten Ansprüche.

IG.

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Claims

Patentansprüche

Datenübertragungssystem, dadurch gekennzeichnet, daß es aufweist:

einen Hauptprozessor (10) mit einem Ausgangsanschluß für wiederholte und aufeinander folgende Erzeugung einer vorbestimmten Anzahl von Datenblöcken;

eine Sammelleitungsanordnung (20) , die vom Ausgangsanschluß des Hauptprozessors (10) ausgeht und zum Übertragen der Datenblöcke ausgebildet ist; und

eine Vielzahl von Hilfsprozessoren (11, 12, 13, 14, 17, 18), die mit der Sammelleitungsanordnung (20) zum gleichzeitigen Empfangen der Datenblöcke verbunden sind, wobei jeder der Hilfsprozessoren selektiv Daten aus den Datenblöcken zur Benutzung in jeder der Hilfsrechner entnimmt.
2. Datenübertragungssystem, dadurch gekennzeichnet, daß es aufweist:

• ■ · u

BANK: DRESDNER BANK. HAMBURG. 4 030 448 (BLZ 200 800 00) · POSTSCHECK: HAMBURG 1476 07- 200 (BLZ 200 100 20) ■ TELEGRAMM: SPECHTZIES

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einen Hauptprozessor (10) mit einem Ausgangsanschluß für wiederholte Erzeugung erster Daten in einer vorbestimmten Reihenfolge und mit einem Eingangsanschluß zum Empfangen zweiter Daten;

eine Sammelleitungsanordnung (20) mit wenigstens einer Leitung (L3) vom ersten Typ, die vom Ausgangsanschluß des Hauptprozessors (10) zum übertragen der ersten Daten ausgeht, und mit wenigstens einer Leitung (L2) vom zweiten Typ, die vom Eingangsanschluß des Hauptprozessors (10) zum Übertragen der zweiten Daten ausgeht; und

eine Vielzahl von Hilfsprozessoren (11, 12, 13, 14, 17, 18), von denen jeweils ein Eingangsanschluß mit der Leitung (L3) des ersten Typs der Sammelleitungsanordnung (20) zum Empfangen der ersten Daten verbunden ist, und von denen ein Ausgangsanschluß mit der Leitung (L2) vom zweiten Typ der Sammelleitungsanordnung (20) zum Senden der zweiten Daten von dem Hilfsprozessor zu dem Hauptprozessor verbunden ist, wobei jeder Hilfsprozessor selektiv notwendige Daten aus den ersten Daten für Benutzung in dem Hilfsprozessor entnimmt, und wobei jeder Hilfsprozessor die zweiten Daten von seinem Ausgangsanschluß in einem vorgegebenen Intervall eines Zyklus der vorbestimmten Reihenfolge abgibt, und wobei dieses vorgegebene Intervall für einen Hilfsprozessor verschieden ist von dem der anderen Hilfsprozessoren.
3. Datenübertragungssystem nach Anspruch 2, dadurch gekennzeichnet, daß die ersten Daten eine vorbestimmte Anzahl von Datenblöcken aufweisen, die in vorbestimmter Reihenfolge wiederholt erzeugt werden, wobei jeder Datenblock

Glawe, Delfs, Moll & Partner - ρ 11058/83 - Seite 3

durch einen Reihenfolgecode definiert ist, der von demjenigen in anderen Datenblöcken verschieden ist, so daß jeder Datenblock und spezifische Daten identifizierbar sind.
4. Datenübertragungssystem nach Anspruch 3, dadurch gekennzeichnet, daß jeder Hilfsprozessor (11, 12, 13, 14, 17, 18) Einrichtungen zum Detektieren des Reihenfolgecodes aufweist, wobei der Hilfsprozessor Information über die vorbestimmte Reihenfolge der vom Hauptprozessor (10) erzeugten Daten erhält, so daß der Hilfsprozessor Information über den nächsten erzeugten Datenblock besitzt, wobei der Hilfsprozessor, wenn er Information darüber besitzt, daß ein bestimmter Datenblock als nächster erzeugt wird, die zweiten Daten erzeugt und diese zum Hauptprozessor (10) überträgt, wenn der genannte Datenblock vom Hauptprozessor erzeugt wird.
5. Datenübertragungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die Ausgangsanschlußeinrichtungen des Hauptprozessors (10) einen Anschluß für aufeinanderfolgende Erzeugung der Datenblöcke bitweise aufweist, und daß die Eingangsanschlußeinrichtungen der Hilfsprozessoren (11, 12, 13, 14, 17, 18) einen Anschluß zum aufeinanderfolgenden Empfangen des Datenblocks bitweise aufweisen.
6. Datenübertragungssystem nach Anspruch 4, dadurch gekennzeichnet, daß die Ausgangsanschlußeinrichtungen der Hilfsprozessoren (11, 12, 13, 14, 17, 18) einen Anschluß zum aufeinanderfolgenden Erzeugen der zweiten Daten bitweise aufweisen, und daß die Eingangsanschlußeinrichtungen des Hauptprozessors (10) einen Anschluß zum aufeinanderfolgenden Empfangen der zweiten Daten bitweise aufweisen.

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7. Datenubertragungssystem nach Anspruch 2, dadurch gekennzeichnet, daß der Hauptprozessor (10) einen Anschluß zum Erzeugen eines Unterbrechungssignales aufweist, daß die Sammelleitungsanordnung (20) eine Leitung vom dritten Typ aufweist, die vom Anschluß zur Erzeugung des Unterbrechungssignales ausgeht, und daß die Hilfsprozessoren (11,12, 13, 14, 17, 18) einen Empfangsanschluß für das Unterbrechungssignal aufweisen, der mit der Leitung vom dritten Typ verbunden ist, wobei die übertragung der ersten und zweiten Daten während der Anwesenheit des Unterbrechungssignales durchgeführt wird.
8. Datenubertragungssystem nach Anspruch 2, dadurch gekennzeichnet, daß der Hauptprozessor (10) einen Anschluß zum Erzeugen von Taktpulsen aufweist, daß die Sammelleitungsanordnung eine Leitung vom vierten Typ aufweist, die vom Taktpulse erzeugenden Anschluß ausgeht, und daß die Hilfsprozessoren (11, 12, 13, 14/ 17, 18) einen Anschluß zum Empfangen der Taktpulse aufweisen, der mit der Leitung vom vierten Typ verbunden ist, wodurch der übertragungsvorgang zwischen Hauptprozessor (10) und Hilfsprozessoren (11, 12, 13, 14, 17, 18) synchronisiert ist.