JPH03295495A - タイマー装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はビデオｉ−ブレ］−ダのようにタイマー録画
等のタイマーυＪＩＩｌを行う電気機器のタイマー装置
に係り、詳細には、タイマー用マイクロコンピュータと
システムコントロール用マイクロコンピュータとを通信
手段を介して接続したシステムにおいて、タイマー用マ
イクロコンピュータで作成される時計情報を、システム
コントロール用マイクロコンピュータに内蔵した基準発
振器の出力によって高精度に制御するようにしたタイマ
ー装置に関する。

（従来の技術） 一般に、ビデオテープレコーダ等のタイマー機能を有す
る機器では、システムコントロール用のマイクロコンピ
ュータ（以下マイクロコンピュータをＣＰｔＪと呼ぶ）
と、時計情報を発生し、この時計情報に基づいてタイマ
ー制御信号を出力するタイマー用ＣＰＵとを有しており
、これらを互いに通信手段を介して接続し、機器をタイ
マー制御するようにしている。

第３図に上記システムの一例を示し、１はシステムコン
トロール用ＣＰＵ、２はタイマー用ＣＰＵである。シス
テムコン１へロール用ｃｐｕ　ｉとタイマー用ＣＰＵ２
とは、それぞれベースバンドのデータ伝送を行う通信イ
ンターフェース回路１４及び２１を有し、これら通信イ
ンターフェース回路１４及び２１を回線４を介して接続
し、１対１のデータ伝送を可能にしている。

システムコントロール用ＣＰＵ１は、通信インターフェ
ース回路１４と接続されたデータ発生回路１３によって
、機器の動作をコントロールしている。

すなわち、データ発生回路１３は、選局回路、サーボ回
路等を含む被制御部３からのフィードバック信号に基づ
いてサーボ用のデータを発生するとともに、被制御部３
の状態、例えばテープ残量、カセット装填の有無を検出
して、その旨の表示を行う表示用データを発生する。上
記表示用データは、通信インターフェース回路１４を介
して回線４に送出され、タイマー用ＣＰＵ　２の通信イ
ンターフェース回路２１にて受信される。

タイマー用ＣＰｔＪ２は、被制御部３の動作状態や時刻
を表示する表示回路５及びリモコン及び４−一ボードの
外部入力回路６と接続され、データ発生回路２２によっ
て、外部入力回路６からの入力データを処理するととも
に、通信インターフェース回路２１を介して供給される
システムコントロール用ＣＰＵ　１からの表示用データ
を処理している。

データ発生回路２２は、外部入力回路６からの入力デー
タに基づいて機器の動作状態を設定するデータを発生し
たり、タイマー動作を行うプログラムデータを発生する
。動作設定用データは通信インターフェース回路２１に
転送されてシステムコントロール用ＣＰＵ１に送信され
、プログラムデータはタイマー制御回路２６のメモリに
一旦格納されるようになっている。プログラムデータは
、予約時間データと例えば選局チャンネルを指示するチ
ャンネルデータ等の動作設定用データから成る。

また、タイマー用ＣＰＵ２は、内蔵した基準発振器２３
の出力するクロックをカウントして時計情報を発生する
時計情報発１回路２５を含み、時計情報発生回路２５は
、発生した時計情報を、タイマー制御回路２６に供給す
るとともに、タイマー１１回路２６を介してデータ発生
回路２２に転送している。

タイマー制御回路２６は、上記時計情報とメモリ内の予
約時間データとを比較し、２つの時間情報が一致したと
き、選局チャンネルデータ等の動作設定データをデータ
発生回路２２に転送する。データ発生回路２２は、タイ
マープログラムの動作設定データを通信インターフェー
ス２１を介してシステムコントロール用ＣＰＵ１に送信
する。また、データ発生回路２２に転送された時計情報
は、データ発生回路２２で処理されて時刻データとして
表示回路５に表示される。尚、タイマー用ＣＰｔＪ２も
、内蔵した基準発振器２３は水晶振動子２４によるクロ
ックを発生するようになっている。

上記タイマー装置は、システムコントロール用ＣＰＵＩ
にて被制御部３を制御するとともに、被制御部３の動作
状態を示す表示用データを定期的にタイマー用ＣＰＵ２
に送信し、表示回路５によって表示することができる。

また、被制御部３をタイマー制御する場合は、タイマー
用ＣＰＵ　２によって外部入力回路６からの入力データ
を処理し、タイマープログラムをタイマー制御回路２６
に設定して、時計情報とメモリ内の予約時間データとが
一致したとき、選局チャンネル等のタイマー動作設定デ
ータが通信インターフェース２１２回線４を介してシス
テムコントロール用ｃｐｕ　ｉの通信インターフェース
回路１４に送信される。これにより、データ発生回路１
３は、通信インターフェース回路１４からのデータによ
って被制御部３をタイマー制御する。

上記システムは、被制御部３の例えばサーボ回路や選局
回路がデジタル信号を処理するデジタル回路で構成され
ているため、これらの回路に供給するデータ発生のため
に、高精度のクロックを必要とする。このため、システ
ムコントロール用ＣＰ（Ｊｌは、水晶による高精度クロ
ックでデータ発生回路１３を駆動し、デジタル回路構成
の被制御部３に対応したデータ作成処理を行っている。

また、タイマー用ＣＰＵ２も、時計情報をカウントする
関係上、水晶振動子による高精度の基準発振器が内蔵さ
れ、精度の良いタイマー動作を行っている。

しかしながら上記構成によれば、システムコントロール
用ＣＰＵ　１とタイマー用ＣＰＵ２の両方に水晶振動子
を接続しているため、高価なシステムになってしまう。

（発明が解決しようとする課題） 以上の説明のごとく、従来のタイマー装置は、システム
コントロール用ＣＰＵ１とタイマー用ＣＰＵ２の両方に
高精度の発振性能を有する水晶振動子を用いるため、シ
ステムのコストが高くなるという問題があった。

そこでこの発明は、高精度の基準発振器１つだけで、精
度の良い時計情報を発生可能とするタイマー装置の提供
を目的とする。

［発明の構成］ （１１１題を解決するための手段） この発明は、基準発振器と、この基準発振器から出力さ
れる基準クロックに基づき所定周期を有するデータを発
生ずるデータ発生手段と、このデータ発生手段で発生さ
れたデータを送信する第１の通信インターフェース手段
とを含むシスデムコントロール用マイクロコンピュータ
と、前記第１の通信インターフェース手段から出力され
る前記データを回線を介して受信する第２の通信インタ
ーフェース手段と、この第２の通信インターフェース手
段で受信された前記データの周期に基づき特訓情報を発
生する時計情報発生手段とを含むタイマー用マイクロコ
ンピュータとから構成している。

（作用） このような構成によれば、システムコントロール用ＣＰ
Ｕからのデータの送出周期を利用して時計情報をカウン
ト出力しているので、タイマー用ＣＰＬＩに高性能の基
準発振器を設けなくとも、システムコントロール用ＣＰ
Ｕの発生する基準クロックに基づく高精度の時計情報を
発生し、高精度のタイマー動作が可能になる。

（実施例） 以下、この発明を図示の実施例によって詳細に説明する
。

第１図はこの発明に係るタイマー装置の一実施例を示す
構成図である。

第１図において、第３図と共通の構成要素には同一の符
号を付す。システムコントロール用ＣＰＵ１とタイマー
用ＣＰＵ　２は、それぞれ通信インターフェース回路１
４．２１を有し、互いの通信が可能になっている。シス
テムコントロール用ＣＰＵ１は、基準発振器１２の発振
制御素子として水晶振動子１１を外付けし、基準発振器
１２からの基準クロックによってデータ発生回路１３を
駆動している。

データ発生回路１３は、通信インターフェース回路１４
と接続し、被制御部３を制御するとともに、被制御部３
の動作状態を示す表示用データを通信インターフェース
回路１４を介して回線４に送信する。

また、システムコントロール用ｃｐｕｉは、タイマー用
ＣＰＵ２から送信される動作設定用データあるいはタイ
マープログラムデータを入力し、これらのデータをデー
タ発生回路１３にて処理して被制御部３を制御している
。

タイマー用ＣＰＵ２の通信インターフェース回路２１は
、システムコントロール用ｃｐｕｉがらの表示用データ
を受信するとともに、外部入力回路６からの入力データ
に基づく動作設定用データあるいはタイマー制御回路２
６からのタイマープログラムデータを、データ発生回路
２２を介して入力し、システムコントロール用ＣＰＵ１
に送信している。

受信した表示用データ２１ａは、データ発生回路２２に
て処理され、表示回路５に供給される。

本実施例では、通信インターフェース回路２１は、上記
表示用データ２１ａを時計情報発生回路２５にも転送し
ている。これにより、時計情報発生回路２５は、上記表
示用データ２１ａの送信周期を検出し、その周期に基づ
き時計情報を発生１−る。時計情報発生回路２５にて発
生した時計情報は、従来と同様に、タイマー制御回路２
６に供給され、タイマー制御回路２６内のメモリを制御
したり、データ発生回路２２を介して表示回路５に供給
される。尚、タイマー用ＣＰＵ２の内蔵基準発振器２３
は、ＬＣ外付は回路２４′　によって発振周波数が制御
されるようになっている。

このような構成のタイマー装置は、通信インターフェー
ス回路１の送信する表示用データ２１ａが、被制御部３
の動作を示すデータであり、一定の周期でタイマー用Ｃ
ＰｔＪ２に送信される。第２図は、表示用データ２１ａ
を処理するデータ発生回路２２の動作を示すタイミング
ヂャー］−である。（Ａ）は基準発振器２３の出力する
クロックを、（Ｂ）は表示用データ２１ａを示す。デー
タ発生回路２２は、表示用データ２１ａを基準発振器２
３からクロック（Ｂ）によって処理するが、クロック（
Ｂ）は周期ｔ１がＬＣにより不安定であっても、表示用
データ２１ａのレベル決定には支障がない。

一方、表示用データ２１ａの送信周期Ｔは、基準発振器
１２からの高精度のクロックによって決定されているた
め、極めて正確である。従って、表示用データ２１ａの
通信周期で時計情報発生回路２５がカウント動作を行う
ことにより、得られる時計情報は、従来に劣らない高精
度を確保することができる。

本実施例によれば、時４情報発生回路２５のカウントク
ロックとして、タイマー用ＣＰＵ２内で発生するクロッ
クをカウントしていないため、基準発振器２３の発生す
するクロックを精度良くする必要がない。また、システ
ムコントロール用ＣＰＵ１から基準クロックを直接受は
取るのではないため、特別な配線も必要としない。

通信周期Ｔは、システムコントロール用ＣＰＵ１あるい
はタイマー用ＣＰＵ２への割り込み処理等により、ゆら
ぎがあっても、長期的に見て一定であれば、タイマー動
作は正確になる。

従来構成の場合、時計情報発生回路２２は、基準発振器
２３のクロックを直接カウントしているので、分周器を
必要としたが、本実施例では、例えば周期Ｔをほぼ２０
１ｓｅ（と設定しており、２　Ｑ　ｌｌ５ｅＣに１回カ
ウント動作すれば、５０カウントで１秒どなり、分周器
を必要とせず、しかもソフトウェアに負担かがかからな
いという利点もある。また、この発明は、データととも
にクロックを送出する同期通信の場合にも、クロックを
送出しない非同期通信の場合にも、適用することができ
る。

更に、この発明は、システムコントロール用ＣＰＵ１と
タイマー用ＣＰＵ２が、両方向データ通信を行う二重方
式であるが、システムコントロール用ＣＰＵ側からタイ
マー用ＣＰｔＪ側だけの片方向通信のシステムにも適用
することができる。

［発明の効果］ 以上述べたようにこの発明によれば、特別な構成の変更
を要することなく、コントローラ側の基準クロックのみ
正確にするだけで、タイマーＣＰＵの時計情報も高精度
になるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係るタイマー装置の一実施例を示す
構成図、第２図は第１図の実施例の動作を説明するタイ
ミングチャート、第３図は従来のタイマー装置を示す構
成図である。 １・・・システムコントロール用ＣＰＵ、１１・・・水
晶振動子、１２・・・基準発振器、１３・・・データ発
生回路、１４・・・通信インターフェース回路、２・・
・タイマー用ＣＰＵ、２１・・・通信インターフェース
回路、２３・・・基準発振器、２５・・・時計情報発生
回路、２６・・・タイマーυ１１に１回路、４・・・回
線。

Claims (1)

1. 【特許請求の範囲】 基準発振器と、この基準発振器から出力される基準クロ
   ックに基づき所定周期を有するデータを発生するデータ
   発生手段と、このデータ発生手段で発生されたデータを
   送信する第１の通信インターフェース手段とを含むシス
   テムコントロール用マイクロコンピュータと、 前記第１の通信インターフェース手段から出力される前
   記データを回線を介して受信する第２の通信インターフ
   ェース手段と、この第２の通信インターフェース手段で
   受信された前記データの周期に基づき時計情報を発生す
   る時計情報発生手段とを含むタイマー用マイクロコンピ
   ュータと、を具備したことを特徴とするタイマー装置。