JP2021189037A - リアルタイムクロック回路、リアルタイムクロックモジュール、電子機器及びリアルタイムクロック回路の補正方法 - Google Patents

Abstract

【課題】短時間で簡易に計時データの補正データを取得することが可能なリアルタイムクロック回路を提供すること。【解決手段】振動子を発振させて第１クロック信号を生成する発振回路と、前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う論理回路と、を備える、リアルタイムクロック回路。【選択図】図１

Description

本発明は、リアルタイムクロック回路、リアルタイムクロックモジュール、電子機器及びリアルタイムクロック回路の補正方法に関する。

特許文献１には、１緩急周期内に緩急量の短い複数回の緩急操作を分散的に実行する分散緩急方式を採用することにより、１緩急周期内で時間基準信号に必要な総緩急量を確保しながら、緩急タイミングにおける時間基準信号の伸縮量を最小に抑え、緩急タイミングと所要の出力タイミングとの干渉を無視できる程まで抑制できる論理緩急回路が開示されている。

特開平０６−０２７２６５号公報

しかしながら、特許文献１には、緩急量を設定する補正データをどのように生成するかについては開示されていない。例えば32kHzの源振信号あるいはその分周信号を外部装置に出力し、当該信号の周波数を外部装置で測定し、測定結果に基づいて補正データを生成する方法や、１日〜１か月といった長期の単位で計時データの累積遅れを正確な基準時間と比較して補正データを生成する方法などが考えられる。しかしながら、前者の場合、外部装置に周波数を測定する構成が必要となる。また、後者の場合、補正精度を向上させるためには長期の計測が必要となる。

本発明に係るリアルタイムクロック回路の一態様は、
振動子を発振させて第１クロック信号を生成する発振回路と、
前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、
前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、
前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、
基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う論理回路と、を備える。

本発明に係るリアルタイムクロックモジュールの一態様は、
前記リアルタイムクロック回路の一態様と、
前記振動子と、を備える。

本発明に係る電子機器の一態様は、
前記リアルタイムクロック回路の一態様と、
前記リアルタイムクロック回路と通信するホストデバイスと、を備える。

本発明に係るリアルタイムクロック回路の補正方法の一態様は、
振動子を発振させて第１クロック信号を生成する発振回路と、前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、を備えたリアルタイムクロック回路の補正方法であって、
前記リアルタイムクロック回路が、基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う工程を備える。

第１実施形態のリアルタイムクロックモジュールの機能ブロック図。 計時回路の構成例を示す図。 第１分周回路の構成例を示す図。 選択データＳＥＬが０である場合の第２分周回路の構成例を示す図。 選択データＳＥＬが１である場合の第２分周回路の構成例を示す図。 選択データＳＥＬが０の場合の補正期間と緩急処理のタイミングとの関係の一例を示す図。 選択データＳＥＬが１の場合の補正期間と緩急処理のタイミングとの関係の一例を示す図。 緩急処理のタイミングで制御信号ＰＥ，ＰＤがともにローレベルのときのタイミングチャート図。 緩急処理のタイミングで制御信号ＰＥがハイレベル、制御信号ＰＤがローレベルのときのタイミングチャート図。 緩急処理のタイミングで制御信号ＰＥがローレベル、制御信号ＰＤがハイレベルのときのタイミングチャート図。 第１実施形態のリアルタイムクロック回路の補正方法の手順の一例を示す図。 第２実施形態のリアルタイムクロックモジュールの機能ブロック図。 第２実施形態のリアルタイムクロック回路の補正方法の手順の一例を示す図。 第３実施形態のリアルタイムクロック回路の補正方法の手順の一例を示す図。 電子機器の実施形態の機能ブロック図。 電子機器の実施形態の外観の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．リアルタイムクロック回路、リアルタイムクロックモジュール
１−１．第１実施形態
１−１−１．リアルタイムクロックモジュールの構成
図１は、第１実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図１に示すように、リアルタイムクロックモジュール１は、振動子２と、リアルタイムクロック回路３とを備える。

リアルタイムクロックモジュール１は、メイン電源４からリアルタイムクロック回路３の端子Ｐ１を介して第１の電源電圧である電源電圧ＶＤＤが供給され、バックアップ電源
５からリアルタイムクロック回路３の端子Ｐ２を介して第２の電源電圧である電源電圧ＶＢＡＴが供給される。

振動子２は、音叉型水晶振動子、ＡＴカット水晶振動子、ＳＣカット水晶振動子等であってもよいし、ＳＡＷ（Surface Acoustic Wave）共振子や水晶振動子以外の圧電振動子であってもよい。また、振動子２は、シリコン半導体を材料とするＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。振動子２は、圧電効果によって励振されてもよいし、クーロン力（静電気力）によって駆動されてもよい。

リアルタイムクロック回路３は、発振回路１０、第１分周回路２０、第２分周回路３０、計時回路４０、論理回路５０、ライトバッファー６０、リードバッファー７０、イベント時刻レジスター８０、インターフェース回路９０、記憶部１００、割込発生回路１１０、電源電圧選択回路１２０、電源電圧判定回路１３０及びレギュレーター１４０を備える。ただし、リアルタイムクロック回路３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。本実施形態では、リアルタイムクロック回路３は、１チップの集積回路（ＩＣ：Integrated Circuit）であるが、複数チップの集積回路で構成されてもよいし、少なくとも一部がディスクリート部品で構成されてもよい。

電源電圧判定回路１３０は、電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが所定の電圧値ＶＴ以上であるか否かを判定し、判定信号ＶＤＥＴを出力する。本実施形態では、電源電圧判定回路１３０は、電源電圧ＶＤＤが電圧値ＶＴ以上であると判定した場合はハイレベルの判定信号ＶＤＥＴを出力し、電源電圧ＶＤＤが電圧値ＶＴ未満であると判定した場合はローレベルの判定信号ＶＤＥＴを出力する。

電源電圧選択回路１２０は、判定信号ＶＤＥＴに基づいて電源電圧ＶＤＤ又は電源電圧ＶＢＡＴを選択して電源電圧ＶＯＵＴとして出力する。具体的には、電源電圧選択回路１２０は、判定信号ＶＤＥＴがハイレベルである場合、すなわち、電源電圧判定回路１３０により電源電圧ＶＤＤが電圧値ＶＴ以上であると判定された場合は、電源電圧ＶＤＤを選択する。また、電源電圧選択回路１２０は、判定信号ＶＤＥＴがローレベルである場合、すなわち、電源電圧判定回路１３０により電源電圧ＶＤＤが電圧値ＶＴ未満であると判定された場合は、電源電圧ＶＢＡＴを選択する。

したがって、メイン電源４からリアルタイムクロックモジュール１に電源電圧ＶＤＤが供給されているときは、電源電圧ＶＯＵＴは、電源電圧ＶＤＤであり、ＶＴ以上の所定の電圧値である。メイン電源４からリアルタイムクロックモジュール１への電源電圧ＶＤＤの供給が遮断されると、電源電圧ＶＯＵＴは、直ちに電源電圧ＶＢＡＴに切り替わり、ＶＴ以下の所定の電圧値となる。そのため、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。これに対して、リアルタイムクロックモジュール１の動作を制御するホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると動作を停止する。

レギュレーター１４０は、電源電圧ＶＯＵＴに基づいて、一定の電圧値の安定化された電源電圧ＶＯＳＣ及び電源電圧ＶＬＯＧＩＣを生成する。

電源電圧ＶＯＳＣは、発振回路１０に供給される。また、電源電圧ＶＬＯＧＩＣは、第１分周回路２０、第２分周回路３０、計時回路４０、論理回路５０、ライトバッファー６０、リードバッファー７０、イベント時刻レジスター８０、インターフェース回路９０、記憶部１００及び割込発生回路１１０に供給される。

発振回路１０は、振動子２を発振させて第１クロック信号ＣＫ１を生成する。具体的には、発振回路１０は、リアルタイムクロック回路３の端子Ｐ３，Ｐ４を介して振動子２の両端と電気的に接続されており、振動子２の出力信号を増幅してフィードバックすることにより振動子２を発振させて第１クロック信号ＣＫ１を出力する。本実施形態では、共振周波数の異なる２種類の振動子２を選択可能であり、第１クロック信号ＣＫ１の周波数は異なる２つの周波数、例えば、３２．７６８ｋＨｚ及び３２ｋＨｚのいずれかとなる。第１クロック信号ＣＫ１を正確な周波数とするために、発振回路１０は、温度補償機能や周波数制御機能を備えた発振回路であることが好ましい。

第１分周回路２０は、第１クロック信号ＣＫ１を分周して、所望の周波数を有する第２クロック信号ＣＫ２を生成する。本実施形態では、第１分周回路２０の分周比は固定されている。例えば、第１クロック信号ＣＫ１の周波数が３２．７６８ｋＨｚ又は３２ｋＨｚであり、第１分周回路２０の分周比が３２である場合、第２クロック信号ＣＫ２の周波数は１．０２４ｋＨｚ又は１ｋＨｚである。なお、第１分周回路２０の詳細については後述する。

第２分周回路３０は、第２クロック信号ＣＫ２を分周して、所望の周波数を有する第３クロック信号ＣＫ３を生成する。本実施形態では、第２分周回路３０は、選択データＳＥＬの値に応じて、バイナリーカウンター又はＢＣＤ（Binary Coded Decimal）カウンターとして動作し、いずれの場合も生成される第３クロック信号ＣＫ３の周波数は１Ｈｚとなる。具体的には、第２分周回路３０は、選択データＳＥＬが０であればバイナリーカウンターとして動作し、第２クロック信号ＣＫ２を第１の分周比で分周して１Ｈｚの第３クロック信号ＣＫ３を生成する。例えば、第２クロック信号ＣＫ２の周波数が１．０２４ｋＨｚである場合、第１の分周比は１０２４である。また、第２分周回路３０は、選択データＳＥＬが１であればＢＣＤカウンターとして動作し、第２クロック信号ＣＫ２を第２の分周比で分周して１Ｈｚの第３クロック信号ＣＫ３を生成する。例えば、第２クロック信号ＣＫ２の周波数が１ｋＨｚである場合、第２の分周比は１０００である。

また、第２分周回路３０は、第２クロック信号ＣＫ２に基づいて、１秒よりも短い時間の計時データＳＵＢ＿Ｔを生成する。例えば、計時データＳＵＢ＿Ｔは、第２クロック信号ＣＫ２の周波数が１．０２４ｋＨであれば１／１０２４秒単位の計時データであり、第２クロック信号ＣＫ２の周波数が１ｋＨであれば１／１０００秒単位の計時データである。

また、第２分周回路３０は、論理回路５０に第４クロック信号ＣＫ４を出力する。本実施形態では、第２分周回路３０は、選択データＳＥＬが０であってバイナリーカウンターとして動作する場合は８Ｈｚの第４クロック信号ＣＫ４を出力し、選択データＳＥＬが１であってＢＣＤカウンターとして動作する場合は１０Ｈｚの第４クロック信号ＣＫ４を出力する。なお、第２分周回路３０の詳細については後述する。

計時回路４０は、第３クロック信号ＣＫ３に基づいて１秒以上の時間の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔを生成する。計時データＢＣＤ＿Ｔは、年、月、日、時、分及び秒の各ＢＣＤ値を含み、計時データＢＩＮ＿Ｔは２進数の値である。なお、計時回路４０の詳細については後述する。

論理回路５０は、補正データＴＤを用いて、基準信号ＲＥＦに同期した間隔に相当する長さの期間である補正期間において、第１分周回路２０に対して緩急処理を行う。本実施形態では、基準信号ＲＥＦは、ホストデバイス６が生成し、リアルタイムクロック回路３の端子Ｐ５から入力される信号である。基準信号ＲＥＦは、正確に所定の周波数を有する信号である。例えば、ホストデバイス６が不図示のＧＰＳ受信機を有し、基準信号ＲＥＦ
は、当該ＧＰＳ受信機から出力される信号であってもよいし、当該ＧＰＳ受信機から出力される信号に基づいて生成される信号であってもよい。補正データＴＤは、基準信号ＲＥＦに同期した間隔での計時データＳＵＢ＿Ｔの変化量に基づいて生成されたデータである。本実施形態では、補正データＴＤは、記憶部１００に記憶されている。また、基準信号ＲＥＦに同期した間隔は、基準信号ＲＥＦの１周期の整数倍の長さである。したがって、論理回路５０は、補正データＴＤを用いて、基準信号ＲＥＦの１周期の整数倍の長さの補正期間において、第１分周回路２０に対して緩急処理を行う。具体的には、論理回路５０は、補正期間における第２クロック信号ＣＫ２の周波数を増加させるための制御信号ＰＥ又は補正期間における第２クロック信号ＣＫ２の周波数を減少させるための制御信号ＰＤを生成する。例えば、論理回路５０は、補正データＴＤに対してデルタシグマ変調を行って、制御信号ＰＥ，ＰＤを生成してもよい。第１分周回路２０は、制御信号ＰＥ，ＰＤに応じて、補正期間における平均周波数が所定の周波数となる第２クロック信号ＣＫ２を生成する。

本実施形態では、論理回路５０には補正期間設定データＰＮが入力され、論理回路５０は、補正期間設定データＰＮと第２分周回路３０が出力する第４クロック信号ＣＫ４とに基づいて、前述の基準信号ＲＥＦに同期した間隔を決定する。具体的には、補正期間設定データＰＮの値をｎとし、第４クロック信号ＣＫ４の周波数をｆとし、あらかじめ決められた所定値をｍとしたとき、当該間隔はｎ×ｍ／ｆ秒である。例えば、ｎが３２であり、第４クロック信号ＣＫ４の周波数が８Ｈｚであり、ｍが８である場合、当該間隔は３２×８／８＝３２秒である。このとき、例えば、基準信号ＲＥＦの周波数は１Ｈｚであり、当該間隔は基準信号ＲＥＦの１周期の３２倍の長さである。また、ｎが２５６であり、第４クロック信号ＣＫ４の周波数が１０Ｈｚであり、ｍが８である場合、当該間隔は３２×８／１０＝２５．６秒である。このとき、例えば、基準信号ＲＥＦの周波数は１．２５Ｈｚであり、当該間隔は基準信号ＲＥＦの１周期の３２倍の長さである。このように、補正期間設定データＰＮは、前述の基準信号ＲＥＦに同期した間隔を指定する情報である。

また、本実施形態では、論理回路５０は、補正期間において、第４クロック信号ＣＫ４の周期で第１分周回路２０に対して緩急処理を行う。例えば、第２クロック信号ＣＫ２の周波数が１．０２４ｋＨｚである場合、第４クロック信号ＣＫ４の周波数は８Ｈｚであるので、論理回路５０は０．１２５秒間隔で緩急処理を行う。また、第２クロック信号ＣＫ２の周波数が１ｋＨｚである場合、第４クロック信号ＣＫ４の周波数は１０Ｈｚであるので、論理回路５０は０．１秒間隔で緩急処理を行う。

ライトバッファー６０は、インターフェース回路９０からの不図示の書き込み要求信号に応じて、インターフェース回路９０から出力される書き込みデータＷＤＡＴを取得して保持する。ライトバッファー６０が保持する書き込みデータＷＤＡＴの一部は、書き込みデータＳＵＢ＿ＷＤとして第２分周回路３０に出力され、書き込みデータＷＤＡＴの他の一部は、書き込みデータＢＣＤ＿ＷＤ，ＢＩＮ＿ＷＤとして計時回路４０に出力される。

リードバッファー７０は、インターフェース回路９０からの不図示の読み出し要求信号に応じて、第２分周回路３０が生成した計時データＳＵＢ＿Ｔ及び計時回路４０が生成した計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔの少なくとも１つを取得して保持し、保持した計時データを読み出しデータＲＤＡＴとしてインターフェース回路９０に出力する。

イベント時刻レジスター８０は、リアルタイムクロック回路３の端子Ｐ５から入力される基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングで、第２分周回路３０が生成した計時データＳＵＢ＿Ｔ及び計時回路４０が生成した計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔを保持するバッファー回路である。例えば、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングは、基準信号ＲＥＦがローレベルからハイレベルに遷移するタイミングで
あってもよいし、基準信号ＲＥＦがハイレベルからローレベルに遷移するタイミングであってもよい。イベント時刻レジスター８０は、所定数の計時データを保持することが可能なサイズであり、保持した所定数の計時データを時刻データＴＳＴＭＰとしてインターフェース回路９０に出力する。以下では、イベント時刻レジスター８０が基準信号ＲＥＦに基づいて計時データＳＵＢ＿Ｔ，ＢＣＤ＿Ｔ，ＢＩＮ＿Ｔを取得して保持する機能を「タイムスタンプ機能」という。

インターフェース回路９０は、リアルタイムクロックモジュール１とホストデバイス６との間の通信のインターフェース回路である。本実施形態では、インターフェース回路９０は、Ｉ^２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路であり、リアルタイムクロック回路３の端子Ｐ６を介して入力されるシリアルクロック信号ＳＣＬと、リアルタイムクロック回路３の端子Ｐ７を介して入出力されるシリアルデータ信号ＳＤＡとに基づいて、ホストデバイス６と通信する。ただし、インターフェース回路９０は、ＳＰＩ（Serial Peripheral Interface）などの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。

インターフェース回路９０は、ホストデバイス６から端子Ｐ６，Ｐ７を介してアクセス信号を受信し、受信したアクセス信号に応じた各種の処理を行う。

具体的には、インターフェース回路９０は、計時データＳＵＢ＿Ｔ，ＢＣＤ＿Ｔ，ＢＩＮ＿Ｔの少なくとも１つの書き換えを要求するアクセス信号を受信した場合、書き換え対象となる計時データの書き込みを要求する不図示の書き込み要求信号を発生する。そして、インターフェース回路９０は、書き込み要求信号及び書き込みデータＷＤＡＴをライトバッファー６０に出力する。その後、計時データＳＵＢ＿Ｔが書き換え対象である場合は、インターフェース回路９０は、書き込みクロック信号ＳＵＢ＿ＷＣＫを第２分周回路３０に出力し、第２分周回路３０は、書き込みクロック信号ＳＵＢ＿ＷＣＫに応じて、計時データＳＵＢ＿Ｔを、書き込みデータＷＤＡＴの一部である書き込みデータＳＵＢ＿ＷＤに更新する。また、計時データＢＣＤ＿Ｔが書き換え対象である場合は、インターフェース回路９０は、書き込みクロック信号ＢＣＤ＿ＷＣＫを計時回路４０に出力し、計時回路４０は、書き込みクロック信号ＢＣＤ＿ＷＣＫに応じて、計時データＢＣＤ＿Ｔを、書き込みデータＷＤＡＴの一部である書き込みデータＢＣＤ＿ＷＤに更新する。また、計時データＢＩＮ＿Ｔが書き換え対象である場合は、インターフェース回路９０は、書き込みクロック信号ＢＩＮ＿ＷＣＫを計時回路４０に出力し、計時回路４０は、書き込みクロック信号ＢＩＮ＿ＷＣＫに応じて、計時データＢＩＮ＿Ｔを、書き込みデータＷＤＡＴの一部である書き込みデータＢＩＮ＿ＷＤに更新する。

また、インターフェース回路９０は、計時データＳＵＢ＿Ｔ，ＢＣＤ＿Ｔ，ＢＩＮ＿Ｔの少なくとも１つの読み出しを要求するアクセス信号を受信した場合、読み出し対象となる計時データの読み出しを要求する不図示の読み出し要求信号を発生し、リードバッファー７０に出力する。そして、インターフェース回路９０は、リードバッファー７０が取得して保持した読み出し対象の計時データである読み出しデータＲＤＡＴを取得し、読み出しデータＲＤＡＴをシリアルデータ信号ＳＤＡに変換して端子Ｐ７を介してホストデバイス６に送信する。

また、インターフェース回路９０は、時刻データＴＳＴＭＰの読み出しを要求するアクセス信号を受信した場合、イベント時刻レジスター８０が保持する時刻データＴＳＴＭＰに含まれる計時データＳＵＢ＿Ｔ，ＢＣＤ＿Ｔ，ＢＩＮ＿Ｔのうち読み出し対象となる計時データを取得し、当該計時データをシリアルデータ信号ＳＤＡに変換して端子Ｐ７を介してホストデバイス６に送信する。

なお、本実施形態では、タイムスタンプ機能が有効の場合に、インターフェース回路９０がタイムスタンプ機能を無効にすることを指示するアクセス信号を受信した場合、インターフェース回路９０は、タイムスタンプ機能を無効にするための不図示の制御信号をイベント時刻レジスター８０に出力する。また、タイムスタンプ機能が無効の場合に、インターフェース回路９０がタイムスタンプ機能を有効にすることを指示するアクセス信号を受信した場合、インターフェース回路９０は、タイムスタンプ機能を有効にするための不図示の制御信号をイベント時刻レジスター８０に出力する。

また、インターフェース回路９０は、記憶部１００に対するデータの書き込みや読み出しを要求するアクセス信号を受信した場合、記憶部１００に対するデータの書き込みや読み出しを行う。特に、本実施形態では、インターフェース回路９０は、ホストデバイス６から補正データＴＤを受信して記憶部１００に書き込む。また、インターフェース回路９０は、ホストデバイス６から補正期間設定データＰＮを受信して記憶部１００に書き込んでもよい。これにより、ホストデバイス６は、リアルタイムクロック回路３の環境変化や計時変化に応じて、補正期間設定データＰＮを適宜最適な値に変更することができる。同様に、インターフェース回路９０は、ホストデバイス６から選択データＳＥＬを受信して記憶部１００に書き込んでもよい。

記憶部１００は、各種のデータを記憶する回路である。本実施形態では、記憶部１００は、不図示の不揮発性メモリーとレジスターとを備えている。不揮発性メモリーには、各種データが記憶されており、電源電圧ＶＬＯＧＩＣが０Ｖから上昇して所定の電圧値に達すると、不揮発性メモリーに記憶されている各種データはレジスターに転送される。そして、レジスターに転送された各種データが各回路に出力される。

例えば、記憶部１００の不揮発性メモリーには、選択データＳＥＬや補正期間設定データＰＮの初期値が記憶されており、レジスターに転送された選択データＳＥＬは第２分周回路３０に出力され、レジスターに転送された補正期間設定データＰＮは論理回路５０及び割込発生回路１１０に出力される。その後、選択データＳＥＬや補正期間設定データＰＮは、ホストデバイス６からインターフェース回路９０を介して記憶部１００のレジスターに書き込まれることによって更新されてもよい。なお、選択データＳＥＬや補正期間設定データＰＮを変更する必要がなければ、選択データＳＥＬや補正期間設定データＰＮは初期値のまま更新されなくてもよい。また、補正データＴＤは、ホストデバイス６からインターフェース回路９０を介して記憶部１００のレジスターに書き込まれ、論理回路５０に出力される。

割込発生回路１１０は、基準信号ＲＥＦと補正期間設定データＰＮとに基づいて割込み信号ＩＲＱを発生し、割込み信号ＩＲＱを、リアルタイムクロック回路３の端子Ｐ８を介してホストデバイス６に出力する。具体的には、補正期間設定データＰＮの値をｎとすると、割込発生回路１１０は、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングがｎ＋１回発生すると割込み信号ＩＲＱを発生する。例えば、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングは、基準信号ＲＥＦがローレベルからハイレベルに遷移するタイミングであってもよいし、基準信号ＲＥＦがハイレベルからローレベルに遷移するタイミングであってもよい。ホストデバイス６は、割込み信号ＩＲＱを受けると、割込み処理を行って時刻データＴＳＴＭＰに含まれる２つの計時データを読み出し、当該２つの計時データに基づいて補正データＴＤを生成する。ホストデバイス６が読み出す２つの計時データは、例えば、基準信号ＲＥＦの電圧レベルが１回目とｎ＋１回目に遷移したタイミングでイベント時刻レジスター８０に保持された２つの計時データである。ホストデバイス６は、当該２つの計時データにそれぞれ含まれる計時データＳＵＢ＿Ｔの差分により、基準信号ＲＥＦのｎ周期の間隔での計時データＳＵＢ＿Ｔの変化量を算出し、補正データＴＤを生成する。

なお、計時データＳＵＢ＿Ｔは「第１計時データ」の一例であり、計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔは「第２計時データ」の一例である。

１−１−２．計時回路の構成
図２は、計時回路４０の構成例を示す図である。図２に示すように、計時回路４０は、カウンター４１〜４７を備える。

カウンター４１は、秒カウンターであり、第３クロック信号ＣＫ３に同期してカウント動作を行うことにより、秒単位の時刻を表すカウント値を生成する。例えば、カウンター４１は、６０進ＢＣＤ（Binary Coded Decimal）カウンターであり、第３クロック信号ＣＫ３のパルスに同期して、十進数の０〜５９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の５９を表す値に等しくなると、カウンター４１は、第３クロック信号ＣＫ３の次のパルスに同期して、カウント値を０にリセットすると共に、キャリー信号ＣＡ１を出力する。カウンター４１によって生成されるカウント値は、秒単位の時刻を表す計時データＢＣＤ＿Ｔ１として用いられる。すなわち、カウンター４１は、１秒単位で計時データＢＣＤ＿Ｔ１を更新する。また、カウンター４１は、書き込みクロック信号ＢＣＤ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＣＤ＿Ｔ１を書き込みデータＢＣＤ＿ＷＤのビット０〜７の１バイトの値に更新する。

カウンター４２は、分カウンターであり、キャリー信号ＣＡ１に同期してカウント動作を行うことにより、分単位の時刻を表すカウント値を生成する。例えば、カウンター４２は、６０進ＢＣＤカウンターであり、キャリー信号ＣＡ１のパルスに同期して、十進数の０〜５９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の５９を表す値に等しくなると、カウンター４２は、キャリー信号ＣＡ１の次のパルスに同期して、カウント値を０にリセットすると共に、キャリー信号ＣＡ２を出力する。カウンター４２によって生成されるカウント値は、分単位の時刻を表す計時データＢＣＤ＿Ｔ２として用いられる。すなわち、カウンター４２は、分単位で計時データＢＣＤ＿Ｔ２を更新する。また、カウンター４２は、書き込みクロック信号ＢＣＤ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＣＤ＿Ｔ２を書き込みデータＢＣＤ＿ＷＤのビット８〜１５の１バイトの値に更新する。

カウンター４３は、時カウンターであり、キャリー信号ＣＡ２に同期してカウント動作を行うことにより、時単位の時刻を表すカウント値を生成する。例えば、カウンター４３は、２４進ＢＣＤカウンターであり、キャリー信号ＣＡ２のパルスに同期して、十進数の０〜２３を表すＢＣＤカウント値を順次生成する。カウント値が十進数の２３を表す値に等しくなると、カウンター４３は、キャリー信号ＣＡ２の次のパルスに同期して、カウント値を０にリセットすると共に、キャリー信号ＣＡ３を出力する。カウンター４３によって生成されるカウント値は、時単位の時刻を表す計時データＢＣＤ＿Ｔ３として用いられる。すなわち、カウンター４３は、時単位で計時データＢＣＤ＿Ｔ３を更新する。また、カウンター４３は、書き込みクロック信号ＢＣＤ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＣＤ＿Ｔ３を書き込みデータＢＣＤ＿ＷＤのビット１６〜２３の１バイトの値に更新する。

カウンター４４は、日カウンターであり、キャリー信号ＣＡ３に同期してカウント動作を行うことにより、日単位の時刻を表すカウント値を生成する。例えば、カウンター４４は、１０進ＢＣＤカウンターであり、キャリー信号ＣＡ３のパルスに同期して、十進数の１〜３１を表すＢＣＤカウント値を順次生成する。ただし、月によっては、月の最後の日のカウント値を２８又は３０とする必要があり、うるう年の２月の場合には、月の最後の日のカウント値を２９とする必要がある。そこで、カウンター４４は、日単位の時刻を表
すカウント値を、月単位の時刻を表すカウント値及び年単位の時刻を表すカウント値に基づいて設定されたカウント上限値と比較する。カウント値がカウント上限値に等しくなると、カウンター４４は、キャリー信号ＣＡ３の次のパルスに同期して、カウント値を１にリセットすると共に、キャリー信号ＣＡ４を出力する。カウンター４４によって生成されるカウント値は、日単位の時刻を表す計時データＢＣＤ＿Ｔ４として用いられる。すなわち、カウンター４４は、日単位で計時データＢＣＤ＿Ｔ４を更新する。また、カウンター４４は、書き込みクロック信号ＢＣＤ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＣＤ＿Ｔ４を書き込みデータＢＣＤ＿ＷＤのビット２４〜３１の１バイトの値に更新する。

カウンター４５は、月カウンターであり、キャリー信号ＣＡ４に同期してカウント動作を行うことにより、月単位の時刻を表すカウント値を生成する。例えば、カウンター４５は、１２進ＢＣＤカウンターで構成され、キャリー信号ＣＡ４のパルスに同期して、十進数の１〜１２を表すＢＣＤカウント値を順次生成する。カウント値が十進数の１２を表す値に等しくなると、カウンター４５は、キャリー信号ＣＡ４の次のパルスに同期して、カウント値を１にリセットすると共に、キャリー信号ＣＡ５を出力する。カウンター４５によって生成されるカウント値は、月単位の時刻を表す計時データＢＣＤ＿Ｔ５として用いられる。すなわち、カウンター４５は、月単位で計時データＢＣＤ＿Ｔ５を更新する。また、カウンター４５は、書き込みクロック信号ＢＣＤ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＣＤ＿Ｔ５を書き込みデータＢＣＤ＿ＷＤのビット３２〜３９の１バイトの値に更新する。

カウンター４６は、年カウンターであり、キャリー信号ＣＡ５に同期してカウント動作を行うことにより、年単位の時刻を表すカウント値を生成する。例えば、カウンター４６は、１０進ＢＣＤカウンターで構成され、キャリー信号ＣＡ５のパルスに同期して、西暦年号の場合に、十進数の２０２０、２０２１、２０２２・・・の下２桁を表すＢＣＤカウント値を順次生成する。カウンター４６によって生成されるカウント値は、年単位の時刻を表す計時データＢＣＤ＿Ｔ６として用いられる。すなわち、カウンター４６は、年単位で計時データＢＣＤ＿Ｔ６を更新する。また、カウンター４６は、書き込みクロック信号ＢＣＤ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＣＤ＿Ｔ６を書き込みデータＢＣＤ＿ＷＤのビット４０〜４７の１バイトの値に更新する。

前述の計時データＢＣＤ＿Ｔは、年、月、日、時、分及び秒のカウント値である計時データＢＣＤ＿Ｔ６〜ＢＣＤ＿Ｔ１によって構成される。

カウンター４７は、秒カウンターであり、第３クロック信号ＣＫ３に同期してカウント動作を行うことにより、秒単位の時刻を表すカウント値を生成する。例えば、カウンター４１は、２進カウンターであり、第３クロック信号ＣＫ３のパルスに同期して増加する２進数の値を順次生成する。カウンター４７によって生成されるカウント値は、年、月、日、時、分及び秒を秒単位の時刻として表す計時データＢＩＮ＿Ｔとして用いられる。すなわち、カウンター４７は、１秒単位で計時データＢＩＮ＿Ｔを更新する。また、カウンター４７は、書き込みクロック信号ＢＩＮ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＢＩＮ＿Ｔを書き込みデータＢＩＮ＿ＷＤの値に更新する。

このように、本実施形態では、計時回路４０は、年、月、日、時、分及び秒をそれぞれＢＣＤカウント値で表す計時データＢＣＤ＿Ｔを生成するとともに、年、月、日、時、分及び秒を秒単位の２進数の値で表す計時データＢＩＮ＿Ｔも生成する。ホストデバイス６は、システムの用途に応じて、リアルタイムクロックモジュール１から計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔの一方又は両方に対して読み出しや書き込みを行い、システムに必要な処理を行うことができる。

１−１−３．第１分周回路の構成
図３は、第１分周回路２０の構成例を示す図である。図３に示すように、第１分周回路２０は、分周回路２１及び２分周回路２２〜２５を備える。

分周回路２１は、基本的には第１クロック信号ＣＫ１を２分周することによってクロック信号ＣＫＡを生成する。２分周回路２２は、クロック信号ＣＫＡを２分周することによってクロック信号ＣＫＢを生成する。２分周回路２３は、クロック信号ＣＫＢを２分周することによってクロック信号ＣＫＣを生成する。２分周回路２４は、クロック信号ＣＫＣを２分周することによってクロック信号ＣＫＤを生成する。２分周回路２５は、クロック信号ＣＫＤを２分周することによって第２クロック信号ＣＫ２を生成する。

このように構成されている第１分周回路２０は、バイナリーカウンターとして動作し、第１クロック信号ＣＫ１を３２分周した第２クロック信号ＣＫ２を生成する。例えば、第１クロック信号ＣＫ１の周波数が３２．７６４ｋＨｚである場合、第２クロック信号ＣＫ２の周波数は１．０２４ｋＨｚとなる。また、第１クロック信号ＣＫ１の周波数が３２ｋＨｚである場合、第２クロック信号ＣＫ２の周波数は１ｋＨｚとなる。

しかしながら、例えば、環境温度が２５℃のときに第１クロック信号ＣＫ１の周波数が目標周波数となるように調整されている場合、高温や低温の環境では、振動子２の温度特性によって第１クロック信号ＣＫ１の周波数の目標周波数に対する誤差が大きくなる。また、振動子２の経時変化によっても第１クロック信号ＣＫ１の周波数の目標周波数に対する誤差が大きくなる。

そこで、本実施形態では、図３に示すように、論理回路５０から出力される制御信号ＰＥ，ＰＤが分周回路２１に入力され、分周回路２１に対して制御信号ＰＥ，ＰＤに応じた緩急処理が行われる。本実施形態では、制御信号ＰＥ，ＰＤは、ともにローレベルか一方のみがハイレベルとなる信号であり、分周回路２１は、制御信号ＰＥ，ＰＤがともにローレベルのときは第１クロック信号ＣＫ１を２分周したクロック信号ＣＫＡを出力する。また、分周回路２１は、制御信号ＰＥがハイレベルのときは、第１クロック信号ＣＫ１を２分周せずにそのままクロック信号ＣＫＡとして出力する。また、分周回路２１は、制御信号ＰＤがハイレベルのときは、第１クロック信号ＣＫ１を４分周したクロック信号ＣＫＡを出力する。このように、分周回路２１に対して緩急処理が行われることにより、第２クロック信号ＣＫ２の平均周波数が所望の周波数に近づくことになる。

１−１−４．第２分周回路の構成
前述の通り、第２分周回路３０は、選択データＳＥＬの値に応じて、バイナリーカウンター又はＢＣＤカウンターとして動作する。

図４は、選択データＳＥＬが０である場合の第２分周回路３０の構成例を示す図である。図４に示すように、第２分周回路３０は、２分周回路３１〜３Ａを備える。選択データＳＥＬが０である場合、第２分周回路３０に入力される第２クロック信号ＣＫ２の周波数は１．０２４ｋＨｚである。

２分周回路３１は、１．０２４ｋＨｚの第２クロック信号ＣＫ２を２分周して５１２Ｈｚのクロック信号を生成する。この５１２Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット０として用いられる。また、２分周回路３１は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット０の値を書き込みデータＳＵＢ＿ＷＤのビット０の値に更新する。

２分周回路３２は、２分周回路３１が生成した５１２Ｈｚのクロック信号を２分周して２５６Ｈｚのクロック信号を生成する。この２５６Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット１として用いられる。また、２分周回路３２は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット１の値を書き込みデータＳＵＢ＿ＷＤのビット１の値に更新する。

２分周回路３３は、２分周回路３２が生成した２５６Ｈｚのクロック信号を２分周して１２８Ｈｚのクロック信号を生成する。この１２８Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット２として用いられる。また、２分周回路３３は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット２の値を書き込みデータＳＵＢ＿ＷＤのビット２の値に更新する。

２分周回路３４は、２分周回路３３が生成した１２８Ｈｚのクロック信号を２分周して６４Ｈｚのクロック信号を生成する。この６４Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット３として用いられる。また、２分周回路３４は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット３の値を書き込みデータＳＵＢ＿ＷＤのビット３の値に更新する。

２分周回路３５は、２分周回路３４が生成した６４Ｈｚのクロック信号を２分周して３２Ｈｚのクロック信号を生成する。この３２Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット４として用いられる。また、２分周回路３５は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット４の値を書き込みデータＳＵＢ＿ＷＤのビット４の値に更新する。

２分周回路３６は、２分周回路３５が生成した３２Ｈｚのクロック信号を２分周して１６Ｈｚのクロック信号を生成する。この１６Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット５として用いられる。また、２分周回路３６は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット５の値を書き込みデータＳＵＢ＿ＷＤのビット５の値に更新する。

２分周回路３７は、２分周回路３６が生成した１６Ｈｚのクロック信号を２分周して８Ｈｚのクロック信号を生成する。この８Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット６として用いられるとともに、第４クロック信号ＣＫ４として用いられる。また、２分周回路３７は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット６の値を書き込みデータＳＵＢ＿ＷＤのビット６の値に更新する。

２分周回路３８は、２分周回路３７が生成した８Ｈｚのクロック信号を２分周して４Ｈｚのクロック信号を生成する。この４Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット７として用いられる。また、２分周回路３８は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット７の値を書き込みデータＳＵＢ＿ＷＤのビット７の値に更新する。

２分周回路３９は、２分周回路３８が生成した４Ｈｚのクロック信号を２分周して２Ｈｚのクロック信号を生成する。この２Ｈｚのクロック信号は、計時データＳＵＢ＿Ｔのビット８として用いられる。また、２分周回路３９は、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット８の値を書き込みデータＳＵＢ＿ＷＤのビット８の値に更新する。

２分周回路３Ａは、２分周回路３９が生成した２Ｈｚのクロック信号を２分周して１Ｈｚの第３クロック信号ＣＫ３を生成する。第３クロック信号ＣＫ３は、計時データＳＵＢ
＿Ｔのビット９として用いられる。また、２分周回路３Ａは、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、計時データＳＵＢ＿Ｔのビット９の値を書き込みデータＳＵＢ＿ＷＤのビット９の値に更新する。

このように、選択データＳＥＬが０である場合、第２分周回路３０は、１．０２４ｋＨｚの第２クロック信号ＣＫ２を１０２４分周して１Ｈｚの第３クロック信号ＣＫ３を生成するとともに、１．０２４ｋＨｚの第２クロック信号ＣＫ２を１２８分周して８Ｈｚの第４クロック信号ＣＫ４を生成する。

図５は、選択データＳＥＬが１である場合の第２分周回路３０の構成例を示す図である。図５に示すように、第２分周回路３０は、カウンター３Ｂ，３Ｃ，３Ｄを備える。選択データＳＥＬが０である場合、第２分周回路３０に入力される第２クロック信号ＣＫ２の周波数は１ｋＨｚである。

カウンター３Ｂは、１ｋＨｚの第２クロック信号ＣＫ２に同期してカウント動作を行うことにより、１／１０００秒単位の時刻を表すカウント値を生成する。例えば、カウンター３Ｂは、１０進ＢＣＤカウンターであり、第２クロック信号ＣＫ２のパルスに同期して、十進数の０〜９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の９を表す値に等しくなると、カウンター３Ｂは、第２クロック信号ＣＫ２の次のパルスに同期して、カウント値を０にリセットすると共に、１００Ｈｚのキャリー信号ＣＡ１１を出力する。カウンター３Ｂによって生成されるカウント値は、１／１０００秒単位の時刻を表す計時データＳＵＢ＿Ｔ１として用いられる。すなわち、カウンター３Ｂは、１／１０００秒単位で計時データＳＵＢ＿Ｔ１を更新する。また、カウンター３Ｂは、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＳＵＢ＿Ｔ１を書き込みデータＳＵＢ＿ＷＤのビット０〜７の１バイトの値に更新する。

カウンター３Ｃは、１００Ｈｚのキャリー信号ＣＡ１１に同期してカウント動作を行うことにより、１／１００秒単位の時刻を表すカウント値を生成する。例えば、カウンター３Ｃは、１０進ＢＣＤカウンターであり、キャリー信号ＣＡ１１のパルスに同期して、十進数の０〜９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の９を表す値に等しくなると、カウンター３Ｃは、キャリー信号ＣＡ１１の次のパルスに同期して、カウント値を０にリセットすると共に、１０Ｈｚのキャリー信号ＣＡ１２を出力する。カウンター３Ｃによって生成されるカウント値は、１／１００秒単位の時刻を表す計時データＳＵＢ＿Ｔ２として用いられる。すなわち、カウンター３Ｃは、１／１００秒単位で計時データＳＵＢ＿Ｔ２を更新する。また、１０Ｈｚのキャリー信号ＣＡ１２は、第４クロック信号ＣＫ４として用いられる。また、カウンター３Ｃは、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＳＵＢ＿Ｔ２を書き込みデータＳＵＢ＿ＷＤのビット８〜１５の１バイトの値に更新する。

カウンター３Ｄは、１０Ｈｚのキャリー信号ＣＡ１２に同期してカウント動作を行うことにより、１／１０秒単位の時刻を表すカウント値を生成する。例えば、カウンター３Ｄは、１０進ＢＣＤカウンターであり、キャリー信号ＣＡ１２のパルスに同期して、十進数の０〜９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の９を表す値に等しくなると、カウンター３Ｄは、キャリー信号ＣＡ１２の次のパルスに同期して、カウント値を０にリセットすると共に、１Ｈｚの第３クロック信号ＣＫ３を出力する。カウンター３Ｄによって生成されるカウント値は、１／１０秒単位の時刻を表す計時データＳＵＢ＿Ｔ３として用いられる。すなわち、カウンター３Ｄは、１／１０秒単位で計時データＳＵＢ＿Ｔ３を更新する。また、カウンター３Ｄは、書き込みクロック信号ＳＵＢ＿ＷＣＫのパルスに同期して、カウント値、すなわち計時データＳＵＢ＿Ｔ３を書き込みデータＳＵＢ＿ＷＤのビット１６〜２３の１バイトの値に更新する。

このように、選択データＳＥＬが１である場合、第２分周回路３０は、１ｋＨｚの第２クロック信号ＣＫ２を１０００分周して１Ｈｚの第３クロック信号ＣＫ３を生成するとともに、１ｋＨｚの第２クロック信号ＣＫ２を１００分周して１０Ｈｚの第４クロック信号ＣＫ４を生成する。また、前述の計時データＳＵＢ＿Ｔは、１／１０秒、１／１００秒及び１／１０００秒のカウント値である計時データＳＵＢ＿Ｔ３，ＳＵＢ＿Ｔ２，ＳＵＢ＿Ｔ１によって構成される。

１−１−５．論理回路による緩急処理
前述の通り、選択データＳＥＬの値に応じて、論理回路５０による緩急処理が行われる補正期間の長さが異なる。

図６は、選択データＳＥＬが０の場合の補正期間と緩急処理のタイミングとの関係の一例を示す図である。図６に示すように、選択データＳＥＬが０の場合は、１回の補正期間は、８Ｈｚの第４クロック信号ＣＫ４の１周期の時間である０．１２５秒の２５６倍に相当する３２秒である。また、緩急処理のタイミングは、第４クロック信号ＣＫ４の１周期毎に、すなわち０．１２５秒間隔で到来する。すなわち、１回の補正期間において、最大２５６回の緩急処理が可能である。

図７は、選択データＳＥＬが１の場合の補正期間と緩急処理のタイミングとの関係の一例を示す図である。図７に示すように、選択データＳＥＬが１の場合は、１回の補正期間は、１０Ｈｚの第４クロック信号ＣＫ４の１周期の時間である０．１秒の２５６倍に相当する２５．６秒である。また、緩急処理のタイミングは、第４クロック信号ＣＫ４の１周期毎に、すなわち０．１秒間隔で到来する。すなわち、１回の補正期間において、最大２５６回の緩急処理が可能である。

なお、図６及び図７では、１つの補正期間のみが図示されているが、実際には、１つの補正期間が終了する毎に次の補正期間が開始する。すなわち、図６又は図７に示す補正期間が間隔を空けずに繰り返される。

補正期間において各タイミングで行われる緩急処理は、制御信号ＰＥ，ＰＤによって制御される。図８、図９及び図１０は、制御信号ＰＥ，ＰＤに応じて行われる緩急処理について説明するための図である。図８は、緩急処理のタイミングで制御信号ＰＥ，ＰＤがともにローレベルのときのタイミングチャート図である。図９は、緩急処理のタイミングで制御信号ＰＥがハイレベル、制御信号ＰＤがローレベルのときのタイミングチャート図である。図１０は、緩急処理のタイミングで制御信号ＰＥがローレベル、制御信号ＰＤがハイレベルのときのタイミングチャート図である。

図８に示すように、緩急処理のタイミングで制御信号ＰＥ，ＰＤがともにローレベルのときは、クロック信号ＣＫＡは第１クロック信号ＣＫ１を２分周した信号のままである。その結果、当該タイミングの直後の第２クロック信号ＣＫ２の半周期における第１クロック信号ＣＫ１のパルス数は１６のままである。すなわち、第２クロック信号ＣＫ２の１周期における第１クロック信号ＣＫ１のパルス数は３２のまま変わらない。

これに対して、図９に示すように、緩急処理のタイミングで制御信号ＰＥがハイレベル、制御信号ＰＤがローレベルのときは、クロック信号ＣＫＡは第１クロック信号ＣＫ１と一致する。その結果、当該タイミングの直後の第２クロック信号ＣＫ２の半周期における第１クロック信号ＣＫ１のパルス数は１５となる。すなわち、緩急処理のタイミングで制御信号ＰＥがハイレベル、制御信号ＰＤがローレベルとなる場合、その直後の第２クロック信号ＣＫ２の１周期だけ第１クロック信号ＣＫ１のパルス数が３１となり、第２クロッ
ク信号ＣＫ２の当該周期は他の各周期よりも第１クロック信号ＣＫ１の１周期分だけ短くなる。

また、図１０に示すように、緩急処理のタイミングで制御信号ＰＥがローレベル、制御信号ＰＤがハイレベルのときは、クロック信号ＣＫＡは第１クロック信号ＣＫ１を４分周した信号となる。その結果、当該タイミングの直後の第２クロック信号ＣＫ２の半周期における第１クロック信号ＣＫ１のパルス数は１７となる。すなわち、緩急処理のタイミングで制御信号ＰＥがローレベル、制御信号ＰＤがハイレベルとなる場合、その直後の第２クロック信号ＣＫ２の１周期だけ第１クロック信号ＣＫ１のパルス数が３３となり、第２クロック信号ＣＫ２の当該周期は他の各周期よりも第１クロック信号ＣＫ１の１周期分だけ長くなる。

補正データＴＤを９ビットのデータとして−２５５以上＋２５５以下の５１１個の整数値を取り得るものとしたとき、論理回路５０は、補正データＴＤの値に応じて、１回の補正期間における２５６回の緩急処理のタイミングのうちの０〜２５５回のタイミングで緩急処理を行う。

例えば、基準信号ＲＥＦでカウントした３２秒間における第１クロック信号ＣＫ１のパルス数が３２×３２７６８＝１０４８５７６である場合、第１クロック信号ＣＫ１の周波数が目標周波数の３２．７６８ｋＨｚと一致しているため、補正データＴＤの値は０となる。この場合、論理回路５０は、各補正期間において制御信号ＰＥ，ＰＤをローレベルに固定することにより、常に第２クロック信号ＣＫ２の１周期の長さが第１クロック信号ＣＫ１の３２周期の長さと等しくなるようにする。これにより、１．０２４ｋＨｚの第２クロック信号ＣＫ２の３２７６８周期における第１クロック信号ＣＫ１のパルス数は１０４８５７６となり、第２クロック信号ＣＫ２の３２７６８周期が基準信号ＲＥＦでカウントした３２秒と一致する。

これに対して、基準信号ＲＥＦでカウントした３２秒間における第１クロック信号ＣＫ１のパルス数が１０４８５７６−２５５＝１０４８３２１である場合、第１クロック信号ＣＫ１の周波数が目標周波数の３２．７６８ｋＨｚよりも低く、補正データＴＤの値は＋２５５となる。この場合、論理回路５０は、各補正期間において２５６回の緩急処理のタイミングのうち２５５回のタイミングで制御信号ＰＥをハイレベルにすることにより、２５５回だけ第２クロック信号ＣＫ２の１周期の長さが第１クロック信号ＣＫ１の３１周期の長さと等しくなるようにする。これにより、１．０２４ｋＨｚの第２クロック信号ＣＫ２の３２７６８周期における第１クロック信号ＣＫ１のパルス数は１０４８５７６−２５５＝１０４８３２１となり、第２クロック信号ＣＫ２の３２７６８周期が基準信号ＲＥＦでカウントした３２秒と一致する。

また、基準信号ＲＥＦでカウントした３２秒間における第１クロック信号ＣＫ１のパルス数が１０４８５７６＋２５５＝１０４８８３１である場合、第１クロック信号ＣＫ１の周波数が目標周波数の３２．７６８ｋＨｚよりも高く、補正データＴＤの値は−２５５となる。この場合、論理回路５０は、各補正期間において２５６回の緩急処理のタイミングのうち２５５回のタイミングで制御信号ＰＤをハイレベルにすることにより、２５５回だけ第２クロック信号ＣＫ２の１周期の長さが第１クロック信号ＣＫ１の３３周期の長さと等しくなるようにする。これにより、１．０２４ｋＨｚの第２クロック信号ＣＫ２の３２７６８周期における第１クロック信号ＣＫ１のパルス数は１０４８５７６＋２５５＝１０４８８３１となり、第２クロック信号ＣＫ２の３２７６８周期が基準信号ＲＥＦでカウントした３２秒と一致する。

このように、本実施形態のリアルタイムクロック回路３では、論理回路５０は、第３ク
ロック信号ＣＫ３の周期である１秒よりも長い間隔に相当する補正期間において第１分周回路２０に対して緩急処理を行う。これにより、リアルタイムクロック回路３は、第２クロック信号ＣＫ２を高い分解能で補正することができる。例えば、第１クロック信号ＣＫ１の目標周波数が３２．７６８ｋＨｚであり、補正期間が３２秒である場合は、分解能は１／３２．７６８ｋＨ／３２＝０．９５４ｐｐｍである。また、第１クロック信号ＣＫ１の目標周波数が３２ｋＨｚであり、補正期間が２５．６秒である場合は、分解能は１／３２ｋＨ／２５．６＝１．２２ｐｐｍである。

また、本実施形態では、論理回路５０が、補正期間において、第２クロック信号ＣＫ２の周期よりも長い時間間隔で第１分周回路２０に対して緩急処理を行う。すなわち、論理回路５０が時間的に分散して緩急処理を行うことにより、第２クロック信号ＣＫ２の周波数変動量のばらつきを小さくすることができる。

１−１−６．リアルタイムクロック回路の補正方法
図１１は、第１実施形態のリアルタイムクロック回路３の補正方法の手順の一例を示す図である。

図１１に示すように、まず、ホストデバイス６がリアルタイムクロック回路３のタイムスタンプ機能を有効にする（工程Ｓ１）。

次に、ホストデバイス６がリアルタイムクロック回路３に基準信号ＲＥＦを送信する（工程Ｓ２）。

次に、リアルタイムクロック回路３が、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングで、イベント時刻レジスター８０に計時データを保持する（工程Ｓ３）。工程Ｓ３において保持される計時データは、計時データＳＵＢ＿Ｔを含み、さらに計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔを含む。

そして、リアルタイムクロック回路３が基準信号ＲＥＦをｎ＋１回受信するまで（工程Ｓ４のＮ）、工程Ｓ２及び工程Ｓ３が繰り返される。整数ｎは、前述の補正期間設定データＰＮの値である。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、リアルタイムクロック回路３が基準信号ＲＥＦを３３回受信するまで、すなわち、基準信号ＲＥＦの１回目の受信から３２秒が経過するまで工程Ｓ２及び工程Ｓ３が繰り返される。

リアルタイムクロック回路３が基準信号ＲＥＦをｎ＋１回受信すると（工程Ｓ４のＹ）、ホストデバイス６がリアルタイムクロック回路３のタイムスタンプ機能を無効にする（工程Ｓ５）。

次に、リアルタイムクロック回路３が、ホストデバイス６に割込み信号ＩＲＱを送信する（工程Ｓ６）。

次に、ホストデバイス６が、割込み信号ＩＲＱを受信し、リアルタイムクロック回路３からイベント時刻レジスター８０に保持された１番目とｎ＋１番目の計時データを読み出す（工程Ｓ７）。

次に、ホストデバイス６が、ｎ＋１番目の計時データと１番目の計時データとの差分ΔＴを計算する（工程Ｓ８）。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、差分ΔＴは計時データの３２秒間の増加量に相当する。

そして、差分ΔＴの期待値に対する誤差が１秒以内である場合は（工程Ｓ９のＹ）、ホ
ストデバイス６が、１秒未満の変化量ΔＳｕｂＣｎｔに基づき補正データＴＤを生成し、生成した補正データＴＤをリアルタイムクロック回路３の記憶部１００に書き込む（工程Ｓ１０）。変化量ΔＳｕｂＣｎｔは、ｎ＋１番目の計時データＳＵＢ＿Ｔと１番目の計時データＳＵＢ＿Ｔとの差分である。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、差分ΔＴの期待値は３２秒であるので、差分ΔＴが３１秒以上３３秒以下である場合に工程Ｓ１０が行われる。また、工程Ｓ１０において、ホストデバイス６は、変化量ΔＳｕｂＣｎｔが−２５５〜＋２５５の範囲の値である前提で、補正データＴＤの値を２００ｈ−ΔＳｕｂＣｎｔによって計算する。

次に、リアルタイムクロック回路３が、工程Ｓ１０で記憶部１００に書き込まれた補正データＴＤを用いて第１分周回路２０に対して緩急処理を行う（工程Ｓ１１）。以降、リアルタイムクロック回路３は、補正データＴＤが更新されるまで、各補正期間において当該補正データＴＤを用いて時間的に分散して緩急処理を行う。

一方、差分ΔＴが１秒よりも大きい場合は（工程Ｓ９のＮ）、ホストデバイス６が、現在時刻のデータをリアルタイムクロック回路３のライトバッファー６０に書き込む（工程Ｓ１２）。例えば、ホストデバイス６は、年、月、日、時、分及び秒の時刻データ及び年、月、日、時、分及び秒を秒単位で表した時刻データをライトバッファー６０に書き込む。

次に、リアルタイムクロック回路３が、計時回路４０の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔをライトバッファー６０が保持する現在時刻のデータに更新する（工程Ｓ１３）。

そして、工程Ｓ１１又は工程Ｓ１３の後、所定のインターバル時間が経過する毎に（工程Ｓ１４のＹ）、工程Ｓ１〜工程Ｓ１３が繰り返し行われる。

このように、本実施形態では、論理回路５０は、例えば、３２秒間の１秒未満の変化量ΔＳｕｂＣｎｔに基づいて生成された補正データＴＤに基づいて、同じく３２秒間の補正期間における第２クロック信号ＣＫ２の周波数が平均して１．０２４ｋＨｚとなるように緩急処理を行う。あるいは、論理回路５０は、２５．６秒間の１秒未満の変化量ΔＳｕｂＣｎｔに基づいて生成された補正データＴＤに基づいて、同じく２５．６秒である補正期間における第２クロック信号ＣＫ２の周波数が平均して１ｋＨｚとなるように緩急処理を行う。例えば、変化量ΔＳｕｂＣｎｔが−２５５〜＋２５５の範囲とすると、第１クロック信号ＣＫ１の目標周波数が３２．７６８ｋＨｚであり、補正期間が３２秒である場合は、前述の通り、緩急処理の分解能が約０．９５４ｐｐｍであるので、緩急幅は−２４３．１９ｐｐｍ〜＋２４３．１９ｐｐｍである。また、第１クロック信号ＣＫ１の目標周波数が３２ｋＨｚであり、補正期間が２５．６秒である場合は、緩急処理の分解能が約１．２２ｐｐｍであるので、緩急幅は−３１１．２８ｐｐｍ〜＋３１１．２８ｐｐｍである。したがって、環境温度の変化や経時変化による第１クロック信号ＣＫ１の最大周波数変動量を数ｐｐｍ〜数十ｐｐｍであるとすると、リアルタイムクロック回路３は十分な幅で緩急処理を行うことができる。

また、１秒未満の変化量ΔＳｕｂＣｎｔを計算するための期間である基準信号ＲＥＦに同期した間隔と補正期間の長さを一致させることにより、補正データＴＤの値を変化量ΔＳｕｂＣｎｔの符号を反転した値とすればよく、ホストデバイス６による補正データＴＤの計算負荷を低減させることができる。

１−１−７．作用効果
以上に説明したように、第１実施形態では、リアルタイムクロック回路３において、論理回路５０が、基準信号ＲＥＦに同期した間隔での１秒よりも短い時間の計時データＳＵ
Ｂ＿Ｔの変化量に基づいて生成された補正データＴＤを用いて、第２クロック信号ＣＫ２を生成する第１分周回路２０に対して緩急処理を行う。したがって、１秒以上の任意の短時間で生成された補正データＴＤを用いて、第２クロック信号ＣＫ２が補正される。そして、第２分周回路３０が第２クロック信号ＣＫ２を分周して第３クロック信号ＣＫ３を生成し、計時回路４０が第３クロック信号ＣＫ３に基づいて１秒以上の時間の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔを生成するので、計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔが短時間で補正される。また、リアルタイムクロック回路３では、基準信号ＲＥＦに同期した間隔での計時データＳＵＢ＿Ｔの変化量に基づいて補正データＴＤが生成される。そのため、リアルタイムクロック回路３が第３クロック信号ＣＫ３をホストデバイス６に出力し、ホストデバイス６が第３クロック信号ＣＫ３の周波数を計測して補正データＴＤを作成する必要がない。したがって、第１実施形態によれば、リアルタイムクロック回路３は、短時間で簡易に計時データの補正データＴＤを取得することができる。さらに、第１実施形態では、リアルタイムクロック回路３において、補正データＴＤを用いた緩急処理が行われる期間の長さが、補正データＴＤを生成するために計時データＳＵＢ＿Ｔの変化量が算出される間隔と一致するので、計時データＳＵＢ＿Ｔの変化量の符号を反転した値を補正データＴＤの値とすることができる。したがって、第１実施形態によれば、ホストデバイス６による補正データＴＤの生成が容易である。以上より、第１実施形態によれば、優れたユーザー利便性を実現することができる。

また、第１実施形態では、リアルタイムクロック回路３において、補正データＴＤを生成するために計時データＳＵＢ＿Ｔの変化量が算出される間隔が、第３クロック信号ＣＫ３の周期である１秒よりも長いので、論理回路５０は高い分解能で第２クロック信号ＣＫ２を補正することができる。また、計時データＳＵＢ＿Ｔの誤差が平均化されるため、第１クロック信号ＣＫ１のジッター等の影響も低減される。さらに、リアルタイムクロック回路３において、論理回路５０が、第２クロック信号ＣＫ２の周期よりも長い時間間隔で時間的に分散して第１分周回路２０に対して緩急処理を行うので、第２クロック信号ＣＫ２の周波数変動量のばらつきを小さくすることができる。例えば、前述の通り、緩急処理による補正の分解能を０．９５４ｐｐｍとすることにより、計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔの１秒の誤差を１ｐｐｍ以下にすることも可能である。特に、論理回路５０が、第１分周回路２０に含まれる先頭の分周回路２１に対して緩急処理を行うことにより、１秒未満の計時データＳＵＢ＿Ｔの誤差も小さくすることができる。

また、第１実施形態では、リアルタイムクロック回路３において、選択データＳＥＬの値に応じて第２分周回路３０の動作が切り替わることにより、第４クロック信号ＣＫ４の周波数が８Ｈｚ又は１０Ｈｚに切り替わる。これに対して、選択データＳＥＬの値によらず、ホストデバイス６が補正データＴＤを作成するための期間や、補正期間と基準信号ＲＥＦの周期との比を共通にすることによって、論理回路５０による緩急処理の論理が共通化される。したがって、第１実施形態によれば、リアルタイムクロック回路３において、第２分周回路３０の動作が切り替わっても緩急処理の制御に対する影響が小さい。

また、第１実施形態では、ホストデバイス６は、リアルタイムクロック回路３のタイムスタンプ機能によってイベント時刻レジスター８０に保持された計時データＳＵＢ＿Ｔに基づいて、補正データＴＤを生成する。したがって、第１実施形態によれば、イベント時刻レジスター８０に保持された計時データＳＵＢ＿Ｔの読み出しに要する遅延時間にばらつきがあっても、遅延時間のばらつきによる計時データＳＵＢ＿Ｔの誤差が生じないので、ホストデバイス６は正確な補正データＴＤを生成することができる。また、ホストデバイス６は、リアルタイムクロックモジュール１の動作を停止することなく短時間で補正データＴＤを生成することができるので、例えば、エージング補正にも適用可能である。特に、発振回路１０に対してエージング補正を行った場合には、振動子２の温度特性の影響で、高温や低温の環境では第１クロック信号ＣＫ１の周波数誤差が大きくなり、その結果
、１秒の誤差が大きくなるのに対して、第１実施形態では、論理回路５０の緩急処理により、振動子２の温度特性による第１クロック信号ＣＫ１の周波数誤差を加味して第２クロック信号ＣＫ２の周波数が補正されるので、１秒の誤差を小さくすることができる。

また、第１実施形態によれば、ホストデバイス６が補正データＴＤを生成するので、リアルタイムクロック回路３が補正データＴＤを生成する必要がなく、リアルタイムクロック回路３のサイズを低減させることができる。

また、第１実施形態では、ホストデバイス６がリアルタイムクロック回路３の記憶部１００に補正期間設定データＰＮを書き込むことができる。しったがって、第１実施形態によれば、ホストデバイス６が補正データＴＤを生成するために計時データＳＵＢ＿Ｔの変化量が算出される間隔、すなわち、補正期間の長さを、補正の精度と補正に要する時間とのトレードオフを考慮して、ユーザーが任意に設定することができる。

１−２．第２実施形態
第１実施形態では、ホストデバイス６が補正データＴＤを生成するのに対して、第２実施形態では、リアルタイムクロック回路３が補正データＴＤを生成する。以下、第２実施形態について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明は省略または簡略し、主に第１実施形態と異なる内容について説明する。

図１２は、第２実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図１２において、図１と同様の構成要素には同じ符号が付されている。

図１２に示すように、第２実施形態のリアルタイムクロックモジュール１では、リアルタイムクロック回路３は、図１と同様の構成要素を含み、さらに補正データ生成回路１５０を備える。

補正データ生成回路１５０は、イベント時刻レジスター８０が保持した計時データに基づいて補正データＴＤを生成する。補正データ生成回路１５０は、時刻データＴＳＴＭＰに含まれる２つの計時データを取得し、当該２つの計時データに基づいて補正データＴＤを生成する。具体的には、補正データ生成回路１５０は、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングが発生した回数をカウントし、基準信号ＲＥＦの電圧レベルが１回目とｎ＋１回目に遷移したタイミングでイベント時刻レジスター８０に保持された２つの計時データを取得する。例えば、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングは、基準信号ＲＥＦがローレベルからハイレベルに遷移するタイミングであってもよいし、基準信号ＲＥＦがハイレベルからローレベルに遷移するタイミングであってもよい。また、整数ｎは、前述の補正期間設定データＰＮの値である。そして、補正データ生成回路１５０は、取得した２つの計時データにそれぞれ含まれる計時データＳＵＢ＿Ｔの差分により、基準信号ＲＥＦのｎ周期の間隔での計時データＳＵＢ＿Ｔの変化量を算出し、補正データＴＤを生成する。このように、補正データＴＤは、基準信号ＲＥＦに同期した間隔での計時データＳＵＢ＿Ｔの変化量に基づいて生成されたデータである。

論理回路５０は、補正データ生成回路１５０が生成した補正データＴＤを用いて、第１実施形態と同様に、補正期間において第１分周回路２０に対して緩急処理を行う。

また、補正データ生成回路１５０は、基準信号ＲＥＦのｎ周期の間隔での計時データＳＵＢ＿Ｔの変化量が所定値よりも大きい場合は、割込発生回路１１０に割込み制御信号ＩＲＥを出力する。所定値は、例えば１秒である。割込発生回路１１０は、割込み制御信号ＩＲＥを受けると割込み信号ＩＲＱを発生し、割込み信号ＩＲＱを、リアルタイムクロック回路３の端子Ｐ８を介してホストデバイス６に出力する。ホストデバイス６は、割込み
信号ＩＲＱを受けると、割込み処理を行って現在時刻のデータをリアルタイムクロック回路３のライトバッファー６０に書き込み、計時回路４０の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔを更新する。

第２実施形態のリアルタイムクロックモジュール１のその他の構成は、第１実施形態と同様であるため、その設営を省略する。

図１３は、第２実施形態のリアルタイムクロック回路３の補正方法の手順の一例を示す図である。

図１３に示すように、まず、ホストデバイス６がリアルタイムクロック回路３のタイムスタンプ機能を有効にする（工程Ｓ１０１）。

次に、ホストデバイス６がリアルタイムクロック回路３に基準信号ＲＥＦを送信する（工程Ｓ１０２）。

次に、リアルタイムクロック回路３が、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングで、イベント時刻レジスター８０に計時データを保持する（工程Ｓ１０３）。工程Ｓ３において保持される計時データは、計時データＳＵＢ＿Ｔを含み、さらに計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔを含む。

そして、リアルタイムクロック回路３が基準信号ＲＥＦをｎ＋１回受信するまで（工程Ｓ１０４のＮ）、工程Ｓ１０２及び工程Ｓ１０３が繰り返される。整数ｎは、前述の補正期間設定データＰＮの値である。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、リアルタイムクロック回路３が基準信号ＲＥＦを３３回受信するまで、すなわち、基準信号ＲＥＦの１回目の受信から３２秒が経過するまで工程Ｓ１０２及び工程Ｓ１０３が繰り返される。

リアルタイムクロック回路３が基準信号ＲＥＦをｎ＋１回受信すると（工程Ｓ１０４のＹ）、ホストデバイス６がリアルタイムクロック回路３のタイムスタンプ機能を無効にする（工程Ｓ１０５）。

次に、リアルタイムクロック回路３が、イベント時刻レジスター８０に保持されたｎ＋１番目の計時データと１番目の計時データとの差分ΔＴを計算する（工程Ｓ１０６）。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、差分ΔＴは計時データの３２秒間の増加量に相当する。

そして、差分ΔＴの期待値に対する誤差が１秒以内である場合は（工程Ｓ１０７のＹ）、リアルタイムクロック回路３が、１秒未満の変化量ΔＳｕｂＣｎｔに基づき補正データＴＤを生成する（工程Ｓ１０８）。変化量ΔＳｕｂＣｎｔは、ｎ＋１番目の計時データＳＵＢ＿Ｔと１番目の計時データＳＵＢ＿Ｔとの差分である。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、差分ΔＴの期待値は３２秒であるので、差分ΔＴが３１秒以上３３秒以下である場合に工程Ｓ１０８が行われる。また、工程Ｓ１０８において、ホストデバイス６は、変化量ΔＳｕｂＣｎｔが−２５５〜＋２５５の範囲の値である前提で、補正データＴＤの値を２００ｈ−ΔＳｕｂＣｎｔによって計算する。

次に、リアルタイムクロック回路３が、工程Ｓ１０８で生成された補正データＴＤを用いて第１分周回路２０に対して緩急処理を行う（工程Ｓ１０９）。以降、リアルタイムクロック回路３は、補正データＴＤが更新されるまで、各補正期間において当該補正データＴＤを用いて時間的に分散して緩急処理を行う。

一方、差分ΔＴが１秒よりも大きい場合は（工程Ｓ１０７のＮ）、リアルタイムクロック回路３が、ホストデバイス６に割込み信号ＩＲＱを送信する（工程Ｓ１１０）。

次に、ホストデバイス６が、割込み信号ＩＲＱを受信し、現在時刻のデータをリアルタイムクロック回路３のライトバッファー６０に書き込む（工程Ｓ１１１）。例えば、ホストデバイス６は、年、月、日、時、分及び秒の時刻データ及び年、月、日、時、分及び秒を秒単位で表した時刻データをライトバッファー６０に書き込む。

次に、リアルタイムクロック回路３が、計時回路４０の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔをライトバッファー６０が保持する現在時刻のデータに更新する（工程Ｓ１１２）。

そして、工程Ｓ１０９又は工程Ｓ１１２の後、所定のインターバル時間が経過する毎に（工程Ｓ１１３のＹ）、工程Ｓ１０１〜工程Ｓ１１２が繰り返し行われる。

このように、本実施形態では、論理回路５０は、例えば、３２秒間の１秒未満の変化量ΔＳｕｂＣｎｔに基づいて生成された補正データＴＤに基づいて、同じく３２秒間の補正期間における第２クロック信号ＣＫ２の周波数が平均して１．０２４ｋＨｚとなるように緩急処理を行う。あるいは、論理回路５０は、２５．６秒間の１秒未満の変化量ΔＳｕｂＣｎｔに基づいて生成された補正データＴＤに基づいて、同じく２５．６秒である補正期間における第２クロック信号ＣＫ２の周波数が平均して１ｋＨｚとなるように緩急処理を行う。このように、１秒未満の変化量ΔＳｕｂＣｎｔを計算するための期間である基準信号ＲＥＦに同期した間隔と補正期間の長さを一致させることにより、補正データＴＤの値を変化量ΔＳｕｂＣｎｔの符号を反転した値とすればよく、補正データ生成回路１５０のサイズを低減させることができる。

以上に説明したように、第２実施形態では、リアルタイムクロック回路３において、補正データ生成回路１５０が、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングでイベント時刻レジスター８０に保持された計時データＳＵＢ＿Ｔに基づいて、補正データＴＤを生成する。したがって、第２実施形態によれば、ホストデバイス６が補正データＴＤを生成する必要がないので、ホストデバイス６の計算負荷を低減させることができる。

また、第２実施形態によれば、ホストデバイス６が計時データＳＵＢ＿Ｔを読み出す必要がないので、読み出しに要する遅延時間のばらつきによる計時データＳＵＢ＿Ｔの誤差が生じないので、補正データ生成回路１５０は正確な補正データＴＤを生成することができる。

その他、第２実施形態のリアルタイムクロックモジュール１は、適宜、第１実施形態のリアルタイムクロックモジュール１と同様の効果を奏する。

１−３．第３実施形態
第１実施形態では、ホストデバイス６はリアルタイムクロック回路３のイベント時刻レジスター８０に保持されている計時データを読み出して補正データＴＤを生成するのに対して、第３実施形態では、ホストデバイス６はリアルタイムクロック回路３から現在時刻の計時データを読み出して補正データＴＤを生成する。以下、第３実施形態について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明は省略または簡略し、主に第１実施形態と異なる内容について説明する。

第３実施形態のリアルタイムクロックモジュール１の機能ブロック図は、図１と同様であるため、その図示を省略する。

本実施形態では、ホストデバイス６は、内部で発生し、あるいは外部から受け取った基準信号ＲＥＦに同期した間隔で、リアルタイムクロック回路３から計時データを読み出す。ホストデバイス６が読み出す計時データは、計時データＳＵＢ＿Ｔを含み、さらに計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔを含む。

具体的には、ホストデバイス６は、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングで、リアルタイムクロック回路３に、計時データＳＵＢ＿Ｔ及び計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔの読み出しを要求するアクセス信号を送信する。例えば、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングは、基準信号ＲＥＦがローレベルからハイレベルに遷移するタイミングであってもよいし、基準信号ＲＥＦがハイレベルからローレベルに遷移するタイミングであってもよい。リアルタイムクロック回路３のインターフェース回路９０は、当該アクセス信号を受信し、読み出し対象となる計時データの読み出しを要求する不図示の読み出し要求信号を発生し、リードバッファー７０に出力する。そして、インターフェース回路９０は、リードバッファー７０が取得して保持した読み出し対象の計時データである読み出しデータＲＤＡＴを取得し、読み出しデータＲＤＡＴをシリアルデータ信号ＳＤＡに変換して端子Ｐ７を介してホストデバイス６に送信し、ホストデバイス６は、計時データを取得する。

その後、ホストデバイス６は、基準信号ＲＥＦの電圧レベルが遷移する所定のタイミングがｎ回発生すると、リアルタイムクロック回路３に、計時データＳＵＢ＿Ｔ及び計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔの読み出しを要求するアクセス信号を再度送信し、当該計時データを取得する。整数ｎは、前述の補正期間設定データＰＮの値である。そして、ホストデバイス６は、取得した２つの計時データにそれぞれ含まれる計時データＳＵＢ＿Ｔの差分により、基準信号ＲＥＦのｎ周期の間隔での計時データＳＵＢ＿Ｔの変化量を算出し、補正データＴＤを生成する。このように、補正データＴＤは、基準信号ＲＥＦに同期した間隔での計時データＳＵＢ＿Ｔの変化量に基づいて生成されたデータである。

論理回路５０は、記憶部１００に記憶された補正データＴＤを用いて、第１実施形態と同様に、補正期間において第１分周回路２０に対して緩急処理を行う。

また、ホストデバイス６は、基準信号ＲＥＦのｎ周期の間隔での計時データＳＵＢ＿Ｔの変化量が所定値よりも大きい場合は、現在時刻のデータをリアルタイムクロック回路３のライトバッファー６０に書き込み、計時回路４０の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔを更新する。

第３実施形態のリアルタイムクロックモジュール１のその他の構成は、第１実施形態と同様であるため、その設営を省略する。なお、リアルタイムクロック回路３は、タイムスタンプ機能及び割込発生機能がなくてもよいので、端子Ｐ５、イベント時刻レジスター８０及び割込発生回路１１０を備えていなくてもよい。

図１４は、第３実施形態のリアルタイムクロック回路３の補正方法の手順の一例を示す図である。

図１４に示すように、まず、基準信号ＲＥＦの電圧レベルが例えばローレベルからハイレベルに遷移すると（工程Ｓ２０１のＹ）、ホストデバイス６がリアルタイムクロック回路３から計時データを読み出す（工程Ｓ２０２）。工程Ｓ２０２において読み出される計時データは、計時データＳＵＢ＿Ｔを含み、さらに計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔを含む。

次に、基準信号ＲＥＦの電圧レベルが例えばローレベルからハイレベルにｎ回遷移すると（工程Ｓ２０３のＹ）、ホストデバイス６がリアルタイムクロック回路３から計時データを読み出す（工程Ｓ２０４）。工程Ｓ２０４において読み出される計時データは、計時データＳＵＢ＿Ｔを含み、さらに計時データＢＣＤ＿Ｔ又は計時データＢＩＮ＿Ｔを含む。整数ｎは、前述の補正期間設定データＰＮの値である。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、リアルタイムクロック回路３が基準信号ＲＥＦを３２回受信すると、すなわち、工程Ｓ２０１で基準信号ＲＥＦの電圧レベルが遷移してから３２秒が経過すると、再度、計時データが読み出される。

次に、ホストデバイス６が、工程Ｓ２０４で読み出した計時データと工程Ｓ２０２で読み出した計時データとの差分ΔＴを計算する（工程Ｓ２０５）。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、差分ΔＴは計時データの３２秒間の増加量に相当する。

そして、差分ΔＴの期待値に対する誤差が１秒以内である場合は（工程Ｓ２０６のＹ）、ホストデバイス６が、１秒未満の変化量ΔＳｕｂＣｎｔに基づき補正データＴＤを生成し、生成した補正データＴＤをリアルタイムクロック回路３の記憶部１００に書き込む（工程Ｓ２０７）。変化量ΔＳｕｂＣｎｔは、工程Ｓ２０４で読み出した計時データＳＵＢ＿Ｔと工程Ｓ２０２で読み出した計時データＳＵＢ＿Ｔとの差分である。例えば、ｎが３２であり、基準信号ＲＥＦの周期が１秒であれば、差分ΔＴの期待値は３２秒であるので、差分ΔＴが３１秒以上３３秒以下である場合に工程Ｓ２０７が行われる。また、工程Ｓ２０７において、ホストデバイス６は、変化量ΔＳｕｂＣｎｔが−２５５〜＋２５５の範囲の値である前提で、補正データＴＤの値を２００ｈ−ΔＳｕｂＣｎｔによって計算する。

次に、リアルタイムクロック回路３が、工程Ｓ２０７で記憶部１００に書き込まれた補正データＴＤを用いて第１分周回路２０に対して緩急処理を行う（工程Ｓ２０８）。以降、リアルタイムクロック回路３は、補正データＴＤが更新されるまで、各補正期間において当該補正データＴＤを用いて時間的に分散して緩急処理を行う。

一方、差分ΔＴが１秒よりも大きい場合は（工程Ｓ２０６のＮ）、ホストデバイス６が、現在時刻のデータをリアルタイムクロック回路３のライトバッファー６０に書き込む（工程Ｓ２０９）。例えば、ホストデバイス６は、年、月、日、時、分及び秒の時刻データ及び年、月、日、時、分及び秒を秒単位で表した時刻データをライトバッファー６０に書き込む。

次に、リアルタイムクロック回路３が、計時回路４０の計時データＢＣＤ＿Ｔ，ＢＩＮ＿Ｔをライトバッファー６０が保持する現在時刻のデータに更新する（工程Ｓ２１０）。

そして、工程Ｓ２０８又は工程Ｓ２１０の後、所定のインターバル時間が経過する毎に（工程Ｓ２１１のＹ）、工程Ｓ２０１〜工程Ｓ２１０が繰り返し行われる。

以上に説明したように、第３実施形態では、ホストデバイス６が、リアルタイムクロック回路３から計時データを読み出して補正データＴＤを生成し、生成した補正データＴＤをリアルタイムクロック回路３の記憶部１００に書き込む。したがって、第３実施形態によれば、リアルタイムクロック回路３が補正データＴＤを生成する必要がないので、リアルタイムクロック回路３のサイズを低減させることができる。

また、第３実施形態では、リアルタイムクロック回路３が、基準信号ＲＥＦの電圧レベ
ルが遷移する所定のタイミング毎に計時データを保持する必要がないので、リアルタイムクロック回路３のサイズを低減させ、あるいは、リアルタイムクロック回路３の処理負荷を低減させることができる。

その他、第３実施形態のリアルタイムクロックモジュール１は、適宜、第１実施形態のリアルタイムクロックモジュール１と同様の効果を奏する。

１−４．変形例
上記の各実施形態では、第２分周回路３０がバイナリーカウンターとして動作する場合は、補正データＴＤが生成される間隔及び補正期間の長さが、１Ｈｚの基準信号ＲＥＦの１周期の長さの３２倍に相当する３２秒である例を挙げ、第２分周回路３０がＢＣＤカウンターとして動作する場合は、補正データＴＤが生成される間隔及び補正期間の長さが、１．２５Ｈｚの基準信号ＲＥＦの１周期の長さの３２倍に相当する２５．６秒である例を挙げたが、補正データＴＤが生成される間隔及び補正期間の長さや基準信号ＲＥＦの周期はこれに限られない。例えば、基準信号ＲＥＦの１周期を、補正データＴＤが生成される間隔及び補正期間の長さである３２秒又は２５．６秒と一致させてもよい。

また、上記の各実施形態では、第２分周回路３０がＢＣＤカウンターとして動作する場合、１．２５Ｈｚの基準信号ＲＥＦの１周期の長さは０．８秒であり、１ＰＰＳの信号の１周期の長さである１秒の整数倍となっていないが、基準信号ＲＥＦの１周期の長さが１秒の整数倍となるようにしてもよい。例えば、基準信号ＲＥＦの１周期の長さを２５６秒とし、基準信号ＲＥＦの１周期の間隔で取得された２つの計時データＳＵＢ＿Ｔの差分を１／１０して符号を反転した値を補正データＴＤの値としてもよい。あるいは、基準信号ＲＥＦの１周期の長さを１秒とし、すなわち、１ＰＰＳの信号を基準信号ＲＥＦとし、基準信号ＲＥＦの２５６周期の間隔で取得された２つの計時データＳＵＢ＿Ｔの差分を１／１０して符号を反転した値を補正データＴＤの値としてもよい。

また、上記の各実施形態では、第１分周回路２０、第２分周回路３０及び計時回路４０が非同期リップル回路である例を挙げたが、第１分周回路２０、第２分周回路３０及び計時回路４０は同期型カウンター回路であってもよい。例えば、第１分周回路２０は第１クロック信号ＣＫ１に同期して動作するカウンター回路であってもよいし、第２分周回路２０は第２クロック信号ＣＫ２に同期して動作するカウンター回路であってもよいし、計時回路４０は第２クロック信号ＣＫ２又は第３クロック信号ＣＫ３に同期して動作するカウンター回路であってもよい。

２．電子機器
図１５は、上述した各実施形態のリアルタイムクロックモジュール１又はリアルタイムクロック回路３を用いた電子機器の実施形態の構成の一例を示す機能ブロック図である。また、図１６は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器３００は、リアルタイムクロックモジュール１、ホストデバイス３２０、操作部３３０、記憶部３４０、通信部３５０、表示部３６０及び音出力部３７０を含んで構成されている。なお、本実施形態の電子機器３００は、図１５の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

前述の通り、リアルタイムクロックモジュール１は、振動子２と、リアルタイムクロック回路３とを備える。

ホストデバイス３２０は、記憶部３４０等に記憶されているプログラムに従い、各種の
計算処理や制御処理を行う。具体的には、ホストデバイス３２０は、操作部３３０からの操作信号に応じた各種の処理、他の機器とデータ通信を行うために通信部３５０を制御する処理、表示部３６０に各種の情報を表示させるための表示信号を送信する処理、音出力部３７０から各種の音を出力させるための音信号を送信する処理等を行う。

また、ホストデバイス３２０は、リアルタイムクロック回路３と通信する。例えば、ホストデバイス３２０は、リアルタイムクロック回路３から計時データ等を読み出して各種の計算処理や制御処理を行う。また、ホストデバイス３２０は、リアルタイムクロック回路３に対して計時データの書き換え等を行う。また、ホストデバイス３２０は、リアルタイムクロック回路３に対して、前述の補正データＴＤを含む各種のデータや基準信号ＲＥＦを送信してもよい。ホストデバイス３２０は、例えば、ＭＣＵ（Micro Controller Unit）やＭＰＵ（Micro Processor Unit）によって実現される。なお、ホストデバイス３２０は、上述したホストデバイス６に対応する。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をホストデバイス３２０に出力する。ホストデバイス３２０は、例えば、操作部３３０から入力される信号に応じて、リアルタイムクロック回路３に時刻情報を設定することができる。

記憶部３４０は、ホストデバイス３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、記憶部３４０は、ホストデバイス３２０の作業領域として用いられ、記憶部３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ホストデバイス３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。記憶部３４０は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）を含んで構成され、例えば、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等によって実現される。

通信部３５０は、ホストデバイス３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３６０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ホストデバイス３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３６０には操作部３３０として機能するタッチパネルが設けられていてもよい。

音出力部３７０は、スピーカー等によって構成され、ホストデバイス３２０から入力される音信号に基づいて各種の情報を音や音声として出力する。

本実施形態の電子機器３００は、短時間で簡易に計時データの補正データを取得することが可能なリアルタイムクロック回路３を備えるので、高い信頼性を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、電子時計、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯ
Ｓ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態および変形例から以下の内容が導き出される。

リアルタイムクロック回路の一態様は、
振動子を発振させて第１クロック信号を生成する発振回路と、
前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、
前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、
前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、
基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う論理回路と、を備える。

このリアルタイムクロック回路では、論理回路が、基準信号に同期した間隔での１秒よりも短い時間の第１計時データの変化量に基づいて生成された補正データを用いて、第２クロック信号を生成する第１分周回路に対して緩急処理を行う。したがって、１秒以上の任意の短時間で生成された補正データを用いて、第２クロック信号が補正される。そして、第２分周回路が第２クロック信号を分周して第３クロック信号を生成し、計時回路が第３クロック信号に基づいて１秒以上の時間の第２計時データを生成するので、第２計時データが短時間で補正される。また、このリアルタイムクロック回路では、基準信号に同期した間隔での第１計時データの変化量に基づいて補正データが生成される。そのため、リアルタイムクロック回路が第３クロック信号を外部装置に出力し、外部装置が第３クロック信号の周波数を計測して補正データを作成する必要がない。したがって、このリアルタイムクロック回路によれば、短時間で簡易に計時データの補正データを取得することができる。さらに、このリアルタイムクロック回路では、補正データを用いた緩急処理が行われる期間の長さが、補正データを生成するために第１計時データの変化量が算出される間隔と一致するので、第１計時データの変化量の符号を反転した値を補正データの値とすることができる。したがって、このリアルタイムクロック回路によれば、補正データの生成が容易である。以上より、このリアルタイムクロック回路によれば、優れたユーザー利便性を実現することができる。

前記リアルタイムクロック回路の一態様において、
前記間隔は、前記第３クロック信号の周期よりも長く、
前記論理回路は、前記期間において、前記第２クロック信号の周期よりも長い時間間隔で前記緩急処理を行ってもよい。

このリアルタイムクロック回路によれば、補正データを生成するために第１計時データの変化量が算出される間隔が、１秒以上の第２計時データを生成する計時回路が用いる第３クロック信号の周期よりも長いので、論理回路は高い分解能で第２クロック信号を補正することができる。さらに、このリアルタイムクロック回路によれば、論理回路が、第２クロック信号の周期よりも長い時間間隔で時間的に分散して第１分周回路に対して緩急処理を行うので、第２クロック信号の周波数変動量のばらつきを小さくすることができる。

前記リアルタイムクロック回路の一態様は、
前記基準信号の電圧レベルが遷移する所定のタイミングで前記第１計時データを保持するバッファー回路を備えてもよい。

このリアルタイムクロック回路では、補正データが、基準信号の電圧レベルが遷移する所定のタイミングでバッファー回路に保持された第１計時データに基づいて生成される。したがって、このリアルタイムクロック回路によれば、例えば、外部装置がバッファー回路に保持された第１計時データを読み出して補正データを生成する場合において、第１計時データの読み出しに要する遅延時間にばらつきがあっても、遅延時間のばらつきによる第１計時データの誤差が生じないので、高い精度で計時データを補正することができる。

前記リアルタイムクロック回路の一態様は、
保持した前記第１計時データに基づいて前記補正データを生成する補正データ生成回路を備えてもよい。

このリアルタイムクロック回路では、補正データ生成回路が、基準信号の電圧レベルが遷移する所定のタイミングでバッファー回路に保持された第１計時データに基づいて、補正データを生成する。したがって、このリアルタイムクロック回路によれば、外部装置が補正データを生成する必要がないので、外部装置の計算負荷を低減させることができる。また、このリアルタイムクロックによれば、外部装置が第１計時データを読み出す必要がないので、読み出しに要する遅延時間のばらつきによる第１計時データの誤差が生じないので、高い精度で計時データを補正することができる。

前記リアルタイムクロック回路の一態様は、
前記第１計時データを送信するインターフェース回路を備えてもよい。

このリアルタイムクロック回路によれば、外部装置が、インターフェース回路が送信する第１計時データを受信して補正データを生成することができる。したがって、リアルタイムクロック回路が補正データを生成する必要がないので、リアルタイムクロック回路のサイズを低減させることができる。

前記リアルタイムクロック回路の一態様において、
前記インターフェース回路は、前記間隔を指定する情報を受信してもよい。

このリアルタイムクロック回路によれば、補正データを生成するために第１計時データの変化量が算出される間隔、すなわち、補正データを用いた緩急処理が行われる期間の長さを、補正の精度と補正に要する時間とのトレードオフを考慮して、ユーザーが任意に設定することができる。

リアルタイムクロックモジュールの一態様は、
前記リアルタイムクロック回路の一態様と、
前記振動子と、を備える。

電子機器の一態様は、
前記リアルタイムクロック回路の一態様と、
前記リアルタイムクロック回路と通信するホストデバイスと、を備える。

リアルタイムクロック回路の補正方法の一態様は、
振動子を発振させて第１クロック信号を生成する発振回路と、前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、を備えたリアルタイムクロック回路の補正方法であって、
前記リアルタイムクロック回路が、基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う工程を備える。

このリアルタイムクロック回路の補正方法では、リアルタイムクロック回路が、基準信号に同期した間隔での１秒よりも短い時間の第１計時データの変化量に基づいて生成された補正データを用いて、第２クロック信号を生成する第１分周回路に対して緩急処理を行う。したがって、１秒以上の任意の短時間で生成された補正データを用いて、第２クロック信号が補正される。そして、第２分周回路が第２クロック信号を分周して第３クロック信号を生成し、計時回路が第３クロック信号に基づいて１秒以上の時間の第２計時データを生成するので、第２計時データが短時間で補正される。また、このリアルタイムクロック回路の補正方法では、基準信号に同期した間隔での第１計時データの変化量に基づいて補正データが生成される。そのため、リアルタイムクロック回路が第３クロック信号を外部装置に出力し、外部装置が第３クロック信号の周波数を計測して補正データを作成する必要がない。したがって、このリアルタイムクロック回路の補正方法によれば、短時間で簡易に計時データの補正データを取得することができる。さらに、このリアルタイムクロック回路の補正方法では、補正データを用いた緩急処理が行われる期間の長さが、補正データを生成するために第１計時データの変化量が算出される間隔と一致するので、第１計時データの変化量の符号を反転した値を補正データの値とすることができる。したがって、このリアルタイムクロック回路の補正方法によれば、補正データの生成が容易である。以上より、このリアルタイムクロック回路の補正方法によれば、優れたユーザー利便性を実現することができる。

前記リアルタイムクロック回路の補正方法の一態様は、
ホストデバイスが、前記リアルタイムクロック回路に前記基準信号を送信する工程と、
前記リアルタイムクロック回路が、前記基準信号の電圧レベルが遷移する所定のタイミング毎に前記第１計時データを保持する工程と、
前記リアルタイムクロック回路が、前記ホストデバイスに割込み信号を送信する工程と、
前記ホストデバイスが、前記割込み信号を受信し、前記間隔で保持された２つの前記第１計時データを読み出す工程と、
前記ホストデバイスが、読み出した２つの前記第１計時データに基づいて前記補正データを生成し、生成した前記補正データを前記リアルタイムクロック回路の記憶部に書き込む工程と、を含んでもよい。

このリアルタイムクロック回路の補正方法では、ホストデバイスが、リアルタイムクロック回路から第１計時データを読み出して補正データを生成し、生成した補正データをリアルタイムクロック回路の記憶部に書き込む。したがって、このリアルタイムクロック回路の補正方法によれば、リアルタイムクロック回路が補正データを生成する必要がないので、リアルタイムクロック回路のサイズを低減させることができる。また、このリアルタイムクロック回路の補正方法では、リアルタイムクロック回路が基準信号の電圧レベルが遷移する所定のタイミングで保持した第１計時データに基づいて、ホストデバイスが補正データを生成する。したがって、このリアルタイムクロック回路の補正方法によれば、ホストデバイスが第１計時データの読み出しに要する遅延時間にばらつきがあっても、遅延時間のばらつきによる第１計時データの誤差が生じないので、高い精度で計時データを補正することができる。

前記リアルタイムクロック回路の補正方法の一態様は、
ホストデバイスが、前記リアルタイムクロック回路に前記基準信号を送信する工程と、
前記リアルタイムクロック回路が、前記基準信号の電圧レベルが遷移する所定のタイミング毎に前記第１計時データを保持する工程と、
前記リアルタイムクロック回路が、前記間隔で保持された２つの前記第１計時データに基づいて前記補正データを生成する工程と、を含んでもよい。

このリアルタイムクロック回路の補正方法では、リアルタイムクロック回路が、基準信号の電圧レベルが遷移する所定のタイミングでバッファー回路に保持された第１計時データに基づいて、補正データを生成する。したがって、このリアルタイムクロック回路の補正方法によれば、ホストデバイスが補正データを生成する必要がないので、ホストデバイスの計算負荷を低減させることができる。また、このリアルタイムクロック回路の補正方法では、リアルタイムクロック回路が、基準信号の電圧レベルが遷移する所定のタイミングで保持した第１計時データに基づいて、補正データを生成する。したがって、このリアルタイムクロック回路の補正方法によれば、ホストデバイスが第１計時データを読み出す必要がないので、読み出しに要する遅延時間のばらつきによる第１計時データの誤差が生じないので、高い精度で計時データを補正することができる。

前記リアルタイムクロック回路の補正方法の一態様は、
ホストデバイスが、前記間隔で前記リアルタイムクロック回路から２つの前記第１計時データを読み出す工程と、
前記ホストデバイスが、読み出した２つの前記第１計時データに基づいて前記補正データを生成し、生成した前記補正データを前記リアルタイムクロック回路の記憶部に書き込む工程と、を含んでもよい。

このリアルタイムクロック回路の補正方法では、ホストデバイスが、リアルタイムクロック回路から第１計時データを読み出して補正データを生成し、生成した補正データをリアルタイムクロック回路の記憶部に書き込む。したがって、このリアルタイムクロック回路の補正方法によれば、リアルタイムクロック回路が補正データを生成する必要がないので、リアルタイムクロック回路のサイズを低減させることができる。また、このリアルタイムクロック回路の補正方法では、リアルタイムクロック回路が、基準信号の電圧レベルが遷移する所定のタイミング毎に第１計時データを保持する必要がないので、リアルタイムクロック回路のサイズを低減させ、あるいは、リアルタイムクロック回路の処理負荷を低減させることができる。

１…リアルタイムクロックモジュール、２…振動子、３…リアルタイムクロック回路、４
…メイン電源、５…バックアップ電源、６…ホストデバイス、１０…発振回路、２０…第１分周回路、２１…分周回路、２２〜２５…２分周回路、３０…第２分周回路、３１〜３Ａ…２分周回路、３Ｂ，３Ｃ，３Ｄ…カウンター、４０…計時回路、４１〜４７…カウンター、５０…論理回路、６０…ライトバッファー、７０…リードバッファー、８０…イベント時刻レジスター、９０…インターフェース回路、１００…記憶部、１１０…割込発生回路、１２０…電源電圧選択回路、１３０…電源電圧判定回路、１４０…レギュレーター、１５０…補正データ生成回路、３００…電子機器、３２０…ホストデバイス、３３０…操作部、３４０…記憶部、３５０…通信部、３６０…表示部、３７０…音出力部

Claims (12)

1. 振動子を発振させて第１クロック信号を生成する発振回路と、
   前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、
   前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、
   前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、
   基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う論理回路と、を備える、リアルタイムクロック回路。
2. 前記間隔は、前記第３クロック信号の周期よりも長く、
   前記論理回路は、前記期間において、前記第２クロック信号の周期よりも長い時間間隔で前記緩急処理を行う、請求項１に記載のリアルタイムクロック回路。
3. 前記基準信号の電圧レベルが遷移する所定のタイミングで前記第１計時データを保持するバッファー回路を備える、請求項１又は２に記載のリアルタイムクロック回路。
4. 保持した前記第１計時データに基づいて前記補正データを生成する補正データ生成回路を備える、請求項３に記載のリアルタイムクロック回路。
5. 前記第１計時データを送信するインターフェース回路を備える、請求項１乃至４のいずれか一項に記載のリアルタイムクロック回路。
6. 前記インターフェース回路は、前記間隔を指定する情報を受信する、請求項５に記載のリアルタイムクロック回路。
7. 請求項１乃至６のいずれか一項に記載のリアルタイムクロック回路と、
   前記振動子と、を備えた、リアルタイムクロックモジュール。
8. 請求項１乃至６のいずれか一項に記載のリアルタイムクロック回路と、
   前記リアルタイムクロック回路と通信するホストデバイスと、を備えた、電子機器。
9. 振動子を発振させて第１クロック信号を生成する発振回路と、前記第１クロック信号を分周して第２クロック信号を生成する第１分周回路と、前記第２クロック信号を分周して第３クロック信号を生成するとともに、前記第２クロック信号に基づいて１秒よりも短い時間の第１計時データを生成する第２分周回路と、前記第３クロック信号に基づいて１秒以上の時間の第２計時データを生成する計時回路と、を備えたリアルタイムクロック回路の補正方法であって、
   前記リアルタイムクロック回路が、基準信号に同期した間隔での前記第１計時データの変化量に基づいて生成された補正データを用いて、前記間隔に相当する長さの期間において、前記第１分周回路に対して緩急処理を行う工程を備える、リアルタイムクロック回路の補正方法。
10. ホストデバイスが、前記リアルタイムクロック回路に前記基準信号を送信する工程と、
    前記リアルタイムクロック回路が、前記基準信号の電圧レベルが遷移する所定のタイミング毎に前記第１計時データを保持する工程と、
    前記リアルタイムクロック回路が、前記ホストデバイスに割込み信号を送信する工程と、
    前記ホストデバイスが、前記割込み信号を受信し、前記間隔で保持された２つの前記第１計時データを読み出す工程と、
    前記ホストデバイスが、読み出した２つの前記第１計時データに基づいて前記補正データを生成し、生成した前記補正データを前記リアルタイムクロック回路の記憶部に書き込む工程と、を含む、請求項９に記載のリアルタイムクロック回路の補正方法。
11. ホストデバイスが、前記リアルタイムクロック回路に前記基準信号を送信する工程と、
    前記リアルタイムクロック回路が、前記基準信号の電圧レベルが遷移する所定のタイミング毎に前記第１計時データを保持する工程と、
    前記リアルタイムクロック回路が、前記間隔で保持された２つの前記第１計時データに基づいて前記補正データを生成する工程と、を含む、請求項９に記載のリアルタイムクロック回路の補正方法。
12. ホストデバイスが、前記間隔で前記リアルタイムクロック回路から２つの前記第１計時データを読み出す工程と、
    前記ホストデバイスが、読み出した２つの前記第１計時データに基づいて前記補正データを生成し、生成した前記補正データを前記リアルタイムクロック回路の記憶部に書き込む工程と、を含む、請求項９に記載のリアルタイムクロック回路の補正方法。

Images