JP2023161696A - リアルタイムクロックモジュール及び電子機器 - Google Patents

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Abstract

Figure 2023161696000001
【課題】時刻データを書き込むメモリーデバイスの消費電力を低減させることが可能なリアルタイムクロックモジュールを提供すること。
【解決手段】メモリーデバイスと接続されるリアルタイムクロックモジュールであって、計時を行って時刻データを生成する計時回路と、前記メモリーデバイスに対してマスターインターフェースとして機能する第１インターフェース回路と、前記メモリーデバイスに電源電圧を供給する電源回路と、前記メモリーデバイスへの前記電源電圧の供給を開始した後に、前記第１インターフェース回路を介して前記メモリーデバイスに前記時刻データの少なくとも一部の時刻桁に対応する対象時刻データを書き込み、前記対象時刻データを書き込んだ後に前記電源電圧の供給を停止する制御回路と、を備える、リアルタイムクロックモジュール。
【選択図】図２

Description

本発明は、リアルタイムクロックモジュール及び電子機器に関する。
特許文献１には、初期電源投入により、不揮発性メモリーで記憶しているリアルタイムデータを揮発性メモリーに転送し、リアルタイムデータの転送終了により、不揮発性メモリーへの電流供給を止め、揮発性メモリーで記憶しているリアルタイムデータと、発振回路から入力した源振とを利用してリアルタイムクロック回路で計時を行うことにより、低電圧および低電流で動作するリアルタイムクロック装置が開示されている。
特開２００７－３２８４０４号公報
しかしながら、特許文献１に記載のリアルタイムクロック装置は、内蔵される不揮発性メモリーに対する初期電源投入直後の電流供給を制御することにより不揮発性メモリーの消費電力を低減させているが、時刻データを書き込むためのメモリーデバイスを外付けした場合に当該メモリーデバイスの消費電力を低減させることはできない。
本発明に係るリアルタイムクロックモジュールの一態様は、
メモリーデバイスと接続されるリアルタイムクロックモジュールであって、
計時を行って時刻データを生成する計時回路と、
前記メモリーデバイスに対してマスターインターフェースとして機能する第１インターフェース回路と、
前記メモリーデバイスに電源電圧を供給する電源回路と、
前記メモリーデバイスへの前記電源電圧の供給を開始した後に、前記第１インターフェース回路を介して前記メモリーデバイスに前記時刻データの少なくとも一部の時刻桁に対応する対象時刻データを書き込み、前記メモリーデバイスに前記対象時刻データを書き込んだ後に前記メモリーデバイスへの前記電源電圧の供給を停止する制御回路と、
を備える。
本発明に係る電子機器の一態様は、
前記リアルタイムクロックモジュールの一態様と、
前記メモリーデバイスと、を備える。
第１実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図。 第１実施形態のリアルタイムクロックモジュールの機能ブロック図。 制御回路によるイベントトリガー信号に基づくタイムスタンプ処理の一例を示すタイミングチャート図。 プロセッサーの構成例を示す図。 第１実施形態におけるキャプチャーデータの一例を示す図。 第２実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図。 第２実施形態のリアルタイムクロックモジュールの機能ブロック図。 制御回路によるタイマートリガー信号に基づくタイムスタンプ処理の一例を示すタイミングチャート図。 第２実施形態におけるキャプチャーデータの一例を示す図。 電子機器の機能ブロック図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．リアルタイムクロックモジュール
１－１．第１実施形態
図１は、第１実施形態のリアルタイムクロックモジュールを含むシステムの構成例を示す図である。
図１に示すように、第１実施形態のリアルタイムクロックモジュール１は、メイン電源４、バックアップ電源５、ホストデバイス６及びメモリーデバイス７と接続される。
リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給され、バックアップ電源５から電源電圧ＶＢＡＴが供給される。リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給されているときは電源電圧ＶＤＤで動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると電源電圧ＶＢＡＴで動作する。したがって、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。
ホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作する。本実施形態では、ホストデバイス６とリアルタイムクロックモジュール１とは、ホストデバイス６がマスター、リアルタイムクロックモジュール１がスレーブとして、Ｉ２Ｃバスを介して通信する。Ｉ２Ｃは、Inter-Integrated Circuitの略である。ホストデバイス６は、例えば、ＭＣＵやＭＰＵによって実現される。ＭＣＵはMicro Controller Unitの略であり、ＭＰＵはMicro Processor Unitの略である。
メモリーデバイス７は、リアルタイムクロックモジュール１から電源電圧ＭＶＤＤが供給されて動作する。メモリーデバイス７は、例えば、ＥＥＰＲＯＭ等の不揮発性メモリーである。ＥＥＰＲＯＭは、Electrically Erasable Programmable Read-Only Memoryの略である。
本実施形態では、リアルタイムクロックモジュール１とメモリーデバイス７は、リアルタイムクロックモジュール１がマスター、メモリーデバイス７がスレーブとして、Ｉ２Ｃバスを介して通信する。
図２は、第１実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図２に示すように、リアルタイムクロックモジュール１は、振動子２と、リアルタイムクロック回路３とを備える。
リアルタイムクロックモジュール１は、メイン電源４からリアルタイムクロック回路３の端子Ｐ１を介して電源電圧ＶＤＤが供給され、バックアップ電源５からリアルタイムクロック回路３の端子Ｐ２を介して電源電圧ＶＢＡＴが供給される。
振動子２は、音叉型水晶振動子、ＡＴカット水晶振動子、ＳＣカット水晶振動子等であってもよいし、ＳＡＷ共振子や水晶振動子以外の圧電振動子であってもよい。ＳＡＷは、Surface Acoustic Waveの略である。また、振動子２は、シリコン半導体を材料とするＭＥＭＳ振動子であってもよい。ＭＥＭＳは、Micro Electro Mechanical Systemsの略である。振動子２は、圧電効果によって励振されてもよいし、クーロン力によって駆動されてもよい。
リアルタイムクロック回路３は、発振回路１０、分周回路２０、計時回路３０、イベントトリガー回路４０、制御回路５０、第１インターフェース回路６０、レジスター群７０、第２インターフェース回路８０、温度センサー９０、発振監視回路１００、電源電圧監視回路１１０、電源電圧選択回路１２０、電源回路１３０及び割込発生回路１４０を備える。ただし、リアルタイムクロック回路３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。本実施形態では、リアルタイムクロック回路３は、１チップの集積回路であるが、複数チップの集積回路で構成されてもよいし、少なくとも一部がディスクリート部品で構成されてもよい。
電源電圧監視回路１１０は、電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが所定の電圧値ＶＴ１以上であるか否かを判定し、判定信号ＶＤＥＴを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＤＤが電圧値ＶＴ１以上であると判定した場合はハイレベルの判定信号ＶＤＥＴを出力し、電源電圧ＶＤＤが電圧値ＶＴ１未満であると判定した場合はローレベルの判定信号ＶＤＥＴを出力する。
また、電源電圧監視回路１１０は、電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが所定の電圧値ＶＴ２以下であるか否かを判定し、第１電源電圧低下信号ＶＤＤＬＯＷを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＤＤが電圧値ＶＴ２以下であると判定した場合はハイレベルの第１電源電圧低下信号ＶＤＤＬＯＷを出力し、電源電圧ＶＤＤが電圧値ＶＴ２よりも大きいと判定した場合はローレベルの第１電源電圧低下信号ＶＤＤＬＯＷを出力する。なお、電圧値ＶＴ２は、電圧値ＶＴ１と同じであってもよいし、異なっていてもよい。
また、電源電圧監視回路１１０は、電源電圧ＶＢＡＴを監視し、電源電圧ＶＢＡＴが所定の電圧値ＶＴ３以下であるか否かを判定し、第２電源電圧低下信号ＶＢＡＴＬＯＷを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＢＡＴが電圧値ＶＴ３以下であると判定した場合はハイレベルの第２電源電圧低下信号ＶＢＡＴＬＯＷを出力し、電源電圧ＶＢＡＴが電圧値ＶＴ３よりも大きいと判定した場合はローレベルの第２電源電圧低下信号ＶＢＡＴＬＯＷを出力する。
また、電源電圧監視回路１１０は、電源電圧選択回路１２０から出力される電源電圧ＶＯＵＴを監視し、電源電圧ＶＯＵＴが所定の電圧値ＶＴ４以下であるか否かを判定し、第３電源電圧低下信号ＶＴＭＰＬＯＷを出力する。本実施形態では、電源電圧監視回路１１０は、電源電圧ＶＯＵＴが電圧値ＶＴ４以下であると判定した場合はハイレベルの第３電源電圧低下信号ＶＴＭＰＬＯＷを出力し、電源電圧ＶＯＵＴが電圧値ＶＴ４よりも大きいと判定した場合はローレベルの第３電源電圧低下信号ＶＴＭＰＬＯＷを出力する。
このように、電源電圧監視回路１１０は、電源電圧ＶＤＤ，ＶＢＡＴ，ＶＯＵＴを監視し、それぞれ電源電圧監視データである第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷを生成する。
電源電圧選択回路１２０は、判定信号ＶＤＥＴに基づいて電源電圧ＶＤＤ又は電源電圧ＶＢＡＴを選択して電源電圧ＶＯＵＴとして出力する。具体的には、電源電圧選択回路１２０は、判定信号ＶＤＥＴがハイレベルである場合、すなわち、電源電圧監視回路１１０により電源電圧ＶＤＤが電圧値ＶＴ１以上であると判定された場合は、電源電圧ＶＤＤを選択する。また、電源電圧選択回路１２０は、判定信号ＶＤＥＴがローレベルである場合、すなわち、電源電圧監視回路１１０により電源電圧ＶＤＤが電圧値ＶＴ１未満であると判定された場合は、電源電圧ＶＢＡＴを選択する。
したがって、メイン電源４からリアルタイムクロックモジュール１に電源電圧ＶＤＤが供給されているときは、電源電圧ＶＯＵＴは、電源電圧ＶＤＤであり、ＶＴ１以上の所定の電圧値である。メイン電源４からリアルタイムクロックモジュール１への電源電圧ＶＤＤの供給が遮断されると、電源電圧ＶＯＵＴは、直ちに電源電圧ＶＢＡＴに切り替わり、ＶＴ１以下の所定の電圧値となる。そのため、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。これに対して、リアルタイムクロックモジュール１の動作を制御するホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると動作を停止する。
電源回路１３０は、電源電圧ＶＯＵＴに基づいて、一定の電圧値の安定化された電源電圧ＶＯＳＣ及び電源電圧ＶＬＯＧＩＣを生成する。電源回路１３０は、例えば、レギュレーターによって実現される。
電源電圧ＶＯＳＣは、発振回路１０に供給される。また、電源電圧ＶＬＯＧＩＣは、分周回路２０、計時回路３０、イベントトリガー回路４０、制御回路５０、第１インターフェース回路６０、レジスター群７０、第２インターフェース回路８０、温度センサー９０、発振監視回路１００、電源電圧監視回路１１０及び割込発生回路１４０に供給される。
さらに、電源回路１３０は、制御回路５０からの指示に応じて電源電圧ＭＶＤＤを生成し、リアルタイムクロック回路３の端子Ｐ５を介してメモリーデバイス７に電源電圧ＭＶＤＤを供給する。
温度センサー９０は、温度に応じて大きさが変化する温度信号ＶＴＭＰを出力する。温度信号ＶＴＭＰは、デジタル信号であってもよいし、アナログ信号であってもよい。
発振回路１０は、振動子２を発振させて第１クロック信号ＣＫ１を生成する。具体的には、発振回路１０は、リアルタイムクロック回路３の端子Ｐ３，Ｐ４を介して振動子２の両端と電気的に接続されており、振動子２の出力信号を増幅してフィードバックすることにより振動子２を発振させて第１クロック信号ＣＫ１を出力する。また、発振回路１０は、温度センサー９０から出力される温度信号ＶＴＭＰに応じて第１クロック信号ＣＫ１の周波数を変化させることにより、第１クロック信号ＣＫ１の周波数が温度によらず一定となるように制御する温度補償回路を内蔵している。本実施形態では、第１クロック信号ＣＫ１の周波数は３２．７６８ｋＨｚである。ただし、第１クロック信号ＣＫ１の周波数は特に限定されない。本実施形態では、電源電圧ＶＯＵＴが電圧値ＶＴ４よりも大きい場合、すなわち、第３電源電圧低下信号ＶＴＭＰＬＯＷがローレベルのときは、温度補償回路が正常に動作する。一方、電源電圧ＶＯＵＴが電圧値ＶＴ４以下の場合、すなわち、第３電源電圧低下信号ＶＴＭＰＬＯＷがハイレベルのときは、温度補償回路の正常動作が保証されないので、温度補償回路は動作を停止する。
発振監視回路１００は、第１クロック信号ＣＫ１を監視し、発振回路１０が発振動作を停止したか否かを判定し、発振停止信号ＦＳＴを出力する。本実施形態では、発振監視回路１００は、第１クロック信号ＣＫ１の論理レベルが所定時間継続して反転しない場合に発振回路１０が発振動作を停止したと判定し、ハイレベルの発振停止信号ＦＳＴを出力する。また、発振監視回路１００は、第１クロック信号ＣＫ１論理レベルが所定時間内に反転する場合に発振回路１０が発振動作を停止していないと判定し、ローレベルの発振停止信号ＦＳＴを出力する。このように、発振監視回路１００は、第１クロック信号ＣＫ１を監視し、発振監視データである発振停止信号ＦＳＴを生成する。
分周回路２０は、第１クロック信号ＣＫ１を分周して、所望の周波数を有する第２クロック信号ＣＫ２を生成する。本実施形態では、分周回路２０の分周比が３２であり、第２クロック信号ＣＫ２の周波数は１．０２４ｋＨｚである。ただし、分周回路２０の分周比や第２クロック信号ＣＫ２の周波数は特に限定されない。
計時回路３０は、第２クロック信号ＣＫ２に基づいて計時を行って時刻データＴＭを生成する。本実施形態では、時刻データＴＭは、時刻桁として、１／１０２４秒、秒、分、時、日、月、年を有する。具体的には、時刻データＴＭは、１／１０２４秒単位の時刻を０～１０２３で表すバイナリー形式のサブ秒データ、秒単位の時刻を０～５９で表すＢＣＤ形式の秒データ、分単位の時刻を０～５９で表すＢＣＤ形式の分データ、時単位の時刻を０～２３で表すＢＣＤ形式の時データ、日単位の時刻を１～３１で表すＢＣＤ形式の日データ、月単位の時刻を１～１２で表すＢＣＤ形式の月データ及び年単位の時刻を０～９９９９で表すＢＣＤ形式の年データによって構成されている。ＢＣＤは、Binary Coded Decimalの略である。
イベントトリガー回路４０には、ホストデバイス６からリアルタイムクロック回路３の端子Ｐ１０，Ｐ１１，Ｐ１２を介してそれぞれ入力される第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３が入力される。また、イベントトリガー回路４０には、第２インターフェース回路８０から出力されるイベントコマンド検出信号ＷＲＣｏｍが入力される。また、イベントトリガー回路４０には、電源電圧監視回路１１０から出力される第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷが入力される。また、イベントトリガー回路４０には、発振監視回路１００から出力される発振停止信号ＦＳＴが入力される。そして、イベントトリガー回路４０は、イベントコマンド検出信号ＷＲＣｏｍ、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ及び発振停止信号ＦＳＴの少なくとも１つの立ち上がりエッジが発生すると、ハイパルスのイベントトリガー信号ＥＶＴＲＧを出力する。また、イベントトリガー回路４０は、第１イベント信号ＥＶＩＮ１の指定されたエッジ、第２イベント信号ＥＶＩＮ２の指定されたエッジ及び第３イベント信号ＥＶＩＮ３の指定されたエッジの少なくとも１つが発生した場合も、ハイパルスのイベントトリガー信号ＥＶＴＲＧを出力する。イベントトリガー信号ＥＶＴＲＧを発生させる第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３の各エッジは、レジスター群７０に含まれるイベント制御レジスターによって、それぞれ立ち上がりエッジ、立ち下がりエッジ又は両エッジを指定可能であってもよい。
制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を制御するとともに、第１インターフェース回路６０を介してメモリーデバイス７に対する時刻データＴＭの書き込みを制御する。具体的には、制御回路５０は、電源回路１３０を制御してメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始した後に、第１インターフェース回路６０を介してメモリーデバイス７に時刻データＴＭの少なくとも一部の時刻桁に対応する対象時刻データを書き込み、メモリーデバイス７に対象時刻データを書き込んだ後に電源回路１３０を制御してメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
特に、本実施形態では、制御回路５０は、イベントの発生に応じて、メモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。また、制御回路５０は、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、計時回路３０が生成した時刻データＴＭの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択する。すなわち、制御回路５０は、イベントトリガー回路４０から出力されるイベントトリガー信号ＥＶＴＲＧに応じて、メモリーデバイス７への電源電圧ＭＶＤＤの供給を開始するとともに、対象イベントデータ及び対象時刻データを選択する。
複数種類のイベントデータは、それぞれ電源電圧監視回路１１０が生成した電源電圧監視データである第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ及び第３電源電圧低下信号ＶＴＭＰＬＯＷを含んでもよい。また、複数種類のイベントデータは、発振監視回路１００が生成した発振監視データである発振停止信号ＦＳＴを含んでもよい。
また、イベントは、リアルタイムクロックモジュール１の外部から入力される外部入力信号によって発生し、複数種類のイベントデータは、当該外部入力信号に対応するデータを含んでもよい。本実施形態では、当該外部入力信号は、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントを発生させるイベント発生コマンドであり、当該外部入力信号に対応するデータは、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントコマンド検出信号ＷＲＣｏｍである。
そして、制御回路５０は、対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴを、第１インターフェース回路６０を介してメモリーデバイス７に記憶させる。すなわち、制御回路５０は、イベントトリガー信号ＥＶＴＲＧに応じて、対象時刻データと対象イベントデータとを対応づけてメモリーデバイス７に記憶させるタイムスタンプ処理を行う。
さらに、制御回路５０は、タイムスタンプ処理を終了した後、メモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
図３は、制御回路５０によるイベントトリガー信号ＥＶＴＲＧに基づくタイムスタンプ処理の一例を示すタイミングチャート図である。図３の例では、時刻ｔ１においてイベントトリガー信号ＥＶＴＲＧがローレベルからハイレベルに変化し、時刻ｔ２において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。次に、時刻ｔ２～ｔ３の期間において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を継続するとともに、第１インターフェース回路６０を介して、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込む。そして、メモリーデバイス７へのキャプチャーデータＣＰＤＴの書き込み終了後の時刻ｔ３において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
本実施形態では、制御回路５０は、プロセッサー５１と、不揮発性メモリー５２とを含む。不揮発性メモリー５２は、対象時刻データ及び対象イベントデータを指定する命令セット５２１を記憶しており、プロセッサー５１は、第１クロック信号ＣＫ１に同期して、命令セット５２１に基づいて、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始させた後、対象時刻データ及び対象イベントデータを選択し、第１インターフェース回路６０を介してメモリーデバイス７に記憶させた後、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。すなわち、命令セット５２１は、制御回路５０がタイムスタンプ処理を行うために必要な複数の命令コードによって構成される。
なお、消費電力を低減させるために、プロセッサー５１は、イベントトリガー信号ＥＶＴＲＧの発生によってスリープ状態から復帰して電源回路１３０の制御処理及びタイムスタンプ処理を行い、これらの処理を終了すると再びスリープ状態に移行してもよい。
図４は、プロセッサー５１の構成例を示す図である。図４に示すように、プロセッサー５１は、フェッチ回路５１１、デコード回路５１２、論理演算回路５１３、データバッファー５１４及びキャプチャー回路５１５を含む。
フェッチ回路５１１は、第１クロック信号ＣＫ１に同期して、命令セット５２１に含まれる各命令コードを順番にフェッチする。
デコード回路５１２は、第１クロック信号ＣＫ１に同期して、フェッチ回路５１１がフェッチした各命令コードを順番にデコードし、デコード結果に応じた制御信号を出力する。
論理演算回路５１３は、デコード回路５１２から出力される制御信号に応じて複数の入力データから選択された１つ又は２つの入力データに対して、当該制御信号に応じて複数種類の論理演算から選択された論理演算を行う。複数の入力データは、時刻データＴＭに含まれるサブ秒データ、秒データ、分データ、時データ、日データ、月データ及び年データ、複数種類のイベントデータに含まれる第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ、発振停止信号ＦＳＴ、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントコマンド検出信号ＷＲＣｏｍ等である。複数種類の論理演算は、例えば、スルー演算、ＮＯＴ演算、ＡＮＤ演算、ＯＲ演算、ＸＯＲ演算、ビットシフト演算、加算、減算等である。
データバッファー５１４は、第１クロック信号ＣＫ１に同期して、論理演算回路５１３から出力されるデータを保持する。
キャプチャー回路５１５は、デコード回路５１２から出力される制御信号に従い、第１クロック信号ＣＫ１に同期して、データバッファー５１４が保持しているデータを、第１インターフェース回路６０を介してメモリーデバイス７の所定のアドレスに書き込み、アドレスをインクリメントする。データバッファー５１４には、キャプチャーデータＣＰＤＴを構成する、例えば８ビットの各データが順番に保持され、キャプチャー回路５１５は、当該各データを、第１インターフェース回路６０を介してメモリーデバイス７に書き込む。
本実施形態では、プロセッサー５１は、命令セット５２１に従い、イベントトリガー信号ＥＶＴＲＧが発生したときに、選択された対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴをメモリーデバイス７に記憶させることができる。すなわち、キャプチャーデータＣＰＤＴを構成する各データは、命令セット５２１によって任意に選択可能である。
また、プロセッサー５１は、命令セット５２１に従い、イベントトリガー信号ＥＶＴＲＧが発生したときに、イベントトリガー信号ＥＶＴＲＧの発生要因が、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ、発振停止信号ＦＳＴ、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３、及びイベントコマンド検出信号ＷＲＣｏｍから選択された１種類又は複数種類の信号のいずれかである場合のみ、タイムスタンプ処理を行うこともできる。すなわち、タイムスタンプ処理のトリガー要因となる信号は、命令セット５２１によって任意に選択可能である。例えば、命令セット５２１により、タイムスタンプ処理のトリガー要因となる信号として第１イベント信号ＥＶＩＮ１のみが選択された場合、プロセッサー５１は、イベントトリガー信号ＥＶＴＲＧが発生したときに第１イベント信号ＥＶＩＮ１の論理レベルに基づいて、イベントトリガー信号ＥＶＴＲＧの発生要因が第１イベント信号ＥＶＩＮ１であるか否かを判定し、判定結果に基づいてタイムスタンプ処理を行うか否かを決定することができる。
図２の説明に戻り、第１インターフェース回路６０は、リアルタイムクロックモジュール１とメモリーデバイス７との間の通信のインターフェース回路である。第１インターフェース回路６０による通信では、リアルタイムクロックモジュール１がマスターであり、メモリーデバイス７がスレーブである。すなわち、第１インターフェース回路６０は、メモリーデバイス７に対してマスターインターフェースとして機能する。本実施形態では、第１インターフェース回路６０は、Ｉ２Ｃバス対応のインターフェース回路であり、リアルタイムクロック回路３の端子Ｐ６を介して出力されるシリアルクロック信号ＳＣＬ１と、リアルタイムクロック回路３の端子Ｐ７を介して入出力されるシリアルデータ信号ＳＤＡ１とに基づいて、メモリーデバイス７と通信する。ただし、第１インターフェース回路６０は、ＳＰＩなどの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。
第１インターフェース回路６０は、プロセッサー５１の指示に応じたコマンドを端子Ｐ６，Ｐ７を介してメモリーデバイス７に送信し、メモリーデバイス７は、当該コマンドを受信して当該コマンドに応じた各種の処理を行う。例えば、第１インターフェース回路６０は、制御回路５０から出力されるキャプチャーデータＣＰＤＴを構成する例えば８ビットの各データを順番に取得し、当該各データをメモリーデバイス７に書き込む処理を行う。
また、第１インターフェース回路６０は、第２インターフェース回路８０からキャプチャーデータＣＰＤＴの読み出しを要求する制御信号が入力されると、メモリーデバイス７からキャプチャーデータＣＰＤＴを読み出し、第２インターフェース回路８０に出力する。
メモリーデバイス７は、制御回路５０が選択した対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴを記憶する。本実施形態では、メモリーデバイス７は、ＥＥＰＲＯＭ等の不揮発性のメモリーであり、Ｎ個のキャプチャーデータＣＰＤＴを記憶可能なＮ段ＦＩＦＯとして機能する。すなわち、メモリーデバイス７は、Ｎ回のイベントの発生に対するＮ個のキャプチャーデータＣＰＤＴを同時に記憶可能である。ＦＩＦＯはFirst In First Outの略である。
図５は、メモリーデバイス７に記憶されるキャプチャーデータＣＰＤＴの一例を示す図である。図５の例では、キャプチャーデータＣＰＤＴは６４ビットのデータであり、例えば、メモリーデバイス７のアドレス０ｘ０～０ｘ０７に記憶される。
具体的には、メモリーデバイス７のアドレス０ｘ０において、ビット７～２には時刻データＴＭに含まれる１０ビットのサブ秒データの下位６ビットのデータが記憶され、ビット１には第３イベント信号ＥＶＩＮ３の論理レベルに対応するデータが記憶され、ビット０には第２イベント信号ＥＶＩＮ２の論理レベルに対応するデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ１において、ビット７～４には時刻データＴＭに含まれる７ビットの秒データの下位４ビットのデータが記憶され、ビット３～０には１０ビットのサブ秒データの上位４ビットのデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ２において、ビット７～３には時刻データＴＭに含まれる５ビットの分データが記憶され、ビット２～０には７ビットの秒データの上位３ビットのデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ３において、ビット７～２には時刻データＴＭに含まれる６ビットの時データが記憶され、ビット１～０には７ビットの分データの上位２ビットのデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ４において、ビット７～６には時刻データＴＭに含まれる５ビットの月データの下位２ビットのデータが記憶され、ビット５～０には時刻データＴＭに含まれる６ビットの日データが記憶される。
また、メモリーデバイス７のアドレス０ｘ５において、ビット７～３には時刻データＴＭに含まれる８ビットの年データの下位５ビットのデータが記憶され、ビット２～０には５ビットの月データの上位３ビットのデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ６において、ビット７には第２電源電圧低下信号ＶＢＡＴＬＯＷの論理レベルに対応するデータが記憶され、ビット６には第３電源電圧低下信号ＶＴＭＰＬＯＷの論理レベルに対応するデータが記憶され、ビット５には第１電源電圧低下信号ＶＤＤＬＯＷの論理レベルに対応するデータが記憶され、ビット４には発振停止信号ＦＳＴの論理レベルに対応するデータが記憶され、ビット３には第１イベント信号ＥＶＩＮ１の論理レベルに対応するデータが記憶され、ビット２～０には８ビットの年データの上位３ビットのデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ７には、タイムスタンプ処理のトリガーとなった要因を示すデータが記憶される。具体的には、第３イベント信号ＥＶＩＮ３がトリガー要因であればビット７に１が記憶され、第２イベント信号ＥＶＩＮ２がトリガー要因であればビット６に１が記憶され、第１イベント信号ＥＶＩＮ１がトリガー要因であればビット５に１が記憶され、第２電源電圧低下信号ＶＢＡＴＬＯＷがトリガー要因であればビット４に１が記憶され、第３電源電圧低下信号ＶＴＭＰＬＯＷがトリガー要因であればビット３に１が記憶され、第１電源電圧低下信号ＶＤＤＬＯＷがトリガー要因であればビット２に１が記憶され、発振停止信号ＦＳＴがトリガー要因であればビット１に１が記憶され、イベントコマンド検出信号ＷＲＣｏｍがトリガー要因であればビット０に１が記憶される。
なお、図５の例では、サブ秒データ、秒データ、分データ、時データ、日データ、月データ及び年データが対象時刻データであり、その他のすべてのデータが対象イベントデータである。
図２の説明の戻り、プロセッサー５１は、イベントトリガー信号ＥＶＴＲＧに基づくタイムスタンプ処理を終了すると、割込発生回路１４０にタイムスタンプ終了信号ＴＳＥＮＤを出力する。
割込発生回路１４０は、タイムスタンプ終了信号ＴＳＥＮＤに基づいて割込み信号ＩＮＴを発生し、割込み信号ＩＮＴを、リアルタイムクロック回路３の端子Ｐ１３を介してホストデバイス６に出力する。ホストデバイス６は、割込み信号ＩＮＴを受けると、所定の割込み処理を行う。例えば、ホストデバイス６は、リアルタイムクロックモジュール１に対してタイムスタンプのデータ読み出しを要求するコマンドを送信し、リアルタイムクロックモジュール１からメモリーデバイス７に記憶されているキャプチャーデータＣＰＤＴを受信する。
なお、システム全体としての消費電力を低減させるために、ホストデバイス６は、処理を行わないときはスリープ状態に移行し、スリープ状態のときに割込み信号ＩＮＴを受けると、スリープ状態から復帰してタイムスタンプのデータを読み出す処理を行い、必要な処理を終了すると再びスリープ状態に移行する。
レジスター群７０は、各種のレジスターを備えている。例えば、レジスター群７０は、イベント制御レジスター、フラグレジスター、コマンドトリガーレジスター等を含む。イベント制御レジスターは、例えば、イベントトリガー信号ＥＶＴＲＧを発生させる第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２及び第３イベント信号ＥＶＩＮ３の各エッジとして、立ち上がりエッジ、立ち下がりエッジ又は両エッジのいずれかを指定するための各２ビットのデータ等を保持する。フラグレジスターは、第１電源電圧低下信号ＶＤＤＬＯＷの立ち上がりエッジの発生によって１が設定される第１電源電圧低下フラグ、第２電源電圧低下信号ＶＢＡＴＬＯＷの立ち上がりエッジの発生によって１が設定される第２電源電圧低下フラグ、第３電源電圧低下信号ＶＴＭＰＬＯＷの立ち上がりエッジの発生によって１が設定される第３電源電圧低下フラグ、発振停止信号ＦＳＴの立ち上がりエッジの発生によって１が設定される発振停止フラグ等を保持する。コマンドトリガーレジスターは、イベント発生コマンドに応じてイベントコマンド検出信号ＷＲＣｏｍを発生させるためのレジスターである。
第２インターフェース回路８０は、リアルタイムクロックモジュール１とホストデバイス６との間の通信のインターフェース回路である。第２インターフェース回路８０による通信では、ホストデバイス６がマスターであり、リアルタイムクロックモジュール１がスレーブである。すなわち、第２インターフェース回路８０は、ホストデバイス６に対してスレーブインターフェースとして機能する。本実施形態では、第２インターフェース回路８０は、Ｉ２Ｃバス対応のインターフェース回路であり、リアルタイムクロック回路３の端子Ｐ８を介して入力されるシリアルクロック信号ＳＣＬ２と、リアルタイムクロック回路３の端子Ｐ９を介して入出力されるシリアルデータ信号ＳＤＡ２とに基づいて、ホストデバイス６と通信する。ただし、第２インターフェース回路８０は、ＳＰＩなどの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。
第２インターフェース回路８０は、ホストデバイス６から端子Ｐ８，Ｐ９を介してコマンドを受信し、受信したコマンドに応じた各種の処理を行う。
具体的には、第２インターフェース回路８０は、ホストデバイス６から時刻設定を要求するコマンドを受信した場合、計時回路３０が生成する時刻データＴＭを、当該コマンドに含まれる時刻データに更新する。
また、第２インターフェース回路８０は、ホストデバイス６から時刻読み出しを要求するコマンドを受信した場合、計時回路３０が生成する時刻データＴＭを取得し、ホストデバイス６に送信する。
また、第２インターフェース回路８０は、ホストデバイス６からタイムスタンプのデータ読み出しを要求するコマンドを受信した場合、第１インターフェース回路６０からキャプチャーデータＣＰＤＴの読み出しを要求する制御信号を出力し、第１インターフェース回路６０がメモリーデバイス７から読み出したキャプチャーデータＣＰＤＴを受け取って、ホストデバイス６に送信する。なお、リアルタイムクロック回路３が、端子Ｐ６と端子Ｐ８とが電気的に接続され、端子Ｐ７と端子Ｐ９とが電気的に接続されるスルーモードを有し、ホストデバイス６は、リアルタイムクロック回路３をスルーモードに設定した後、メモリーデバイス７に対してキャプチャーデータＣＰＤＴの読み出しを要求するコマンドを送信し、メモリーデバイス７から読み出されたキャプチャーデータＣＰＤＴを受信してもよい。
また、第２インターフェース回路８０は、ホストデバイス６からレジスター群７０に含まれる各種のレジスターに対するデータの書き込みや読み出しを要求するコマンドを受信した場合、対象のレジスターに対するデータの書き込みや読み出しを行う。例えば、第２インターフェース回路８０は、コマンドトリガーレジスターへの任意のデータの書き込みを要求するコマンドであるイベント発生コマンドを受信した場合、イベントコマンド検出信号ＷＲＣｏｍを発生させる。
また、第２インターフェース回路８０は、ホストデバイス６から不揮発性メモリー５２に対するデータの書き込みや読み出しを要求するコマンドを受信した場合、不揮発性メモリー５２に対するデータの書き込みや読み出しを行う。例えば、リアルタイムクロックモジュール１の出荷前の検査工程において、ホストデバイス６として機能する検査装置が、不揮発性メモリー５２への命令セット５２１の書き込みを要求するコマンドを送信し、第２インターフェース回路８０は、当該コマンドを受信して不揮発性メモリー５２に命令セット５２１を書き込む。
以上に説明したように、第１実施形態のリアルタイムクロックモジュール１では、制御回路５０は、メモリーデバイス７への電源電圧ＭＶＤＤの供給を開始した後に、第１インターフェース回路６０を介してメモリーデバイス７にキャプチャーデータＣＰＤＴを書き込み、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込んだ後にメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。すなわち、第１実施形態のリアルタイムクロックモジュール１によれば、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込む前にメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始し、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込んだ後にメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止するので、メモリーデバイス７の消費電力を低減させることができる。さらに、リアルタイムクロックモジュール１がメモリーデバイス７にキャプチャーデータＣＰＤＴを書き込むため、リアルタイムクロックモジュール１よりも消費電力の大きいホストデバイス６がスリープする期間を長くすることができるので、システム全体としての消費電力を低減させることができる。
また、第１実施形態のリアルタイムクロックモジュール１では、制御回路５０は、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択するとともに、時刻データＴＭの少なくとも一部の時刻桁に対応するデータを、記憶対象となる対象時刻データとして選択し、対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴをメモリーデバイス７に記憶させる。具体的には、制御回路５０において、プロセッサー５１が不揮発性メモリー５２に記憶されている命令セット５２１に基づいて対象時刻データ及び対象イベントデータを選択する。したがって、第１実施形態のリアルタイムクロックモジュール１によれば、タイムスタンプにおいてアプリケーション毎に不要なイベントデータをメモリーデバイス７に記憶させないようにすることができる。
１－２．第２実施形態
第２実施形態のリアルタイムクロックモジュール１について、第１実施形態と同様の構成要素には同じ符号を付し、第１実施形態と重複する説明は省略または簡略し、主に第１実施形態と異なる内容について説明する。
図６は、第２実施形態のリアルタイムクロックモジュール１を含むシステムの構成例を示す図である。
図６に示すように、第２実施形態のリアルタイムクロックモジュール１は、メイン電源４、バックアップ電源５、ホストデバイス６、メモリーデバイス７及びＭ個のセンサーデバイス８－１～８－Ｍと接続される。Ｍは１以上の整数である。
第１実施形態と同様、リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給され、バックアップ電源５から電源電圧ＶＢＡＴが供給される。リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給されているときは電源電圧ＶＤＤで動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると電源電圧ＶＢＡＴで動作する。したがって、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。
第１実施形態と同様、ホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、ホストデバイス６とリアルタイムクロックモジュール１とは、ホストデバイス６がマスター、リアルタイムクロックモジュール１がスレーブとして、Ｉ２Ｃバスを介して通信する。
メモリーデバイス７は、例えば、ＥＥＰＲＯＭ等の不揮発性メモリーであり、リアルタイムクロックモジュール１から電源電圧ＭＶＤＤが供給されて動作する。センサーデバイス８－１～８－Ｍは、例えば、温度センサー、位置情報センサー、慣性センサー等である。リアルタイムクロックモジュール１とメモリーデバイス７及びセンサーデバイス８－１～８－Ｍは、リアルタイムクロックモジュール１がマスター、メモリーデバイス７及びセンサーデバイス８－１～８－Ｍがスレーブとして、共通のＩ２Ｃバスを介して通信する。
図７は、第２実施形態のリアルタイムクロックモジュール１の機能ブロック図である。図７に示すように、第２実施形態のリアルタイムクロックモジュール１は、センサーデバイス８－１～８－Ｍが接続され、リアルタイムクロック回路３がタイマートリガー回路１５０を備える点が第１実施形態のリアルタイムクロックモジュール１と異なる。
第２実施形態では、第１インターフェース回路６０は、リアルタイムクロックモジュール１とメモリーデバイス７及びセンサーデバイス８－１～８－Ｍとの間の通信のインターフェース回路である。第１インターフェース回路６０による通信では、リアルタイムクロックモジュール１がマスターであり、メモリーデバイス７及びセンサーデバイス８－１～８－Ｍがスレーブである。すなわち、第１インターフェース回路６０は、メモリーデバイス７及びセンサーデバイス８－１～８－Ｍに対してマスターインターフェースとして機能する。第１インターフェース回路６０は、Ｉ２Ｃバス対応のインターフェース回路であり、リアルタイムクロック回路３の端子Ｐ６を介して出力されるシリアルクロック信号ＳＣＬ１と、リアルタイムクロック回路３の端子Ｐ７を介して入出力されるシリアルデータ信号ＳＤＡ１とに基づいて、メモリーデバイス７及びセンサーデバイス８－１～８－Ｍと通信する。
第１実施形態と同様、第１インターフェース回路６０は、プロセッサー５１の指示に応じたコマンドを端子Ｐ６，Ｐ７を介してメモリーデバイス７に送信し、メモリーデバイス７は、当該コマンドを受信して当該コマンドに応じた各種の処理を行う。例えば、第１インターフェース回路６０は、制御回路５０から出力されるキャプチャーデータＣＰＤＴを構成する例えば８ビットの各データを順番に取得し、当該各データをメモリーデバイス７に書き込む処理を行う。
さらに、第２実施形態では、第１インターフェース回路６０は、プロセッサー５１の指示に応じたコマンドを端子Ｐ６，Ｐ７を介してセンサーデバイス８－１～８－Ｍに送信し、センサーデバイス８－１～８－Ｍは、当該コマンドを受信して当該コマンドに応じた各種の処理を行う。
特に、本実施形態では、第１インターフェース回路６０は、プロセッサー５１の指示に応じて、センサーデバイス８－ｉに対して検出したデータの送信を要求するコマンドを送信し、センサーデバイス８－ｉは当該コマンドを受信し、検出したデータを第１インターフェース回路６０に送信する。第１インターフェース回路６０は、センサーデバイス８－ｉが検出したデータを受信し、受信した当該データをプロセッサー５１に送信する。ｉは、１以上Ｍ以下のいずれかの整数である。
タイマートリガー回路１５０には、電源電圧ＶＬＯＧＩＣが供給される。タイマートリガー回路１５０は、時刻データＴＭに基づいて、レジスター群７０に含まれるタイマー設定レジスターに設定されている制御用時刻データにより定められる時間が経過する毎に、ハイパルスのタイマートリガー信号ＴＭＴＲＧを出力する。すなわち、タイマートリガー回路１５０は、制御用時刻データにより定められるタイミングでハイパルスのタイマートリガー信号ＴＭＴＲＧを繰り返し出力する。
制御用時刻データは、あらかじめホストデバイス６によってタイマー設定レジスターに設定される。すなわち、第２インターフェース回路８０が、ホストデバイス６から送信された制御用時刻データを受信し、受信した制御用時刻データをタイマー設定レジスターに設定する。
制御回路５０は、タイマー設定レジスターに設定されている制御用時刻データにより定められるタイミングで、電源回路１３０を制御してメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。具体的には、消費電力を低減させるために、プロセッサー５１は、制御用時刻データにより定められるタイミングでスリープ状態から復帰してメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。
制御回路５０は、メモリーデバイス７への電源電圧ＭＶＤＤの供給を開始した後に、第１インターフェース回路６０を介してメモリーデバイス７に時刻データＴＭの少なくとも一部の時刻桁に対応する対象時刻データを書き込む。また、第２実施形態では、制御回路５０は、メモリーデバイス７への電源電圧ＭＶＤＤの供給を開始した後に、第１インターフェース回路６０を介してセンサーデバイス８－１～８－Ｍが検出したデータを取得し、取得した当該データを含むセンサーデータを、第１インターフェース回路６０を介してメモリーデバイス７に書き込む。すなわち、制御回路５０は、対象時刻データ及びセンサーデータを含むキャプチャーデータＣＰＤＴをメモリーデバイス７に書き込む。
例えば、センサーデバイス８－１～８－Ｍのいずれかが温度センサーであり、センサーデータは、温度データを含んでもよい。この場合、発振回路１０に含まれる温度補償回路は、温度センサー９０から出力される温度信号ＶＴＭＰに代えて、センサーデバイス８－１～８－Ｍのいずれかである温度センサーが検出したデータを用いてもよい。また、例えば、センサーデバイス８－１～８－Ｍのいずれかが位置情報センサーであり、センサーデータは、位置データを含んでもよい。位置情報センサーは、例えば、ＧＰＳセンサーであってもよい。ＧＰＳは、Global Positioning SystemあるいはGlobal Positioning Satelliteの略である。また、例えば、センサーデバイス８－１～８－Ｍのいずれかが慣性センサーであり、センサーデータは、慣性データを含んでもよい。例えば、慣性センサーが加速度センサーであって、慣性データが加速度データであってもよい。また、例えば、慣性センサーが角速度センサーであって、慣性データが角速度データであってもよい。また、例えば、慣性センサーがＩＭＵであり、慣性データが加速度データ及び角速度データを含むデータであってもよい。ＩＭＵは、Inertial Measurement Unitの略である。
そして、制御回路５０は、メモリーデバイス７に対象時刻データ及びセンサーデータを含むキャプチャーデータＣＰＤＴを書き込むタイムスタンプ処理を行った後、電源回路１３０を制御してメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
図８は、制御回路５０によるタイマートリガー信号ＴＭＴＲＧに基づくタイムスタンプ処理の一例を示すタイミングチャート図である。図８の例では、時刻ｔ１１においてタイマートリガー信号ＴＭＴＲＧがローレベルからハイレベルに変化し、時刻ｔ１２において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。次に、時刻ｔ１２～ｔ１３の期間において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を継続するとともに、第１インターフェース回路６０を介して、メモリーデバイス７に対象時刻データ及びセンサーデータを含むキャプチャーデータＣＰＤＴを書き込む。そして、メモリーデバイス７へのキャプチャーデータＣＰＤＴの書き込み終了後の時刻ｔ１３において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
次に、時刻ｔ１１から制御用時刻データに基づく時間が経過した時刻ｔ１４においてタイマートリガー信号ＴＭＴＲＧがローレベルからハイレベルに変化し、時刻ｔ１５において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。次に、時刻ｔ１５～ｔ１６の期間において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を継続するとともに、第１インターフェース回路６０を介して、メモリーデバイス７に対象時刻データ及びセンサーデータを含むキャプチャーデータＣＰＤＴを書き込む。そして、メモリーデバイス７へのキャプチャーデータＣＰＤＴの書き込み終了後の時刻ｔ１６において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
次に、時刻ｔ１４から制御用時刻データに基づく時間が経過した時刻ｔ１７においてタイマートリガー信号ＴＭＴＲＧがローレベルからハイレベルに変化し、時刻ｔ１８において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。次に、時刻ｔ１８～ｔ１９の期間において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を継続するとともに、第１インターフェース回路６０を介して、メモリーデバイス７に対象時刻データ及びセンサーデータを含むキャプチャーデータＣＰＤＴを書き込む。そして、メモリーデバイス７へのキャプチャーデータＣＰＤＴの書き込み終了後の時刻ｔ１９において、制御回路５０は、電源回路１３０からメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
図７の説明に戻り、第２実施形態でも、第１実施形態と同様、制御回路５０は、イベントの発生に応じて、メモリーデバイス７への電源電圧ＭＶＤＤの供給を開始し、複数種類のイベントデータの少なくとも１つを対象イベントデータとして選択するとともに、計時回路３０が生成した時刻データＴＭの少なくとも一部の時刻桁に対応する対象時刻データを選択し、対象時刻データ及び対象イベントデータを含むキャプチャーデータＣＰＤＴを、第１インターフェース回路６０を介してメモリーデバイス７に記憶させる。そして、制御回路５０は、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込んだ後にメモリーデバイス７への電源電圧ＭＶＤＤの供給を停止する。
制御回路５０によるイベントトリガー信号ＥＶＴＲＧに基づくタイムスタンプ処理の一例を示すタイミングチャートは図３と同様であってもよいので、その図示及び説明を省略する。
第１実施形態と同様、複数種類のイベントデータは、第１電源電圧低下信号ＶＤＤＬＯＷ、第２電源電圧低下信号ＶＢＡＴＬＯＷ、第３電源電圧低下信号ＶＴＭＰＬＯＷ、発振停止信号ＦＳＴ、第１イベント信号ＥＶＩＮ１、第２イベント信号ＥＶＩＮ２、第３イベント信号ＥＶＩＮ３及びイベントコマンド検出信号ＷＲＣｏｍを含んでもよい。さらに、第２実施形態では、複数種類のイベントデータは、センサーデバイス８－１～８－Ｍが検出したデータに基づくセンサーデータをさらに含んでもよい。
図９は、第２実施形態においてメモリーデバイス７に記憶されるキャプチャーデータＣＰＤＴの一例を示す図である。図９の例では、キャプチャーデータＣＰＤＴは６４ビットのデータであり、例えば、メモリーデバイス７のアドレス０ｘ０～０ｘ０７に記憶される。
具体的には、メモリーデバイス７のアドレス０ｘ０において、ビット７には０が記憶され、ビット６～０には時刻データＴＭに含まれる７ビットの秒データが記憶される。
また、メモリーデバイス７のアドレス０ｘ１において、ビット７には０が記憶され、ビット６～０には時刻データＴＭに含まれる７ビットの分データが記憶される。
また、メモリーデバイス７のアドレス０ｘ２において、ビット７，６には０が記憶され、ビット５～０には時刻データＴＭに含まれる６ビットの時データが記憶される。
また、メモリーデバイス７のアドレス０ｘ３において、ビット７，６には０が記憶され、ビット５～０には時刻データＴＭに含まれる６ビットの日データが記憶される。
また、メモリーデバイス７のアドレス０ｘ４において、ビット７には第３イベント信号ＥＶＩＮ３の論理レベルに対応するデータが記憶され、ビット６には第２イベント信号ＥＶＩＮ２の論理レベルに対応するデータが記憶され、ビット５には第１イベント信号ＥＶＩＮ１の論理レベルに対応するデータが記憶され、ビット４～０には時刻データＴＭに含まれる５ビットの月データが記憶される。
また、メモリーデバイス７のアドレス０ｘ５において、ビット７～３には時刻データＴＭに含まれる８ビットの年データが記憶される。
また、メモリーデバイス７のアドレス０ｘ６において、ビット７～０にはセンサーデータの上位８ビットのデータが記憶される。
また、メモリーデバイス７のアドレス０ｘ７において、ビット７～０にはセンサーデータの下位８ビットのデータが記憶される。
なお、図９の例では、秒データ、分データ、時データ、日データ、月データ及び年データが対象時刻データであり、その他のすべてのデータが対象イベントデータである。
図７の説明の戻り、プロセッサー５１は、タイマートリガー信号ＴＭＴＲＧに基づくタイムスタンプ処理あるいはイベントトリガー信号ＥＶＴＲＧに基づくタイムスタンプ処理を終了すると、割込発生回路１４０にタイムスタンプ終了信号ＴＳＥＮＤを出力する。
割込発生回路１４０は、タイムスタンプ終了信号ＴＳＥＮＤに基づいて割込み信号ＩＮＴを発生し、割込み信号ＩＮＴを、リアルタイムクロック回路３の端子Ｐ１３を介してホストデバイス６に出力する。ホストデバイス６は、割込み信号ＩＮＴを受けると、所定の割込み処理を行う。例えば、ホストデバイス６は、リアルタイムクロックモジュール１に対してタイムスタンプのデータ読み出しを要求するコマンドを送信し、リアルタイムクロックモジュール１からメモリーデバイス７に記憶されているキャプチャーデータＣＰＤＴを受信する。
なお、システム全体としての消費電力を低減させるために、ホストデバイス６は、処理を行わないときはスリープ状態に移行し、スリープ状態のときに割込み信号ＩＮＴを受けると、スリープ状態から復帰してタイムスタンプのデータを読み出す処理を行い、必要な処理を終了すると再びスリープ状態に移行する。
以上に説明した第２実施形態のリアルタイムクロックモジュール１によれば、第１実施形態のリアルタイムクロックモジュール１と同様の効果を奏することができる。
さらに、第２実施形態のリアルタイムクロックモジュール１によれば、制御回路５０は、制御用時刻データにより定められるタイミングでメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始するので、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込むタイミングを制御用時刻データによって制御することができる。さらに、ホストデバイス６は、第２インターフェース回路８０を介して制御用時刻データを設定することができるので、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込むタイミングを変更することができる。
また、第２実施形態のリアルタイムクロックモジュール１では、制御回路５０のプロセッサー５１は、制御用時刻データにより定められるタイミングでスリープ状態から復帰してメモリーデバイス７への電源電圧ＭＶＤＤの供給を開始する。すなわち、第２実施形態のリアルタイムクロックモジュール１によれば、メモリーデバイス７にキャプチャーデータＣＰＤＴを書き込む前にプロセッサー５１がスリープ状態であるので、消費電力が低減される。
また、第２実施形態のリアルタイムクロックモジュール１では、制御回路５０は、センサーデバイス８－１～８－Ｍが検出したデータを取得し、対象時刻データ及び取得した当該データに基づくセンサーデータを含むキャプチャーデータＣＰＤＴをメモリーデバイス７に記憶させることができる。
１－３．変形例
例えば、上記の各実施形態では、制御回路５０が選択する対象時刻データ及び対象イベントデータは、イベントトリガー信号ＥＶＴＲＧの発生要因によらず同じであったが、イベントトリガー信号ＥＶＴＲＧの発生要因毎に異なってもよい。
また、例えば、上記の各実施形態では、制御回路５０においてプロセッサー５１が命令セット５２１に基づくソフトウェア処理を行うことで対象時刻データ及び対象イベントデータを任意に選択可能であったが、制御回路５０は、不揮発性メモリー５２又はレジスター群７０に含まれる所定のレジスターに任意に設定された選択用データに基づいて対象時刻データ及び対象イベントデータを選択するハードウェアとして構成されてもよい。
また、例えば、上記の各実施形態では、命令セット５２１は、対象時刻データ及び対象イベントデータを指定しているが、対象時刻データを指定せずに対象イベントデータを指定してもよい。すなわち、制御回路５０が選択する対象時刻データは、種類が固定されていて命令セット５２１によって選択不可能であり、対象イベントデータは命令セット５２１によって任意に選択可能であってもよい。
また、例えば、上記の第２実施形態では、制御回路５０はタイマートリガー信号ＴＭＴＲＧに基づくタイムスタンプ処理とイベントトリガー信号ＥＶＴＲＧに基づくタイムスタンプ処理を行っているが、いずれか一方の処理を行わなくてもよい。また、上記の第２実施形態では、制御回路５０はセンサーデバイス８－１～８－Ｍと接続されているが、センサーデバイス８－１～８－Ｍと接続されなくてもよい。
２．電子機器
図１０は、上述したいずれかの実施形態のリアルタイムクロックモジュール１とメモリーデバイス７とを備えた用いた電子機器の機能ブロック図である。
図１０に示すように、本実施形態の電子機器３００は、リアルタイムクロックモジュール１、メイン電源４、バックアップ電源５、ホストデバイス６、メモリーデバイス７、センサーデバイス８－１～８－Ｍ、操作部３３０、記憶部３４０、通信部３５０、表示部３６０及び音出力部３７０を備えている。なお、本実施形態の電子機器３００は、図１０の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
リアルタイムクロックモジュール１、メイン電源４、バックアップ電源５、ホストデバイス６、メモリーデバイス７、センサーデバイス８－１～８－Ｍは、それぞれ、前述の各実施形態と同様の構成及び機能を有するため、同じ符号が付されている。
リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給され、バックアップ電源５から電源電圧ＶＢＡＴが供給される。リアルタイムクロックモジュール１は、メイン電源４から電源電圧ＶＤＤが供給されているときは電源電圧ＶＤＤで動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると電源電圧ＶＢＡＴで動作する。したがって、リアルタイムクロックモジュール１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。
ホストデバイス６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、ホストデバイス６とリアルタイムクロックモジュール１とは、ホストデバイス６がマスター、リアルタイムクロックモジュール１がスレーブとして通信する。ホストデバイス６は、例えば、ＭＣＵやＭＰＵによって実現される。
メモリーデバイス７は、例えば、ＥＥＰＲＯＭ等の不揮発性メモリーであり、リアルタイムクロックモジュール１から電源電圧ＭＶＤＤが供給されて動作する。センサーデバイス８－１～８－Ｍは、例えば、温度センサー、位置情報センサー、慣性センサー等である。リアルタイムクロックモジュール１とメモリーデバイス７及びセンサーデバイス８－１～８－Ｍは、リアルタイムクロックモジュール１がマスター、メモリーデバイス７及びセンサーデバイス８－１～８－Ｍがスレーブとして通信する。
前述の通り、リアルタイムクロックモジュール１は、時刻データＴＭの生成処理、センサーデバイス８－１～８－Ｍが検出したデータを取得する処理、メモリーデバイス７にキャプチャーデータＣＰＤＴを記憶させるタイムスタンプ処理等を行う。
ホストデバイス６は、記憶部３４０等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、ホストデバイス６は、操作部３３０からの操作信号に応じた各種の処理、他の機器とデータ通信を行うために通信部３５０を制御する処理、表示部３６０に各種の情報を表示させるための表示信号を送信する処理、音出力部３７０から各種の音を出力させるための音信号を送信する処理等を行う。
また、ホストデバイス６は、リアルタイムクロックモジュール１と通信し、リアルタイムクロックモジュール１から時刻データＴＭを読み出して各種の計算処理や制御処理を行う。また、ホストデバイス６は、リアルタイムクロックモジュール１に対して時刻データＴＭの書き換え等を行う。また、ホストデバイス６は、リアルタイムクロックモジュール１を介してメモリーデバイス７に記憶されているキャプチャーデータＣＰＤＴを読み出して各種の計算処理や制御処理を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をホストデバイス６に出力する。ホストデバイス６は、例えば、操作部３３０から入力される信号に応じて、リアルタイムクロックモジュール１に時刻情報を設定することができる。
記憶部３４０は、ホストデバイス６が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、記憶部３４０は、ホストデバイス６の作業領域として用いられ、記憶部３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ホストデバイス６が各種プログラムに従って実行した演算結果等を一時的に記憶する。記憶部３４０は、ＲＯＭやＲＡＭを含んで構成され、例えば、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ－ＲＯＭ、又は、ＤＶＤ－ＲＯＭ等によって実現される。ＲＯＭはRead Only Memoryの略であり、ＲＡＭはRandom Access Memoryの略である。
通信部３５０は、ホストデバイス６と外部装置との間のデータ通信を成立させるための各種制御を行う。データ通信は、無線通信であってもよいし、有線通信であってもよい。
表示部３６０は、ＬＣＤ等により構成される表示装置であり、ホストデバイス６から入力される表示信号に基づいて各種の情報を表示する。表示部３６０には操作部３３０として機能するタッチパネルが設けられていてもよい。ＬＣＤは、Liquid Crystal Displayの略である。
音出力部３７０は、スピーカー等によって構成され、ホストデバイス６から入力される音信号に基づいて各種の情報を音や音声として出力する。
本実施形態の電子機器３００は、上述したいずれかの実施形態のリアルタイムクロックモジュール１を備えることにより、低消費電力化を実現することができる。
このような電子機器３００としては種々の電子機器が考えられ、例えば、データロガー、ＩｏＴ用途の無線機器、電子時計、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法装置等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態および変形例から以下の内容が導き出される。
リアルタイムクロックモジュールの一態様は、
メモリーデバイスと接続されるリアルタイムクロックモジュールであって、
計時を行って時刻データを生成する計時回路と、
前記メモリーデバイスに対してマスターインターフェースとして機能する第１インターフェース回路と、
前記メモリーデバイスに電源電圧を供給する電源回路と、
前記メモリーデバイスへの前記電源電圧の供給を開始した後に、前記第１インターフェース回路を介して前記メモリーデバイスに前記時刻データの少なくとも一部の時刻桁に対応する対象時刻データを書き込み、前記メモリーデバイスに前記対象時刻データを書き込んだ後に前記メモリーデバイスへの前記電源電圧の供給を停止する制御回路と、
を備える。
このリアルタイムクロックモジュールによれば、メモリーデバイスに対象時刻データを書き込む前にメモリーデバイスへの電源電圧の供給を開始し、メモリーデバイスに対象時刻データを書き込んだ後にメモリーデバイスへの電源電圧の供給を停止するので、メモリーデバイスの消費電力を低減させることができる。
前記リアルタイムクロックモジュールの一態様は、
制御用時刻データを記憶するレジスターを備え、
前記制御回路は、前記制御用時刻データにより定められるタイミングで前記メモリーデバイスへの前記電源電圧の供給を開始してもよい。
このリアルタイムクロックモジュールによれば、メモリーデバイスに対象時刻データを書き込むタイミングを制御用時刻データによって制御することができる。
前記リアルタイムクロックモジュールの一態様において、
前記制御回路は、プロセッサーを含み、
前記プロセッサーは、前記タイミングでスリープ状態から復帰して前記メモリーデバイスへの前記電源電圧の供給を開始してもよい。
このリアルタイムクロックモジュールによれば、メモリーデバイスに対象時刻データを書き込む前にプロセッサーがスリープ状態であるので、消費電力が低減される。
前記リアルタイムクロックモジュールの一態様は、
スレーブインターフェースとして前記制御用時刻データを受信する第２インターフェース回路を備えてもよい。
このリアルタイムクロックモジュールによれば、メモリーデバイスに対象時刻データを書き込むタイミングを外部から変更することができる。
前記リアルタイムクロックモジュールの一態様において、
前記制御回路は、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択し、前記対象イベントデータを前記メモリーデバイスに書き込んでもよい。
このリアルタイムクロックモジュールによれば、イベントの発生に応じて、対象時刻データとともに複数種類のイベントデータから選択した対象イベントデータをメモリーデバイスに記憶するので、タイムスタンプにおいてアプリケーション毎に不要なイベントデータを記憶させないようにすることができる。
前記リアルタイムクロックモジュールの一態様は、
センサーデバイスと接続され、
前記制御回路は、前記センサーデバイスが検出したデータに基づくセンサーデータを前記メモリーデバイスに書き込んでもよい。
このリアルタイムクロックモジュールによれば、対象時刻データとともにセンサーデータをメモリーデバイスに記憶させることができる。
前記リアルタイムクロックモジュールの一態様は、
振動子と、
前記振動子を発振させてクロック信号を生成する発振回路と、を備え、
前記計時回路は前記クロック信号に基づいて前記計時を行ってもよい。
このリアルタイムクロックモジュールによれば、振動子を発振させて得られた高精度なクロック信号に基づいて計時を行うことができる。
電子機器の一態様は、
前記リアルタイムクロックモジュールの一態様と、
前記メモリーデバイスと、を備える。
この電子機器は、時刻データを書き込むメモリーデバイスの消費電力を低減させることが可能なリアルタイムクロックモジュールを備えることにより、全体としての消費電力を低減させることができる。
１…リアルタイムクロックモジュール、２…振動子、３…リアルタイムクロック回路、４…メイン電源、５…バックアップ電源、６…ホストデバイス、７…メモリーデバイス、８－１～８－Ｍ…センサーデバイス、１０…発振回路、２０…分周回路、３０…計時回路、４０…イベントトリガー回路、５０…制御回路、５１…プロセッサー、５２…不揮発性メモリー、６０…第１インターフェース回路、７０…レジスター群、８０…第２インターフェース回路、９０…温度センサー、１００…発振監視回路、１１０…電源電圧監視回路、１２０…電源電圧選択回路、１３０…電源回路、１４０…割込発生回路、１５０…タイマートリガー回路、３００…電子機器、３３０…操作部、３４０…記憶部、３５０…通信部、３６０…表示部、３７０…音出力部、５１１…フェッチ回路、５１２…デコード回路、５１３…論理演算回路、５１４…データバッファー、５１５…キャプチャー回路、５２１…命令セット

Claims (8)

  1. メモリーデバイスと接続されるリアルタイムクロックモジュールであって、
    計時を行って時刻データを生成する計時回路と、
    前記メモリーデバイスに対してマスターインターフェースとして機能する第１インターフェース回路と、
    前記メモリーデバイスに電源電圧を供給する電源回路と、
    前記メモリーデバイスへの前記電源電圧の供給を開始した後に、前記第１インターフェース回路を介して前記メモリーデバイスに前記時刻データの少なくとも一部の時刻桁に対応する対象時刻データを書き込み、前記メモリーデバイスに前記対象時刻データを書き込んだ後に前記メモリーデバイスへの前記電源電圧の供給を停止する制御回路と、
    を備える、リアルタイムクロックモジュール。
  2. 制御用時刻データを記憶するレジスターを備え、
    前記制御回路は、前記制御用時刻データにより定められるタイミングで前記メモリーデバイスへの前記電源電圧の供給を開始する、請求項１に記載のリアルタイムクロックモジュール。
  3. 前記制御回路は、プロセッサーを含み、
    前記プロセッサーは、前記タイミングでスリープ状態から復帰して前記メモリーデバイスへの前記電源電圧の供給を開始する、請求項２に記載のリアルタイムクロックモジュール。
  4. スレーブインターフェースとして前記制御用時刻データを受信する第２インターフェース回路を備える、請求項２に記載のリアルタイムクロックモジュール。
  5. 前記制御回路は、イベントの発生に応じて、複数種類のイベントデータの少なくとも１つを、記憶対象となる対象イベントデータとして選択し、前記対象イベントデータを前記メモリーデバイスに書き込む、請求項１に記載のリアルタイムクロックモジュール。
  6. センサーデバイスと接続され、
    前記制御回路は、前記センサーデバイスが検出したデータに基づくセンサーデータを前記メモリーデバイスに書き込む、請求項１に記載のリアルタイムクロックモジュール。
  7. 振動子と、
    前記振動子を発振させてクロック信号を生成する発振回路と、を備え、
    前記計時回路は前記クロック信号に基づいて前記計時を行う、請求項１に記載のリアルタイムクロックモジュール。
  8. 請求項１乃至７のいずれか一項に記載のリアルタイムクロックモジュールと、
    前記メモリーデバイスと、を備えた、電子機器。
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