JP5939374B2

JP5939374B2 - タイマー装置及び電子機器

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Publication number: JP5939374B2
Application number: JP2011266123A
Authority: JP
Inventors: 竹村　誠; 誠竹村; 透白鳥
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-12-05
Filing date: 2011-12-05
Publication date: 2016-06-22
Anticipated expiration: 2031-12-05
Also published as: JP2013117492A; CN103135439A; US9075396B2; CN103135439B; US20130142300A1

Description

本発明は、タイマー装置及び電子機器に関する。

タイマーＩＣ（Integrated Circuit）は、あらかじめ設定された時間を計測し、計測を終了すると計測終了信号を出力するＩＣであり、様々な用途に利用されている。例えば、消費電力を削減するためにＣＰＵ（Central Processing Unit）をスリープモードに設定した後、所定時間経過後に当該ＣＰＵを起こして所定の計算処理を行わせたいような場合、タイマーＩＣが当該所定時間を計測して出力する計測終了信号を割り込み信号としてＣＰＵに入力し、ＣＰＵが割り込み信号を受けて所定の計算処理を行うシステムを構成することができる。

特開平３−２５０２２６号公報

タイマーＩＣの計測時間の設定方法としては２つの方法が考えられる。１つの設定方法は、タイマーＩＣのシリアルインターフェース用の外部端子（シリアルクロック端子やシリアルデータ端子など）を介して、計測時間の設定値を内部レジスタに書き込むものであり、もう１つの設定方法は、タイマーＩＣの複数の外部端子に直接、計測時間を設定するものである。前者の設定方法は、タイマーＩＣの設定用の端子数が少なくて済み、安価なパッケージを選択可能なため低コスト化に有利である。しかし、例えば車両に搭載される場合、高信頼性が要求されるが、エンジンなどで発生するノイズの影響により、あるいは、設定値の書き込み用のプログラムのバグにより、誤った設定値が書き込まれるおそれがあり、信頼性に欠ける場合がある。従って、高い信頼性が要求される場合は、後者の設定方法が有効だが、タイマーＩＣの設定用に多くの端子を確保しなければならない。そのため、低コスト化が要求される場合には、安価なパッケージを使用できるように、設定用の端子以外の端子をできるだけ削減する必要がある。

さらに、ノイズの影響などにより誤った設定が行われる可能性を低減するためには、タイマーＩＣは、設定値を変更したい場合のみ外部端子の設定値を取り込んで計測を行い、設定値を変更する必要がない場合は外部端子の設定値を取り込まずに（同じ設定値を上書きせずに）計測を行うようにすることが望ましい。これに対して、タイマーＩＣに、外部端子の設定値を取り込むか否かを選択するための専用の外部端子を設ければよいが、前記の通り、端子数に余裕がない場合もあり、専用の外部端子を割り当てることができない場合がある。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、専用の外部端子を設けることなく計測処理を変更可能なタイマー装置及び電子機器を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係るタイマー装置は、第１の外部端子と、前記第１の外部端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路と、所与の設定値をカウントするカウント回路と、を含み、前記カウント回路は、前記入力時間判定回路の判定結果に応じて処理を変更する。

設定値は、あらかじめ決められた固定値であってもよいし、可変であってもよい。

所定の信号は、例えば、ローレベルが継続する信号であってもよいし、ハイレベルが継続する信号であってもよい。

このタイマー装置は、第１の外部端子に入力される所定の信号の入力時間を判定し、判定結果に応じてカウント回路の処理を変更する。従って、このタイマー装置によれば、第１の外部端子に入力される所定の信号の入力時間を変更することで、専用の外部端子を設けなくても計測処理を変更することができる。

［適用例２］
上記適用例に係るタイマー装置において、前記カウント回路は、前記入力時間判定回路の判定結果に応じて、カウント値を初期化するか否かを選択するようにしてもよい。

このようにすれば、第１の外部端子に入力される所定の信号の入力時間を変更することで、専用の外部端子を設けることなく、カウント回路のカウント値を初期化するか否かを選択することができる。

［適用例３］
上記適用例に係るタイマー装置は、第２の外部端子をさらに含み、前記カウント回路は、前記設定値のカウントを終了すると前記第２の外部端子を介して計測終了信号を出力し、次に前記第１の外部端子に前記所定の信号が入力されると、前記入力時間判定回路の判定結果によらず、前記計測終了信号の出力を終了するようにしてもよい。

このようにすれば、第１の外部端子から所定の信号を入力することで計測終了信号の出力を終了するとともに、所定の入力時間に応じて計測処理を変更することができる。

［適用例４］
上記適用例に係るタイマー装置において、前記カウント回路は、前記設定値のカウントを終了する毎に新たに前記設定値をカウントするようにしてもよい。

このようにすれば、第２の端子から出力される計測終了信号と同期させて、第１の外部端子から所定の信号を入力することで、タイマー装置に一定周期で計測終了信号を繰り返し出力させることができる。

［適用例５］
上記適用例に係るタイマー装置は、第３〜第ｎ（ｎ≧３）の外部端子をさらに含み、前記カウント回路は、前記設定値を格納するバッファーを含み、前記入力時間判定回路の判定結果に応じて、前記バッファーに格納されている前記設定値を前記第３〜第ｎの外部端子に入力される信号に応じた設定値に更新するか否かを選択するようにしてもよい。

このようにすれば、第１の外部端子に入力される所定の信号の入力時間を変更することで、カウント回路の設定値を第３〜第ｎの外部端子に入力される信号に応じた設定値に更新するか否かを選択することができる。従って、カウント回路の設定値をプログラムで変更する必要がないので、信頼性を向上させることができる。

［適用例６］
上記適用例に係るタイマー装置において、前記入力時間判定回路は、第１のクロック信号の所定周期の時間を前記判定時間として、前記所定の信号の入力時間と当該判定時間との大小関係を判定するようにしてもよい。

このようにすれば、所定の信号の入力時間中の第１のクロック信号の数をカウントすることで、所定の信号の入力時間と判定時間との大小関係を容易に判定することができる。

［適用例７］
上記適用例に係るタイマー装置は、第ｎ＋１〜第ｍ（ｍ≧ｎ＋１）の外部端子をさらに含み、前記カウント回路は、前記第ｎ＋１〜第ｍの外部端子に入力される信号に応じた周波数の第２のクロック信号に基づいて、前記設定値をカウントするようにしてもよい。

このようにすれば、タイマー装置の計測時間は第２のクロック信号の周期と設定値との積に応じて決まるので、第２のクロック信号の周波数を可変とすることで計測時間の選択範囲を広げることができる。

［適用例８］
本適用例に係る電子機器は、上記のいずれかのタイマー装置を含む。

本実施形態のタイマー装置の構成例を示す図。クロック生成回路の構成例を示す図。プリセッタブルダウンカウンターの構成例を示す図。入力時間判定回路の構成例を示す図。本実施形態のタイマー装置の外部接続例を示す図。本実施形態のタイマー装置の外部接続例を示す図。図７（Ａ）は、仮に遅延回路が無かった場合のリピートモード時の計測終了信号の生成タイミングを示す図であり、図７（Ｂ）は、本実施形態のタイマー装置におけるリピートモード時の計測終了信号の生成タイミングを示す図。図８（Ａ）は、判定時間よりも長い入力時間の信号が入力された場合の入力時間判定回路の処理のタイミングを示す図であり、図８（Ｂ）は、判定時間よりも短い入力時間の信号が入力された場合の入力時間判定回路の処理のタイミングを示す図。本実施形態のタイマー装置のシングルモード時の動作タイミングを示す図。本実施形態のタイマー装置のリピートモード時の動作タイミングを示す図。本実施形態の電子機器の機能ブロック図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．タイマー装置
１−１．タイマー装置の構成及び機能
図１は、本実施形態のタイマー装置の構成例を示す図である。本実施形態のタイマー装置１は、電源回路１０、水晶発振回路２０、クロック生成回路３０、プリセッタブルダウンカウンター４０、遅延回路５０、入力時間判定回路６０、テスト回路７０、ＮＭＯＳトランジスター８０を含んで構成されている。また、本実施形態のタイマー装置１は、１４個の外部端子（ＶＤＤ端子，ＡＸ２入力端子，ＡＸ１入力端子，ＡＸ０入力端子，ＲＥＳ入力端子，ＴＥＳＴ入力端子，ＢＸ５入力端子，ＢＸ４入力端子，ＢＸ３入力端子，ＢＸ２入力端子，ＢＸ１入力端子，ＢＸ０入力端子，ＧＮＤ端子，ＯＵＴ出力端子）が設けられている。ただし、本実施形態のタイマー装置１は、これらの要素の一部を省略又は変更したり、他の要素を追加した構成としてもよい。

電源回路１０は、ＶＤＤ端子から供給される電源電圧を低電圧化して水晶発振回路２０の電源電圧１２やその他の回路の電源電圧を生成する。

水晶発振回路２０は、不図示の水晶振動子と発振回路で構成されており、水晶振動子の共振周波数に応じた所定の周波数（例えば、３２．７６８ｋＨｚ）で発振する原振クロック信号２２を生成する。

クロック生成回路３０は、原振クロック信号２２を分周した複数の分周クロック信号を生成し、原振クロック信号２２及び複数の分周クロック信号の中からＡＸ２入力端子，ＡＸ１入力端子，ＡＸ０入力端子の電圧に応じた１つのクロック信号を選択して選択クロック信号３２として出力する。また、クロック生成回路３０は、原振クロック信号２２及び複数の分周クロック信号の中のあらかじめ決められた１つのクロック信号を固定クロック信号３４として出力する。

図２は、クロック生成回路３０の構成例を示す図である。図２に示すクロック生成回路３０は、分周回路３１０、選択回路３２０、バッファーセル３３０を含んで構成されている。

分周回路３１０は、原振クロック信号２２（３２．７６８ｋＨｚ）を、それぞれ、２分周、４（＝２^２）分周、８（＝２^３）分周、１６（＝２^４）分周、３２（＝２^５）分周、６４（＝２^６）分周、１２８（＝２^７）分周、２５６（＝２^８）分周、５１２（＝２^９）分周、１０２４（＝２^１０）分周、２０４８（＝２^１１）分周、４０９６（＝２^１２）分周、８１９２（＝２^１３）分周、１６３８４（＝２^１４）分周、３２７６８（＝２^１５）分周したクロック信号を生成する。これらの分周クロックは、１５個のフリップフロップを用いたリップルキャリー型の分周回路を構成することで、簡単に生成することができる。なお、３２．７６８ｋＨｚの原振クロック信号２２を３２７６８分周したクロック信号の１周期は１秒に相当する。

さらに、分周回路３１０は、この１周期が１秒に相当するクロック信号（３２７６８分周クロック信号）を６０分周したクロック信号（１周期が１分に相当する）、この１周期が１分に相当するクロック信号を６０分周したクロック信号（１周期が１時間に相当する）、この１周期が１時間に相当するクロック信号を２４分周したクロック信号（１周期が１日に相当する）、この１周期が１日に相当するクロック信号を３６５分周したクロック信号（１周期が１年に相当する）を生成する。

選択回路３２０は、原振クロック信号２２及び分周回路３１０が生成した１９種類の分周クロック信号のうち、設計段階であらかじめ決められた８種類のクロック信号（例えば、２分周クロック信号、８分周クロック信号、１２８分周クロック信号、５１２分周クロック信号、１秒クロック信号、１分クロック信号、１時間クロック信号、１日クロック信号）から、ＡＸ２入力端子，ＡＸ１入力端子，ＡＸ０入力端子から入力される信号（電圧）に応じた１つのクロック信号を選択して選択クロック信号３２として出力する。

また、図２に示すクロック生成回路３０は、原振クロック信号２２を、バッファーセル３３０を介して固定クロック信号３４として出力する。

なお、分周回路３１０は、リセット信号６４（ローアクティブ）によりリセットされ、これにより、選択クロック信号３２の位相が初期化される。

図１に戻り、プリセッタブルダウンカウンター４０は、設定されたプリセット値に初期化された後、選択クロック信号３２に同期してダウンカウントを行い、カウント値が０になるとハイレベルのボロー信号（桁借り信号）４２を出力する。

図３は、プリセッタブルダウンカウンター４０の構成例を示す図である。図３に示すプリセッタブルダウンカウンター４０は、６ビットダウンカウンター４１０とプリセットバッファー４２０を含んで構成されている。

６ビットダウンカウンター４１０は、リセット信号６４（ローアクティブ）により、プリセットバッファー４２０に格納されている６ビットのプリセット値が非同期にセットされ、リセット信号６４の解除後、選択クロック信号３２の立ち上がりエッジに同期してダウンカウントを行う。そして、６ビットダウンカウンター４１０は、カウント値が１から０になる時にハイレベルのボロー信号４２を出力する。このボロー信号４２はローレベルの遅延信号５２が入力されるまでクリアされずにハイレベルを維持する。そして、６ビットダウンカウンター４１０は、カウント値が０になった後の次の選択クロック信号３２の立ち上がりエッジに同期してプリセットバッファー４２０に格納されている６ビットのプリセット値が非同期にセットされ、再びダウンカウントを行う。つまり、６ビットダウンカウンター４１０は、リセット信号６４がハイレベルであれば、プリセット値から０までのダウンカウントを一定周期で繰り返し行い、リセット信号６４がローレベルになると、強制的にプリセット値に初期化される。

プリセットバッファー４２０は、リセット信号６４（ローアクティブ）により、ＢＸ５入力端子，ＢＸ４入力端子，ＢＸ３入力端子，ＢＸ２入力端子，ＢＸ１入力端子，ＢＸ０入力端子から入力される信号（電圧）が非同期にロードされ、６ビットのプリセット値が格納される。

従って、リセット信号６４がローレベルの時、プリセットバッファー４２０がＢＸ５〜ＢＸ０の入力端子に設定されたプリセット値に更新されるとともに、６ビットダウンカウンター４１０は、プリセットバッファー４２０に格納された更新後のプリセット値（つまり、ＢＸ５〜ＢＸ０の入力端子に設定されたプリセット値）に初期化される。そして、リセット信号６４がハイレベルになった後、６ビットダウンカウンター４１０は、ダウンカウントを行う。

図１に戻り、遅延回路５０は、ＲＥＳ入力端子から入力された信号を所定時間（例えば１００ｎｓ）だけ遅延させた遅延信号５２を出力する。遅延回路５０は、例えば、複数のバッファーセルを直列接続した構成でもよいし、抵抗とコンデンサーを用いたＣＲ回路で構成してもよい。

入力時間判定回路６０は、遅延信号５２に基づいて、ＲＥＳ入力端子から入力された信号の入力時間と所定の判定時間との大小関係を判定する。特に、本実施形態における入力時間判定回路６０は、ＲＥＳ入力端子から入力されるローレベルの信号の入力時間が判定時間よりも長いか短いかの判定を、遅延信号５２のローレベルの時間と固定クロック信号３４の１周期の時間（当該１周期の時間が判定時間に相当する）とを比較することにより行う。

図４は、入力時間判定回路６０の構成例を示す図である。図４に示す入力時間判定回路６０は、非同期セット及び非同期リセット機能を有する２つのＤフリップフロップ６１０，６２０を含んで構成されている。

Ｄフリップフロップ６１０は、データ入力端子（Ｄ）と非同期セット入力端子（Ｓ）に遅延信号５２が入力され、クロック入力端子に固定クロック信号３４が入力され、非同期リセット入力端子（Ｒ）が接地されている。

Ｄフリップフロップ６２０は、データ入力端子（Ｄ）がＤフリップフロップ６１０のデータ出力端子（Ｑ）に接続され、クロック入力端子に固定クロック信号３４が入力され、非同期セット入力端子（Ｓ）に遅延信号５２が入力され、非同期リセット入力端子（Ｒ）が接地されている。

Ｄフリップフロップ６２０のデータ出力端子（Ｑ）から出力される信号は、リセット信号６４としてクロック生成回路３０及びプリセッタブルダウンカウンター４０に供給される。また、Ｄフリップフロップ６２０の反転データ出力端子（／Ｑ）から出力される信号は、入力時間判定信号６２である。

図１に戻り、テスト回路７０は、各回路のテストを行うための回路であり、例えば、プリセッタブルダウンカウンター４０のカウント動作を加速して出力値のテストを行うことができる。

ＮＭＯＳトランジスター８０は、ゲート端子にボロー信号４２が入力され、ソース端子がＧＮＤ端子を介して接地され、ドレイン端子がＯＵＴ出力端子に接続されている。従って、プリセッタブルダウンカウンター４０が０までダウンカウントし、ボロー信号４２がローレベルからハイレベルに変化すると、ＮＭＯＳトランジスター８０がオフからオンになってドレイン端子がハイインピーダンス状態からローレベルに変化する。ＮＭＯＳトランジスター８０のドレイン端子から出力される信号は、計測終了信号８２としてＯＵＴ出力端子から外部に出力される。従って、ＯＵＴ出力端子は、通常はハイインピーダンス状態であり、プリセッタブルダウンカウンター４０があらかじめ設定されたプリセット値をカウントすると（すなわち、タイマー装置１が設定時間を計測すると）ローレベルになる、オープンドレインの出力端子であり、タイマー装置１の外部で電源電圧にプルアップされる。

なお、図１におけるプリセッタブルダウンカウンター４０、遅延回路５０、入力時間判定回路６０は、それぞれ、本発明における「カウント回路」、「遅延回路」、「入力時間判定回路」に対応する。また、プリセットバッファー４２０は、本発明における「バッファー」に対応する。また、ＲＥＳ入力端子、ＯＵＴ出力端子は、それぞれ、本発明における「第１の外部端子」、「第２の外部端子」に対応し、ＢＸ０〜ＢＸ５入力端子は、本発明における「第３〜第ｎの外部端子」（ｎ＝８のケース）に対応し、ＡＸ０〜ＡＸ２入力端子は、本発明における「第ｎ＋１〜第ｍの外部端子」（ｎ＝８，ｍ＝１１のケース）に対応する。また、固定クロック信号３４、選択クロック信号３２は、それそれ、本発明における「第１のクロック信号」、「第２のクロック信号」に対応する。また、ＲＥＳ入力端子から入力されるローレベルの信号は、本発明における「第１の外部端子に入力される所定の信号」の一例である。

１−２．タイマー装置の外部接続方法
図１に示したように、本実施形態のタイマー装置１は、１４個の外部端子を使用しており、１４ピンのパッケージで実装すると全てのピンを使い切ってしまう。そのため、プリセッタブルダウンカウンター４０が設定されたカウント値を１回だけカウントする（タイマー装置１が設定時間を１回だけ計測する）シングルモードと、プリセッタブルダウンカウンター４０が設定されたカウント値を一定の周期で繰り返しカウントする（タイマー装置１が一定周期で設定時間を繰り返し計測する）リピートモードのいずれか一方を選択するための外部端子を割り当てることができない。そこで、本実施形態のタイマー装置１は、ＲＥＳ入力端子に外部からスタート信号を入力することでシングルモードを実現するとともに、ＲＥＳ入力端子とＯＵＴ出力端子を接続することでリピートモードを実現することができるようになっている。

図５は本実施形態のタイマー装置１の外部接続例を示す図である。図５の例では、タイマー装置１のＶＤＤ端子には電源電圧ＶＤＤ１が供給され、ＧＮＤ端子は接地されている。また、タイマー装置１のＴＥＳＴ端子は、機械式のスイッチＳＷ１のスイッチ設定により、通常動作時は接地され、テスト動作時は電源電圧ＶＤＤ１が供給される。

タイマー装置１のＡＸ２，ＡＸ１，ＡＸ０端子は、ディップスイッチＤＰ１に接続されており、ディップスイッチＤＰ１のスイッチ設定に応じた３ビットデータが入力される。同様に、タイマー装置１のＢＸ５，ＢＸ４，ＢＸ３，ＢＸ２，ＢＸ１，ＢＸ０端子は、ディップスイッチＤＰ２に接続されており、ディップスイッチＤＰ２のスイッチ設定に応じた６ビットデータが入力される。

タイマー装置１のＯＵＴ出力端子は、ＣＰＵ２のＩＲＱ入力端子（ローアクティブの割り込み入力端子）に接続され、プルアップ抵抗Ｒ１を介して電源電圧ＶＤＤ２（ＣＰＵ２の電源電圧と同じ電源電圧）にプルアップされている。さらに、タイマー装置１のＲＥＳ入力端子は、機械式のスイッチＳＷ２を介してＯＵＴ出力端子と接続されるとともに、機械式のスイッチＳＷ３を介して入力用端子ＩＮとも接続されている。

このような接続により、スイッチＳＷ２をオフ（切断）するとともにスイッチＳＷ３をオン（接続）することで、タイマー装置１をシングルモードで動作させることができる。すなわち、入力用端子ＩＮから計測開始を指示するローレベルのスタート信号を入力すると、タイマー装置１のＲＥＳ入力端子にこのスタート信号が入力され、タイマー装置１は、設定時間の計測を開始し、計測を終了するとＯＵＴ出力端子からローレベルの計測終了信号８２を出力する。これにより、タイマー装置１のＯＵＴ出力端子（すなわち、ＣＰＵ２のＩＲＱ入力端子）がハイレベルからローレベルに変化し、ＣＰＵ２は、必要な割り込み処理を行う。タイマー装置１は、入力用端子ＩＮから新たなスタート信号が入力されると、計測終了信号８２（割り込み信号）の出力を終了して設定時間の計測を行い、新たに計測終了信号８２（割り込み信号）を出力する。

このようにして、１回のスタート信号に対して１回だけ計測終了信号８２（割り込み信号）が発生するシングルモードを実現することができる。

一方、スイッチＳＷ２をオフ（切断）するとともにスイッチＳＷ３をオン（接続）することで、タイマー装置１に設定時間の計測を開始させた後、スイッチＳＷ２をオン（接続）、スイッチＳＷ３をオフ（切断）に変更することで、タイマー装置１をリピートモードで動作させることができる。すなわち、スイッチＳＷ２をオフ（切断）、スイッチＳＷ３をオン（接続）にして入力用端子ＩＮから計測開始を指示するスタート信号を入力すると、タイマー装置１のＲＥＳ入力端子にこのスタート信号が入力され、タイマー装置１は、設定時間の計測を開始する。その後、スイッチＳＷ２をオン（接続）、スイッチＳＷ３をオフ（切断）に変更する。タイマー装置１が計測を終了するとＯＵＴ出力端子からローレベルの計測終了信号８２を出力するので、ＣＰＵ２は、必要な割り込み処理を行う。この時、スイッチＳＷ２がオン（接続）、スイッチＳＷ３がオフ（切断）になっているので、タイマー装置１のＯＵＴ出力端子から出力された計測終了信号８２は、リスタート信号としてＲＥＳ入力端子に入力される。このリスタート信号により、計測終了信号８２（割り込み信号）の出力が終了する。ただし、リスタート信号の入力時間が短いため、リセット信号６４は発生せず、６ビットダウンカウンター４１０は、選択クロック信号３２の立ち上がりエッジに同期してダウンカウントを継続する。そして、タイマー装置１は、２回目の計測を終了するとＯＵＴ出力端子から再び計測終了信号８２を出力するので、ＣＰＵ２は、再び必要な割り込み処理を行う。以降は、同様に、タイマー装置１のＯＵＴ出力端子から計測終了信号８２が出力される毎に次のリスタート信号としてＲＥＳ入力端子に入力されて計測終了信号８２の出力が終了し、タイマー装置１による設定時間の計測が一定周期で繰り返される。

このようにして、１回のスタート信号に対して一定周期で計測終了信号８２（ＣＰＵ２の割り込み信号）が繰り返し発生するリピートモードを実現することができる。

なお、シングルモードかリピートモードかにかかわらず、スイッチＳＷ３を常にオン（接続）しておいてもよいし、あるいは、スイッチＳＷ３を取り外し、タイマー装置１のＲＥＳ入力端子に入力用端子ＩＮを接続してもよい。また、スイッチＳＷ３の代わりに２入力ＡＮＤ回路を設け、２入力ＡＮＤ回路の一方の入力端子を入力用端子ＩＮと接続し、２入力ＡＮＤ回路の他方の入力端子をスイッチＳＷ２の端子（タイマー装置１のＯＵＴ出力端子と接続されていない方の端子）と接続し、２入力ＡＮＤ回路の出力端子をタイマー装置１のＲＥＳ入力端子と接続するようにしてもよい。

これらのようにすれば、スイッチＳＷ２をオフかオンに固定することで、スイッチ制御を行うことなく、シングルモードとリピートモードのいずれか一方を選択することができる。なお、スイッチＳＷ２をＯＮにしてリピートモードを選択する場合は、最初のスタート信号のみ入力用端子ＩＮから入力されるようにすればよい。

図６は本実施形態のタイマー装置１の外部接続の他の例を示す図である。図６の外部接続例は、図５の例と比較して、タイマー装置１のＲＥＳ入力端子とＯＵＴ出力端子との接続方法が異なる。図６におけるタイマー装置１のその他の外部端子の接続は、図５と同様であるので、その説明を省略する。

図６の例では、タイマー装置１のＲＥＳ入力端子は、トライステートバッファーＴＢ１を介してＯＵＴ出力端子と接続されるとともに、トライステートバッファーＴＢ２を介してＣＰＵ２のＩ／ＯポートＩＯ２と接続されている。また、タイマー装置１のＲＥＳ入力端子は、プルアップ抵抗Ｒ２を介して電源電圧ＶＤＤ１にプルアップされている。

トライステートバッファーＴＢ１は、制御入力端子（ローアクティブ）がＣＰＵ２のＩ／ＯポートＩＯ１と接続されており、Ｉ／ＯポートＩＯ１がローレベルの時はバッファーとして機能し、Ｉ／ＯポートＩＯ１がハイレベルの時はデータ出力端子がハイインピーダンス状態になる。また、トライステートバッファーＴＢ２は、制御入力端子（ハイアクティブ）がＣＰＵ２のＩ／ＯポートＩＯ１と接続されており、Ｉ／ＯポートＩＯ１がハイレベルの時はバッファーとして機能し、Ｉ／ＯポートＩＯ１がローレベルの時はデータ出力端子がハイインピーダンス状態になる。

このような接続により、タイマー装置１のＲＥＳ入力端子には、ＣＰＵ２のＩ／ＯポートＩＯ１がハイレベルの時はＣＰＵ２のＩ／ＯポートＩＯ２と同じ論理レベル（ハイレベル／ローレベル）の信号が入力され、ＣＰＵ２のＩ／ＯポートＩＯ１がローレベルの時はタイマー装置１のＯＵＴ出力端子と同じ論理レベル（ハイレベル／ローレベル）の信号が入力される。

従って、ＣＰＵ２がＩ／ＯポートＩＯ１をハイレベルにすることで、タイマー装置１をシングルモードで動作させることができる。すなわち、ＣＰＵ２がＩ／ＯポートＩＯ１をハイレベルにしてＩ／ＯポートＩＯ２から計測開始を指示するスタート信号を入力すると、タイマー装置１のＲＥＳ入力端子にこのスタート信号が入力され、タイマー装置１は、設定時間の計測を開始し、計測を終了するとＯＵＴ出力端子からローレベルの計測終了信号８２を出力する。これにより、タイマー装置１のＯＵＴ出力端子（すなわち、ＣＰＵ２のＩＲＱ入力端子）がハイレベルからローレベルに変化し、ＣＰＵ２は、必要な割り込み処理を行う。タイマー装置１は、ＣＰＵ２のＩ／ＯポートＩＯ２から新たなスタート信号が入力される毎に計測終了信号８２の出力を終了し、設定時間の計測を行う。

このようにして、１回のスタート信号に対して１回だけ計測終了信号８２（ＣＰＵ２の割り込み信号）が発生するシングルモードを実現することができる。

一方、ＣＰＵ２がＩ／ＯポートＩＯ１をハイレベルにすることで、タイマー装置１に設定時間の計測を開始させた後、Ｉ／ＯポートＩＯ１をローレベルに変更することで、タイマー装置１をリピートモードで動作させることができる。すなわち、ＣＰＵ２がＩ／ＯポートＩＯ１をハイレベルにしてＩ／ＯポートＩＯ２から計測開始を指示するスタート信号を入力すると、タイマー装置１のＲＥＳ入力端子にこのスタート信号が入力され、タイマー装置１は、設定時間の計測を開始する。その後、ＣＰＵ２がＩ／ＯポートＩＯ１をローレベルに変更する。タイマー装置１が計測を終了するとＯＵＴ出力端子からローレベルの計測終了信号８２を出力するので、ＣＰＵ２は、必要な割り込み処理を行う。この時、ＣＰＵ２のＩ／ＯポートＩＯ１がローレベルになっているので、タイマー装置１のＯＵＴ出力端子から出力された計測終了信号８２は、リスタート信号としてＲＥＳ入力端子に入力される。このリスタート信号により、計測終了信号８２（割り込み信号）の出力が終了するとともに、設定時間の計測が継続される。そして、タイマー装置１は、２回目の計測を終了するとＯＵＴ出力端子から再び計測終了信号８２を出力するので、ＣＰＵ２は、再び必要な割り込み処理を行う。以降は、同様に、タイマー装置１のＯＵＴ出力端子から計測終了信号８２が出力される毎に次のリスタート信号としてＲＥＳ入力端子に入力されて計測終了信号８２の出力が終了し、タイマー装置１による設定時間の計測が一定周期で繰り返される。

図６の例によれば、ＣＰＵが、Ｉ／ＯポートＩＯ１を介してトライステートバッファーＴＢ１，ＴＢ２の動作を制御することで、シングルモードとリピートモードを任意のタイミングで自由に切り換えることができる。

１−３．タイマー装置の動作タイミング
ところで、本実施形態のタイマー装置１は、図１に示したように遅延回路５０が設けられており、この遅延回路５０がＲＥＳ入力端子に入力される信号を遅延させることで、ＯＵＴ出力端子とＲＥＳ入力端子を接続したリピートモード時も、計測終了信号８２（ＣＰＵ２の割り込み信号）のパルス幅を十分に確保し、ＣＰＵ２が割り込み信号の発生を確実に認識できるようにしている。

図７（Ａ）は、仮に遅延回路５０が無かった場合のタイマー装置１におけるリピートモード時の計測終了信号８２の生成タイミングを示す図であり、図７（Ｂ）は、遅延回路５０が設けられた本実施形態のタイマー装置１におけるリピートモード時の計測終了信号８２の生成タイミングを示す図である。

図７（Ａ）に示すように、６ビットダウンカウンター４１０がダウンカウントを行い、ボロー信号４２がローレベルからハイレベルに変化すると、これを受けてＯＵＴ出力端子がハイレベルからローレベルに変化する。

ＯＵＴ出力端子がハイレベルからローレベルに変化すると、ＯＵＴ出力端子からＲＥＳ入力端子に至る信号経路の信号伝搬遅延時間Ｔｄ１が経過した後、ＲＥＳ入力端子がハイレベルからローレベルに変化する。

遅延回路５０が無いので、遅延信号５２の代わりに、ＲＥＳ入力端子から入力されるローレベルの信号によりボロー信号４２がクリアされる。すなわち、ＲＥＳ入力端子がハイレベルからローレベルに変化してからクリア回路の信号伝搬遅延時間Ｔｄ２が経過した後、ボロー信号４２がハイレベルからローレベルに変化する。

ボロー信号４２がハイレベルからローレベルに変化すると、ＮＭＯＳトランジスター８０の信号伝搬時間Ｔｄ３が経過した後、ＯＵＴ出力端子がローレベルからハイレベルに変化する。このようにして、タイマー装置１のＯＵＴ出力端子に計測終了信号８２のローパルスが発生するが、このローパルスの幅は、Ｔｄ１＋Ｔｄ２＋Ｔｄ３で決定され（実際には配線遅延等の時間も加わる）、１０ｎｓ〜２０ｎｓ程度の短い幅になる。そのため、ＣＰＵ２がローパスフィルターを介して計測終了信号８２（割り込み信号）を受けるような場合、計測終了信号８２の幅が短すぎてローパスフィルターで除去され、ＣＰＵ２が割り込み信号を認識できない可能性がある。

これに対して、図７（Ｂ）に示すように、本実施形態のタイマー装置１では、タイマー装置１のＯＵＴ出力端子がハイレベルからローレベルに変化すると、信号伝搬遅延時間Ｔｄ１が経過した後、ＲＥＳ入力端子がハイレベルからローレベルに変化し、さらに、所定の遅延時間Ｔｄ０が経過後、遅延回路５０が出力する遅延信号５２がハイレベルからローレベルに変化する。

遅延信号５２がハイレベルからローレベルに変化すると、信号伝搬遅延時間Ｔｄ２が経過した後、ボロー信号４２がハイレベルからローレベルにクリアされる。

ボロー信号４２がハイレベルからローレベルに変化すると、信号伝搬時間Ｔｄ３が経過した後、ＯＵＴ出力端子がローレベルからハイレベルに変化する。このようにして、タイマー装置１のＯＵＴ出力端子に計測終了信号８２のローパルスが発生するが、このローパルスの幅は、Ｔｄ０＋Ｔｄ１＋Ｔｄ２＋Ｔｄ３で決定される（実際には配線遅延等の時間も加わる）。従って、遅延回路５０の遅延時間Ｔｄ０を例えば１００ｎｓにしておけば、計測終了信号８２のローパルス幅は、１００ｎｓ程度になり、ＣＰＵ２がローパスフィルターを介して計測終了信号８２（割り込み信号）を受けるような場合でも、ローパスフィルターで除去されず、ＣＰＵ２が確実に割り込み信号を認識することができる。

ところで、本実施形態のタイマー装置１は、少なくとも、電源投入後、ＲＥＳ入力端子から最初に入力されるスタート信号に対して、計測終了信号８２の出力を終了する（ＯＵＴ出力端子をハイレベルにする）とともに、プリセットバッファー４２０に格納されているプリセット値をＢＸ５〜ＢＸ０入力端子に入力される信号に応じて更新し、プリセッタブルダウンカウンター４０のカウント値をプリセットバッファー４２０に格納された更新後のプリセット値に初期化する処理（以下、「出力解除＆リセット処理」という。）を行う。

一方、少なくとも、ＲＥＳ入力端子からリスタート信号が入力された場合、本実施形態のタイマー装置１は、計測終了信号８２の出力を終了する処理（以下、「出力解除処理」という。）を行い、プリセットバッファー４２０の更新やプリセッタブルダウンカウンター４０の初期化は行わない。

このように、プリセッタブルダウンカウンター４０に関して、上記２つの処理のいずれか一方を選択可能とすることが要求される。ところが、先に述べたように、本実施形態のタイマー装置１は、１４個の外部端子を使用しており、１４ピンのパッケージで実装すると全てのピンを使い切ってしまう。そのため、上記２つの処理のいずれか一方を選択するための外部端子を割り当てることができない。そこで、本実施形態のタイマー装置１は、ＲＥＳ入力端子に入力される信号のパルス幅（入力時間）を変えることで、出力解除＆リセット処理と出力解除処理のいずれか一方を選択可能としている。具体的には、タイマー装置１の入力時間判定回路６０が、ＲＥＳ入力端子に入力される信号の入力時間があらかじめ設定された判定時間（固定クロック信号３４の１周期の時間）よりも長いか短いかを判定し、長い場合にはリセット信号６４を発生させ、短い場合はリセット信号６４を発生させないようにしている。そして、プリセッタブルダウンカウンター４０は、ローレベルの遅延信号５２とリセット信号６４が入力されることで出力解除＆リセット処理を行い、ローレベルの遅延信号５２のみが入力される（リセット信号６４は入力されない）ことで出力解除処理を行う。

図８（Ａ）は、ＲＥＳ入力端子から判定時間よりも長い入力時間の信号が入力された場合の入力時間判定回路６０の処理のタイミングを示す図であり、図８（Ｂ）は、ＲＥＳ入力端子から判定時間よりも短い入力時間の信号が入力された場合の入力時間判定回路６０の処理のタイミングを示す図である。

図８（Ａ）に示すように、タイマー装置１のＲＥＳ入力端子がハイレベルからローレベルに変化すると、所定の遅延時間が経過後、遅延回路５０が出力する遅延信号５２もハイレベルからローレベルに変化する。

遅延信号５２がハイレベルからローレベルに変化すると、Ｄフリップフロップ６１０，６２０の非同期セットが解除され、遅延信号５２がハイレベルからローレベルに変化した後の最初の固定クロック信号３４の立ち上がりエッジで、遅延信号５２のローレベルがＤフリップフロップ６１０に取り込まれ、Ｄフリップフロップ６１０のデータ出力端子（Ｑ）のハイレベルがＤフリップフロップ６２０に取り込まれる。これにより、Ｄフリップフロップ６１０のデータ出力端子（Ｑ）がハイレベルからローレベルに変化する。また、Ｄフリップフロップ６２０のデータ出力端子（Ｑ）から出力されるリセット信号６４はハイレベルのままであり、反転データ出力端子（／Ｑ）から出力される入力時間判定信号６２はローレベルのままである。

次の固定クロック信号３４の立ち上がりエッジまで遅延信号５２がローレベルのままであるので、Ｄフリップフロップ６１０，６２０の非同期セットは解除されたままであり、この固定クロック信号３４の立ち上がりエッジで、遅延信号５２のローレベルがＤフリップフロップ６１０に取り込まれ、Ｄフリップフロップ６１０のデータ出力端子（Ｑ）のローレベルがＤフリップフロップ６２０に取り込まれる。これにより、Ｄフリップフロップ６１０のデータ出力端子（Ｑ）はローレベルのままである。また、Ｄフリップフロップ６２０のデータ出力端子（Ｑ）から出力されるリセット信号６４はハイレベルからローレベルに変化し、反転データ出力端子（／Ｑ）から出力される入力時間判定信号６２はローレベルからハイレベルに変化する。

そして、ＲＥＳ入力端子がローレベルからハイレベルに変化すると、所定の遅延時間が経過後、遅延回路５０が出力する遅延信号５２もローレベルからハイレベルに変化する。

遅延信号５２がローレベルからハイレベルに変化すると、Ｄフリップフロップ６１０，６２０に非同期セットがかかり、Ｄフリップフロップ６１０のデータ出力端子（Ｑ）はローレベルからハイレベルに変化する。また、Ｄフリップフロップ６２０のデータ出力端子（Ｑ）から出力されるリセット信号６４はローレベルからハイレベルに変化し、反転データ出力端子（／Ｑ）から出力される入力時間判定信号６２はハイレベルからローレベルに変化する。

このように、遅延信号５２がローレベルの間に固定クロック信号３４の立ち上がりエッジが２回以上存在すれば、ローレベルの遅延信号５２とともにリセット信号６４のローパルスが発生するので、プリセッタブルダウンカウンター４０は、出力解除＆リセット処理を行う。

一方、図８（Ｂ）に示すように、遅延信号５２がハイレベルからローレベルに変化した後、２回目の固定クロック信号３４の立ち上がりエッジの前に、遅延信号５２がローレベルからハイレベルに変化すると、リセット信号６４がハイレベルからローレベルに変化する前にＤフリップフロップ６１０，６２０に非同期セットがかかる。そのため、リセット信号６４のローパルスは発生しない。

このように、遅延信号５２がローレベルの間に固定クロック信号３４の立ち上がりエッジが２回以上存在しなければ、ローレベルの遅延信号５２は発生するが、リセット信号６４のローパルスは発生しないので、プリセッタブルダウンカウンター４０は、出力解除処理を行う。

なお、ＲＥＳ入力端子と固定クロック信号３４は非同期の関係にあるが、ＲＥＳ入力端子のローパルスの長さ（入力時間）が固定クロック信号３４の２周期以上あれば、ＲＥＳ入力端子のローパルスの間に必ず固定クロック信号３４の立ち上がりエッジが２回以上存在する。一方、ＲＥＳ入力端子のローパルスの長さ（入力時間）が固定クロック信号３４の１周期未満であれば、ＲＥＳ入力端子のローパルスの間に存在する固定クロック信号３４の立ち上がりエッジは１回以下である。従って、プリセッタブルダウンカウンター４０に出力解除＆リセット処理を行わせるための入力時間の最小値を固定クロック信号３４の２周期以上の第１の所定時間として規定し、プリセッタブルダウンカウンター４０に出力解除処理を行わせるための入力時間の最大値を固定クロック信号３４の１周期未満の第２の所定時間とし規定し、第２の所定時間と第１の所定時間の間の入力時間を禁止するように仕様決めすればよい。

本実施形態では、ＲＥＳ入力端子に判定時間よりも長い入力時間のスタート信号を入力することでシングルモードが実現されている。

図９は、シングルモード時のタイマー装置１の動作タイミングを示すタイミングチャート図である。

時刻ｔ_１において、入力用端子ＩＮ（図５の例の場合）あるいはＣＰＵ２のＩ／ＯポートＩＯ２（図６の例の場合）からスタート信号が入力され、ＲＥＳ入力端子がハイレベルからローレベルに変化すると、所定の遅延時間が経過した時刻ｔ_２において、遅延信号５２がハイレベルからローレベルに変化する。これにより、ボロー信号４２がクリアされる。

スタート信号の入力が継続し、ＲＥＳ入力端子がローレベルを維持すると、これに応じて遅延信号５２もローレベルを維持する。そして、遅延信号５２がハイレベルからローレベルに変化した後の２回目の固定クロック信号３４の立ち上がりエッジのタイミング（時刻ｔ_３）において、遅延信号５２はまだローレベルを維持しているため、入力時間判定回路６０により、スタート信号の入力時間が判定時間よりも長いと判定される。その結果、入力判定信号６２がローレベルからハイレベルに変化し、リセット信号６４がハイレベルからローレベルに変化する。時刻ｔ_３において、リセット信号６４がハイレベルからローレベルに変化したため、プリセットバッファー４２０にＢＸ５〜ＢＸ０入力端子の設定値３が格納される。また、６ビットダウンカウンター４１０の初期値がプリセットバッファー４２０に格納されたプリセット値３に更新される。さらに、分周回路３１０にリセットがかかり、選択クロック信号３２が停止する。

時刻ｔ_４において、スタート信号の入力が終了し、ＲＥＳ入力端子がローレベルからハイレベルに変化すると、所定の遅延時間が経過した時刻ｔ_５において、遅延信号５２がローレベルからハイレベルに変化する。時刻ｔ_５において、遅延信号５２がローレベルからハイレベルに変化したため、入力判定信号６２がハイレベルからローレベルに変化し、リセット信号６４がローレベルからハイレベルに変化する。

時刻ｔ_５において、リセット信号６４がローレベルからハイレベルに変化したため、分周回路３１０は、リセットが解除され、原振クロック信号２２の分周クロック信号の生成を開始する。そして、選択回路３２０により、ＡＸ２〜ＡＸ０入力端子の設定値２に応じた選択クロック信号３２が選択され、６ビットダウンカウンター４１０に供給される。

６ビットダウンカウンター４１０は、時刻ｔ_６，ｔ_７，ｔ_８における選択クロック信号３２の立ち上がりエッジに同期してダウンカウントを行い、そのカウント値が３→２→１→０と変化する。そして、６ビットダウンカウンター４１０のカウント値が０になる選択クロック信号３２の立ち上がりエッジのタイミング（時刻ｔ_８）に同期して、ボロー信号４２がローレベルからハイレベルに変化する。その結果、ＯＵＴ出力端子がハイレベルからローレベルに変化し、計測終了信号８２（ＣＰＵ２の割り込み信号）が出力される。

なお、分周回路３１０は、時刻ｔ_５においてリセットが解除されてから各分周クロック信号の１周期分の時間が経過した時に各分周クロック信号の最初の立ち上がりエッジを発生させるようにしてもよい。このようにすれば、タイマー装置１は、設定時間（ＢＸ５〜ＢＸ０入力端子の設定値）を誤差なく計測することができる。

さらに、６ビットダウンカウンター４１０は、時刻ｔ_９における選択クロック信号３２の立ち上がりエッジに同期して、カウント値が０からプリセットバッファー４２０に格納されたプリセット値３に初期化される。そして、６ビットダウンカウンター４１０は、時刻ｔ_１０，ｔ_１３における選択クロック信号３２の立ち上がりエッジに同期して再びダウンカウントを行い、そのカウント値が３→２→１と変化する。

時刻ｔ_１１において、再びスタート信号が入力され、ＲＥＳ入力端子がハイレベルからローレベルに変化すると、所定の遅延時間が経過した時刻ｔ_１２において、遅延信号５２がハイレベルからローレベルに変化する。これにより、ボロー信号４２がクリアされ、ハイレベルからローレベルに変化する。その結果、ＯＵＴ出力端子がローレベルからハイレベルに変化し、計測終了信号８２（ＣＰＵ２の割り込み信号）の出力が終了する。

そして、遅延信号５２がハイレベルからローレベルに変化した後の２回目の固定クロック信号３４の立ち上がりエッジのタイミング（時刻ｔ_１４）において、入力判定信号６２がローレベルからハイレベルに変化し、リセット信号６４がハイレベルからローレベルに変化する。時刻ｔ_１４において、リセット信号６４がハイレベルからローレベルに変化したため、プリセットバッファー４２０にＢＸ５〜ＢＸ０入力端子の設定値４が格納される。また、６ビットダウンカウンター４１０のカウント値がプリセットバッファー４２０に格納されたプリセット値４に更新される。さらに、分周回路３１０にリセットがかかり、選択クロック信号３２が停止する。

時刻ｔ_１５において、スタート信号の入力が終了し、ＲＥＳ入力端子がローレベルからハイレベルに変化すると、所定の遅延時間が経過した時刻ｔ_１６において、遅延信号５２がローレベルからハイレベルに変化する。時刻ｔ_１６において、遅延信号５２がローレベルからハイレベルに変化したため、入力判定信号６２がハイレベルからローレベルに変化し、リセット信号６４がローレベルからハイレベルに変化する。

時刻ｔ_１６において、リセット信号６４がローレベルからハイレベルに変化したため、分周回路３１０は、リセットが解除され、原振クロック信号２２の分周クロック信号の生成を開始する。そして、選択回路３２０により、ＡＸ２〜ＡＸ０入力端子の設定値２に応じた選択クロック信号３２が選択され、６ビットダウンカウンター４１０に供給される。

６ビットダウンカウンター４１０は、時刻ｔ_１７，ｔ_１８，ｔ_１９，ｔ_２０における選択クロック信号３２の立ち上がりエッジに同期してダウンカウントを行い、そのカウント値が４→３→２→１→０と変化する。そして、６ビットダウンカウンター４１０のカウント値が０になる選択クロック信号３２の立ち上がりエッジのタイミング（時刻ｔ_２０）に同期して、ボロー信号４２がローレベルからハイレベルに変化する。その結果、ＯＵＴ出力端子がハイレベルからローレベルに変化し、計測終了信号８２（ＣＰＵ２の割り込み信号）が出力される。

本実施形態のタイマー装置１は、図７（Ｂ）で説明したように、ＯＵＴ出力端子とＲＥＳ入力端子を接続した場合、遅延回路５０の遅延時間に応じたパルス幅（例えば１００ｎｓ程度）の計測終了信号８２を出力し、計測終了信号８２はリスタート信号としてＲＥＳ入力端子に入力される。これに対して、固定クロック信号３２の周波数は、例えば３２．７６８ｋＨｚであり、その１周期の時間は約３０．５μｓなので、リスタート信号の入力時間は判定時間よりも短い。従って、リスタート信号ではリセット信号６４が発生せず、分周回路３１０にリセットがかからないため、６ビットダウンカウンター４１０は、プリセット値のダウンカウントを一定周期で継続するようになっている。これにより、リピートモードが実現されている。

図１０は、リピートモード時のタイマー装置１の動作タイミングを示すタイミングチャート図である。

時刻ｔ_１において、入力用端子ＩＮ（図５の例の場合）あるいはＣＰＵ２のＩ／ＯポートＩＯ２（図６の例の場合）からスタート信号が入力され、ＲＥＳ入力端子がハイレベルからローレベルに変化すると、タイマー装置１は設定時間の計測を行い、時刻ｔ_８における選択クロック信号３２の立ち上がりエッジのタイミングに同期して、ＯＵＴ出力端子がハイレベルからローレベルに変化し、計測終了信号８２（ＣＰＵ２の割り込み信号）が出力される。なお、時刻ｔ_１〜時刻ｔ_８までの動作タイミングは、図９と全く同じであるため、詳細な説明を省略する。

ＯＵＴ出力端子がハイレベルからローレベルに変化すると、ＯＵＴ出力端子に接続されたＲＥＳ入力端子もハイレベルからローレベルに変化し、リスタート信号の入力が自動的に開始される。そして、ＲＥＳ入力端子がハイレベルからローレベルに変化してから所定の遅延時間が経過した時刻ｔ_９において、遅延信号５２がハイレベルからローレベルに変化する。これにより、ボロー信号４２がクリアされ、ハイレベルからローレベルに変化する。その結果、ＯＵＴ出力端子がローレベルからハイレベルに変化し、計測終了信号８２（ＣＰＵ２の割り込み信号）の出力が終了する。

時刻ｔ_９において、ＯＵＴ出力端子がローレベルからハイレベルに変化すると、ＲＥＳ入力端子もハイレベルからローレベルに変化し、リスタート信号の入力が終了する。そして、ＲＥＳ入力端子がローレベルからハイレベルに変化してから所定の遅延時間が経過した時刻ｔ_１０において、遅延信号５２がローレベルからハイレベルに変化する。ここで、遅延信号５２がハイレベルからローレベルに変化した後の２回目の固定クロック信号３４の立ち上がりエッジのタイミング（時刻ｔ_１１）より前に、リスタート信号の入力が終了したので、入力判定信号６２はローレベルのままであり、リセット信号６４はハイレベルのまま変化しない。従って、プリセットバッファー４２０にＢＸ５〜ＢＸ０入力端子の設定値４は格納されない。また、分周回路３１０にリセットがかからないので選択クロック信号３２は停止せず、６ビットダウンカウンター４１０は、選択クロック信号３２の立ち上がりエッジに同期してダウンカウントを継続する。

そして、６ビットダウンカウンター４１０は、時刻ｔ_１１，ｔ_１２，ｔ_１３，ｔ_１４における選択クロック信号３２の立ち上がりエッジに同期してダウンカウントを行い、そのカウント値が０→３→２→１→０と変化する。そして、６ビットダウンカウンター４１０のカウント値が０になる選択クロック信号３２の立ち上がりエッジのタイミング（時刻ｔ_１４）に同期して、ボロー信号４２がローレベルからハイレベルに変化する。その結果、ＯＵＴ出力端子がハイレベルからローレベルに変化し、計測終了信号８２（ＣＰＵ２の割り込み信号）が出力される。

タイマー装置１は、時刻ｔ_１４以降は、時刻ｔ_８〜ｔ_１４と同じタイミングで、設定時間の計測を行い、計測を終了する毎に計測終了信号８２（ＣＰＵ２の割り込み信号）を出力し、この計測終了信号８２を次のリスタート信号として計測を開始する処理を繰り返す。

以上に説明したように、本実施形態のタイマー装置は、ＲＥＳ入力端子に入力されるローレベルの信号の入力時間と固定クロック信号３４の１周期の時間に相当する判定時間との大小関係を判定し、判定結果に応じてプリセットダウンカウンター４０のカウント処理を変更する。従って、本実施形態のタイマー装置によれば、ＲＥＳ入力端子に入力されるローレベルの信号の入力時間を変更することで、専用の外部端子を設けなくても計測処理を変更することができる。

特に、本実施形態のタイマー装置によれば、ＲＥＳ入力端子から判定時間よりも長いパルス幅のスタート信号を入力することで、スタート信号の入力が終了するタイミングから設定時間を計測するシングルモードを実現することができる。また、ＲＥＳ入力端子とＯＵＴ出力端子を接続することで、判定時間よりも短いパルス幅の計測終了信号８２を次のリスタート信号としてリピートモードを実現することもできる。すなわち、ＲＥＳ入力端子とＯＵＴ出力端子を接続するか否かに応じて、定周期タイマーとして動作させるか汎用のタイマーとして動作させるかを選択することができるので、選択用の外部端子を別途設ける必要がない。

さらに、本実施形態のタイマー装置を定周期タイマーとして動作させた場合でも、遅延回路５０の遅延時間により計測終了信号８２の出力時間を十分に確保することができる。従って、外部のＣＰＵは、計測終了信号８２を割り込み信号として認識することができるので割り込み処理を正常に行うことができる。

また、本実施形態のタイマー装置によれば、ＲＥＳ入力端子に入力されるローレベルの信号の入力時間を判定時間よりも長くすることで、６ビットダウンカウンターのプリセット値をＢＸ５〜ＢＸ０入力端子の設定値に更新することができる。従って、プリセット値をプログラムで変更する必要がないので、信頼性を向上させることができる。

また、本実施形態のタイマー装置によれば、計測時間は選択クロック信号３２の周期とプリセット値との積に等しいので、ＡＸ２〜ＡＸ０入力端子の設定値に応じて選択クロック信号３２の周波数を選択することで計測時間の選択範囲を広げることができる。

２．電子機器
図１１は、本実施形態の電子機器の機能ブロック図である。本実施形態の電子機器１００は、タイマー装置１１０、ＣＰＵ１２０、操作部１３０、表示部１４０、ＲＯＭ（Read Only Memory）１５０、ＲＡＭ（Random Access Memory）１６０、通信部１７０を含んで構成されている。なお、本実施形態の電子機器は、図１１の構成要素（各部）の一部を省略又は変更したり、他の構成要素を付加した構成としてもよい。

タイマー装置１１０は、設定された時間を計測し、計測を終了するとターマー終了信号を生成する。

ＣＰＵ１２０は、ＲＯＭ１５０等に記憶されているプログラムに従って、各種の計算処理や制御処理を行う。具体的には、ＣＰＵ１２０は、タイマー装置１１０からの計測終了信号を受け取り、所定の計算処理を行う。ＣＰＵ１２０は、タイマー装置１１０にスタート信号やリスタート信号を送信するようにしてもよいし、タイマー装置１１０の各種制御を行うようにしてもよい。また、ＣＰＵ１２０は、操作部１３０からの操作信号に応じた各種の処理、表示部１４０に各種の情報を表示させるための表示信号を送信する処理、外部とデータ通信を行うために通信部１７０を制御する処理等を行う。

操作部１３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。

表示部１４０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ１２０から入力される表示信号に基づいて各種の情報を表示する。

ＲＯＭ１５０は、ＣＰＵ１２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ１６０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１５０から読み出されたプログラムやデータ、操作部１３０から入力されたデータ、ＣＰＵ１２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部１７０は、ＣＰＵ１２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

タイマー装置１１０として本実施形態のタイマー装置１を電子機器１００に組み込むことにより、高い信頼性を維持しながら低コスト化を実現することができる。

なお、電子機器１００としてはタイマー装置を用いた種々の電子機器が考えられ、例えば、リアルタイムクロック装置、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、本実施形態では、本発明における「カウント回路」の一例としてプリセッタブルダウンカウンター４０を挙げたが、本発明における「カウント回路」は、アップカウンター等でもよい。

また、例えば、本実施形態では、クロック生成回路３０は、分周回路３１０により原振クロック信号２２を分周し、複数種類の分周クロック信号を発生させているが、分周回路３１０に代えて、あるいは分周回路３１０とともに、逓倍回路を設け、当該逓倍回路により原振クロック信号２２を逓倍し、複数種類の逓倍クロック信号を発生させるようにしてもよい。そして、選択回路３２０により、複数種類の逓倍クロック信号のいずれかがクロック信号３２として選択されるように変形してもよい。

また、例えば、本実施形態では、入力時間判定回路６０は、入力時間を、一定周波数の固定クロック信号３４に基づく一定の判定時間と比較しているが、例えば、外部端子や内部レジスタの設定値に応じて、判定時間を可変に設定できるように変形してもよい。

また、例えば、本実施形態では、タイマー装置１のＯＵＴ出力端子とＲＥＳ入力端子を接続することでリピートモードを実現しているが、ＯＵＴ出力端子とＲＥＳ入力端子を接続しなくても、ＣＰＵが計測終了信号８２を割り込み信号として受ける毎に、判定時間よりも短いローパルスの信号をＲＥＳ入力端子に入力するようにすれば、リピートモードを実現することができる。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１タイマー装置、２ＣＰＵ、１０電源回路、１２電源電圧、２０水晶発振回路、２２原振クロック信号、３０クロック生成回路、３２選択クロック信号、３４固定クロック信号、４０プリセッタブルダウンカウンター、４２ボロー信号、５０遅延回路、５２遅延信号、６０入力時間判定回路、６２入力時間判定信号、６４リセット信号、７０テスト回路、８０ＮＭＯＳトランジスター、８２計測終了信号、１００電子機器、１１０タイマー装置、１２０ＣＰＵ、１３０操作部、１４０表示部、１５０ＲＯＭ、１６０ＲＡＭ、１７０通信部、３１０分周回路、３２０選択回路、３３０バッファーセル、４１０６ビットダウンカウンター、４２０プリセットバッファー、６１０Ｄフリップフロップ、６２０Ｄフリップフロップ、ＤＰ１，ＤＰ２ディップスイッチ、ＳＷ１，ＳＷ２，ＳＷ３スイッチ、ＩＮ入力用端子、Ｒ１，Ｒ２プルアップ抵抗、ＴＢ１，ＴＢ２トライステートバッファー

Claims

第１の外部端子と、
前記第１の外部端子に入力される所定の信号の入力時間と所与の判定時間との大小関係を判定する入力時間判定回路と、
所与の設定値をカウントするカウント回路と、を含み、
前記カウント回路は、
前記入力時間判定回路の判定結果に応じて、カウント値を初期化するか否かを選択する、タイマー装置。
請求項１において、
第２の外部端子をさらに含み、
前記カウント回路は、
前記設定値のカウントを終了すると前記第２の外部端子を介して計測終了信号を出力し、次に前記第１の外部端子に前記所定の信号が入力されると、前記入力時間判定回路の判定結果によらず、前記所定の信号に基づいて、前記計測終了信号の出力を終了する、タイマー装置。
請求項２において、
前記カウント回路は、
前記設定値のカウントを終了した後に新たに前記設定値をカウントする、タイマー装置。
請求項２又は３において、
第３〜第ｎ（ｎ≧３）の外部端子をさらに含み、
前記カウント回路は、
前記設定値を格納するバッファーを含み、
前記入力時間判定回路の判定結果に応じて、前記バッファーに格納されている前記設定値を前記第３〜第ｎの外部端子に入力される信号に応じた設定値に更新するか否かを選択する、タイマー装置。
請求項１乃至４のいずれか一項において、
前記入力時間判定回路は、
第１のクロック信号の所定周期の時間を前記判定時間として、前記所定の信号の入力時間と当該判定時間との大小関係を判定する、タイマー装置。
請求項１乃至５のいずれか一項において、
第ｎ＋１〜第ｍ（ｍ≧ｎ＋１）の外部端子をさらに含み、
前記カウント回路は、
前記第ｎ＋１〜第ｍの外部端子に入力される信号に応じた周波数の第２のクロック信号に基づいて、前記設定値をカウントする、タイマー装置。
請求項１乃至６のいずれか一項に記載のタイマー装置を含む、電子機器。