JP6304472B2 - 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 - Google Patents

半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 Download PDF

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Description

本発明は、半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法等に関する。
製造された半導体集積回路(Int egrated Circuit:IC)について、仕様を満たしていること、また不良箇所がないことを検証するため、その出荷前に製品検査が行われる。半導体集積回路が発振信号を生成する発振回路を含む場合、その後段の回路で分周されて生成される分周信号をロジックテスト(期待値であるハイレベルまたはローレベルとの一致、不一致で判定するテスト)で検査することで、発振回路およびその後段の回路についての効率的な検査が可能である。
例えば、特許文献1では、発振回路をフリーランニングさせながらも、内部の分周回路の全ての出力がハイレベルとなるタイミングだけにテスターのストローブを設定することで、ロジックテストによって発振回路を含む半導体集積回路を検査する発明を開示する。
特開平10−19981号公報
ここで、複数の半導体集積回路をテスターが同じタイミングで検査(以下、同測)できれば、より効率的な検査が可能である。しかし、特許文献1の発明では、発振回路は必ず水晶発振子と接続されて発振しているフリーランニング状態で検査される。そのため、複数の半導体集積回路で、発振信号(例えば特許文献1の図2のバッファー5の出力)の位相は、接続されている水晶振動子の個体差によってばらばらである。したがって、ストローブを半導体集積回路ごとに調整する必要があり、現実的には、テスターが複数の半導体集積回路を同測することはできない。
また、発振回路を含む半導体集積回路には、一般的に発振信号が安定しているかを検出する回路(以下、遅延回路)が含まれており、入力振幅信号が安定して初めて発振信号を出力させる。仮に発振素子に代えてテスターからのクロックを用いる場合でも、複数の半導体集積回路を同測するためには、遅延回路の判定ばらつきによってずれている分周信号の位相が揃うように分周回路をリセットする必要がある。分周回路のみをリセットする信号を供給可能な端子を用意して、複数の半導体集積回路をテスターが同測できるようにすることも考えられる。しかし、例えばSPXO(Simple Packaged Crystal Oscillator)用の半導体集積回路では回路面積が小さいことが要求され、端子数を増やすことは難しい。また、1つの端子を切り換えて用いるためのテスト回路を設けることも、回路面積が増加してしまうため難しい。よって、検査用の独立した端子を設けることは一般に困難である。
本発明は、以上の事を鑑みてなされたものであり、本発明のいくつかの態様によれば、ロジックテストによって複数を同じタイミングで検査することが可能な、発振回路を含む半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法等を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。
[適用例1]
本適用例に係る半導体集積回路は、発振素子を発振させて発振信号を生成する発振回路と、前記発振信号に基づく信号を分周して分周信号を出力する分周回路と、前記分周回路をリセットする第1の信号を生成するリセット生成回路と、を含む。
本適用例に係る半導体集積回路は、発振回路と、分周回路と、リセット生成回路と、を含む。発振回路は、発振素子と電気的に接続されて、発振素子を発振させて発振信号を生成する。発振素子としては、例えば、SAW(Surface Acoustic Wave)共振子、ATカット水晶振動子、SCカット水晶振動子、音叉型水晶振動子、その他の圧電振動子やMEMS(Micro Electro Mechanical Systems)振動子などを用いることができる。
発振回路は、例えば、発振素子(固体振動子)を用いる固体振動子発振回路、CR発振回路、LC発振回路、PLL(Phase Locked Loop)回路、シリコンMEMS(Micro Electro Mechanical Systems)等で実現してもよい。なお、帰還型の発振回路は増幅回路を含んでいるが、増幅回路としては、バイポーラトランジスター、電界効果トランジスター(FET:Field Effect Transistor)、金属酸化膜型電界効果トランジスター(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)等を用いることができる。
分周回路は、発振信号に基づく信号をテスターが測定可能な低い周波数になるまで分周し、分周信号を出力する。発振信号が安定した後、分周信号はクロック信号として半導体集積回路から出力される。発振回路を含む半導体集積回路では、このクロック信号(すなわち分周信号)をロジックテストによって検査することで発振回路および後段の回路の検査が可能である。
ここで、前記の通り、発振回路をフリーランニング状態で検査すると複数の半導体集積回路を同測することができない。また、発振回路を含む半導体集積回路には、一般的に発振信号が安定しているかを検出する遅延回路が含まれている。そのため、発振素子に代えてテスターからのクロックを用いたとしても、遅延回路の判定にばらつきがあるため、分周信号の出力のタイミングもばらつき、位相が揃わない。分周信号の位相が揃うように分周回路をリセットすると、発振回路、遅延回路もリセットされてしまい、リセット解除から所定の時間が経過しないと分周信号が出力されなくなる。そのため、複数の半導体集積回路を同測することができなかった。
本適用例に係る半導体集積回路は、分周回路をリセットする第1の信号を生成するリセット生成回路を含む。第1の信号は、発振回路をリセット状態にすることなく、分周回路だけをリセットすることを可能にする。そのため、本適用例に係る半導体集積回路は、ロジックテストによって複数を同じタイミングで効率的に検査することが可能である。なお、半導体集積回路はパッケージングされている形態に限らず、例えばベアダイの状態で提供、検査されるものも含む。
[適用例2]
上記適用例に係る半導体集積回路において、前記リセット生成回路は、前記リセット生成回路の入力信号に基づいて、前記第1の信号と、前記第1の信号とは異なる第2の信号とを生成してもよい。
本適用例に係る半導体集積回路のリセット生成回路は、例えばある端子からの入力信号に基づいて、第1の信号と第2の信号とを生成する。ここで、第1の信号は前記の通り、分周回路に供給されるリセット信号であり、第2の信号は入力信号に基づく信号である。第2の信号は、分周回路、発振回路、その他の回路の一部または全部に供給される。
例えば、分周回路のみをリセットする信号を供給可能な端子を用意して、複数の半導体集積回路をテスターが同測できるようにすることも考えられる。しかし、例えばSPXO(Simple Packaged Crystal Oscillator)用の半導体集積回路では回路面積が小さいことが要求され、端子数を増やすことは難しい。また、1つの端子を切り換えて用いるためのテスト回路を設けることも、回路面積が増加してしまうため難しい。よって、検査用の独立した端子を設けることは一般に困難である。
本適用例に係る半導体集積回路では、リセット生成回路が、入力信号が所定の状態であることを検出して第1の信号を変化させる。つまり、本適用例に係る半導体集積回路は、第1の信号を専用の端子から入力することなく、既存の端子の入力信号から作り出すことで、端子数を増やさずに半導体集積回路の効率的な検査を可能にする。
[適用例3]
上記適用例に係る半導体集積回路において、前記入力信号がイネーブル信号であってもよい。
[適用例4]
上記適用例に係る半導体集積回路において、前記入力信号はパルス信号であり、前記パルス信号の幅に基づいて前記分周回路がリセットされてもよい。
[適用例5]
上記適用例に係る半導体集積回路において、前記入力信号は電圧信号であり、前記電圧信号の電圧値に基づいて前記分周回路がリセットされてもよい。
これらの適用例に係る半導体集積回路のリセット生成回路は、発振回路を動作させる(例えば、リセット状態を解除して発振信号を生成させる)イネーブル信号である第2の信号を生成する。つまり、第1の信号を生成するために兼用される端子からの入力信号はイネーブル信号である。そして、リセット生成回路は端子からのイネーブル信号(以下、第2の信号と区別するために、入力イネーブル信号とする)が所定の状態であることを検出して第1の信号を生成する。
このとき、所定の状態とは、入力イネーブル信号に所定の幅よりも短いパルス信号が含まれることでもよい。所定の幅とは、例えばリセット生成回路が含むフィルターで除去できる最大のパルス幅である。リセット生成回路は、入力イネーブル信号に所定の幅よりも短いパルス信号が含まれることを検出して、分周回路をリセットする第1の信号を生成する。そして、このパルス信号をフィルターで除去してイネーブル信号である第2の信号を生成する。このとき、分周回路はリセットされるが、それ以外の第2の信号を受け取る回路はリセットされることなく動作を継続する。例えば、発振回路は発振信号の生成を継続する。なお、リセット生成回路は、入力イネーブル信号をそのまま第1の信号としてもよい。
ここで、入力イネーブル信号が非アクティブ状態になる場合は、所定の幅よりも広いパルス信号が含まれていることと同じである。このとき、このパルス信号はフィルターで除去されないため、分周回路以外の回路にも非アクティブ状態の第2の信号が供給されてリ
セットされる。すなわち、入力イネーブル信号の本来の機能が失われるわけではない。
また、第1の信号が生成される所定の状態とは、電圧信号である入力イネーブル信号が所定の電圧を超えることでもよい。所定の電圧を超えるとは、通常動作で使用される標準的な入力イネーブル信号の電圧レベルがVである場合に、Vよりも高い電圧をとることをいう。このとき、第1の信号が例えばローレベルとなり分周回路をリセットする。ただし、入力イネーブル信号の電圧変動は、半導体集積回路として動作可能な定格電圧範囲内であるものとする。リセット生成回路は、入力イネーブル信号をそのまま第2の信号としてもよい。
ここで、入力イネーブル信号が通常のローレベル(V)、またはハイレベル(V)をとる場合は、第1の信号も連動してそれぞれローレベル、ハイレベルとなる。すなわち、入力信号(入力イネーブル信号)の本来の機能も失われない。
これらの適用例に係る半導体集積回路は、既存の端子の入力信号(入力イネーブル信号)を用いて、発振回路を含む半導体集積回路の端子数を増加させることなく効率的な検査を可能にする。
[適用例6]
上記適用例に係る半導体集積回路において、前記入力信号が電源電圧であってもよい。
[適用例7]
上記適用例に係る半導体集積回路において、前記入力信号は電圧信号であり、前記電圧信号の電圧値に基づいて前記分周回路がリセットされてもよい。
これらの適用例に係る半導体集積回路のリセット生成回路は、電源電圧である第2の信号を生成する。つまり、第1の信号を生成するために兼用される端子の入力信号は電源電圧(以下、第2の信号と区別するために、端子電源電圧とする)である。そして、リセット生成回路は端子電源電圧のレベルが所定の電圧の範囲を超える電圧を含むことを検出して第1の信号を変化させる。
このとき、所定の電圧の範囲を超える電圧とは、通常動作で使用される標準的な電圧の範囲が例えばV[V]〜V[V]である場合に、V[V]よりも高い電圧またはV[V]よりも低い電圧をいう。ただし、端子電源電圧の変動は、半導体集積回路として動作可能な定格電圧範囲内であるものとする。例えばV=0[V]、V=3[V]の場合、端子電源電圧が3.5[V]や−0.5[V]に変動しても、定格電圧範囲内にはおさまっているものとする。
リセット生成回路は、端子電源電圧が所定の電圧の範囲を超えることを検出して、分周回路をリセットする第1の信号を生成する。そして、この端子電源電圧はそのまま、または調整されて第2の信号として半導体集積回路内の回路に供給される。このとき、分周回路には第1の信号と第2の信号の両方が供給され、その他の回路には第2の信号だけが供給されてもよい。端子電源電圧が所定の電圧の範囲を超えた場合、分周回路はリセットされるが、それ以外の第2の信号を受け取る回路はリセットされることなく動作を継続する。例えば、発振回路は発振信号の生成を継続する。
ここで、端子電源電圧が通常動作で使用される標準的な電圧(先の例のV[V])である場合には、第1の信号は分周回路をリセットしない。そして、端子電源電圧がそのまま第2の信号として半導体集積回路内の回路に供給される。すなわち、入力信号(端子電源電圧)の本来の機能も失われない。
これらの適用例に係る半導体集積回路は、既存の端子の入力信号(端子電源電圧)を用いて、発振回路を含む半導体集積回路の端子数を増加させることなく効率的な検査を可能にする。
[適用例8]
本適用例に係る発振器は、前記適用例に係る半導体集積回路と、前記発振素子と、を含む。
本適用例に係る発振器によれば、前記のリセット生成回路を含んでおり、発振回路をリセット状態にすることなく、分周回路だけをリセットすることを可能にする機能も備える。そのため、本適用例に係る発振器は、ロジックテストによって複数を同じタイミングで効率的に検査することが可能である。
[適用例9]
本適用例に係る電子機器は、前記適用例に係る半導体集積回路を含む。
[適用例10]
本適用例に係る移動体は、前記適用例に係る半導体集積回路を含む。
これらの適用例に係る電子機器、移動体によれば、前記の半導体集積回路を含んでおり、その発振回路部分についてロジックテストによって複数を同じタイミングで効率的に検査することが可能である。そのため、出荷検査にかかるコストを抑えることが可能な電子機器、移動体を実現できる。
[適用例11]
本適用例に係る半導体集積回路の検査方法は、発振回路および前記発振回路の出力信号を分周する分周回路を含んでいる半導体集積回路に電源を供給し、さらに、前記発振回路の入力端子にクロック信号を供給するステップと、前記分周回路をリセットするステップと、前記分周回路から出力された分周信号を検査するステップと、を含む。
[適用例12]
上記適用例に係る半導体集積回路の検査方法において、前記半導体集積回路は複数であり、複数の前記分周信号を同時に検査してもよい。
発振素子と接続した第1実施形態の半導体集積回路のブロック図。 図2(A)は第1実施形態のリセット生成回路の構成例。図2(B)はリセット生成回路の動作のタイミングチャートの一例を示す図。 検査における第1実施形態の半導体集積回路とテスターとの接続を表す図。 図4(A)は従来の検査の問題を示すタイミングチャート。図4(B)は第1実施形態の半導体集積回路の同測検査を示すタイミングチャート。 第1実施形態の半導体集積回路の検査方法を表すフローチャート。 図6(A)は第2実施形態のリセット生成回路の構成例。図6(B)はリセット生成回路の動作のタイミングチャートの一例を示す図。 第2実施形態の半導体集積回路の同測検査を示すタイミングチャート。 発振素子と接続した第3実施形態の半導体集積回路のブロック図。 電子機器の機能ブロック図。 電子機器の外観の一例を示す図。 移動体の一例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
1.半導体集積回路、発振器
[第1実施形態]
図1は、本実施形態の半導体集積回路10の構成を示す図である。半導体集積回路10は、ATカットの水晶振動子26(本発明の発振素子に対応)と図1のように接続されて、温度補償や温度制御をしていない水晶発振器、すなわちSPXO(Simple Packaged Crystal Oscillator)を構成する。換言すれば、半導体集積回路10はSPXOの一部を構成する。そこで、以下では特に断ることなく、半導体集積回路10の説明をもって、水晶発振器の説明とする。なお、半導体集積回路10は、以下に説明する要素の一部を省略又は変更してもよいし、他の要素を追加した構成であってもよい。
半導体集積回路10は6つの端子を有している。端子T1には電源電圧VDDが供給され、端子T4は接地電圧VSSと接続される。端子T6には半導体集積回路10のイネーブル信号が入力される。本実施形態のイネーブル信号はアクティブ・ハイであるとする。すなわち、イネーブル信号がハイレベルのとき、半導体集積回路10は水晶発振器としての通常動作を行う。端子T5からはクロック信号116が半導体集積回路10の外部に出力される。端子T2と端子T3は水晶振動子26との接続に用いられる。なお、半導体集積回路10の検査では、テスター9(図3参照)で生成されるクロック(以下、テストクロック)が端子T2から入力されて、端子T3はオープン状態となる。
半導体集積回路10は、発振回路12、リセット生成回路13、バッファー14、分周回路15、出力回路16、遅延回路18を含む。なお、出力回路16の機能を分周回路15が含む構成も可能である。
発振回路12は、端子T2と端子T3とを介して水晶振動子26と接続されて発振ループを形成する水晶発振回路である。発振回路12は、後述する第2の信号122がハイレベルである場合に、水晶振動子26を発振させて発振信号112を生成する。
発振回路12は本実施形態では水晶振動子26と接続されるが、水晶振動子26に代えて、例えば、SAW(Surface Acoustic Wave)共振子やMEMS(Micro Electro Mechanical Systems)振動子などの発振素子と接続されてもよい。
リセット生成回路13には、端子T6を介して半導体集積回路10のイネーブル信号が入力される。そして、リセット生成回路13は、イネーブル信号に基づいて第1の信号121と第2の信号122とを生成する。第1の信号121は分周回路15をリセットする信号である。本実施形態では第1の信号121がローレベルである場合に、分周回路15がリセット状態になる。第1の信号121がローレベルからハイレベルへと変化すると、分周回路15は所定のタイミングで発振信号112に基づく分周信号115を出力する。
なお、別の実施形態として、ハイレベルとローレベルの対応が逆であってもよい。すなわち、第1の信号121がハイレベルである場合に、分周回路15がリセット状態になってもよい。
第2の信号122は、分周回路15以外の機能ブロックの全部または一部へのイネーブル信号である。本実施形態では、発振回路12、遅延回路18が第2の信号122を受け
取るが、このような接続に限るものではない。本実施形態では第2の信号122がハイレベルである場合に、第2の信号122を受け取る機能ブロックがアクティブ状態となる。例えば、発振回路12は、第2の信号122がハイレベルである場合に、水晶振動子26を発振させて発振信号112を生成する。逆に、発振回路12は、第2の信号122がローレベルである場合にはリセット状態となる。
遅延回路18は、安定した発振信号112に基づく分周信号115がクロック信号116として出力されるように制御する。遅延回路18は、発振信号112を受け取り、例えばその振幅が所定の値よりも大きくなり安定しているか否かを判断して、判断した結果に基づいて制御信号118を生成する。つまり、遅延回路18は、リセット解除後(第2の信号122がローレベルからハイレベルへと変化した後)に発振信号112が安定するのに十分な時間が経って、発振信号112の振幅が所定の値よりも大きくなり安定した場合に制御信号118を変化させる。
遅延回路18は、制御信号118をバッファー14、および出力回路16に出力する。ここで、バッファー14は、発振回路12から発振信号112を取り出して分周回路15に出力する機能ブロックである。また、出力回路16は、クロック信号116として分周信号115を出力するか否かの切り換えを行う機能ブロックである。
バッファー14は、制御信号118に基づいて動作開始を判断する。例えば、遅延回路18は、発振信号112の振幅が所定の値よりも大きくなり安定している場合に、制御信号118をハイレベルにするものとする。このとき、バッファー14は、制御信号118がローレベルであって、発振信号112が不安定な状態の間は、発振回路12の発振に悪影響を及ぼさないように動作を停止する。そして、バッファー14は、制御信号118がハイレベルになると動作を開始する。
出力回路16は、制御信号118に基づいてクロック信号116をハイインピーダンス状態にするか、クロック信号116として分周信号115を出力するか、を切り換える。出力回路16は、制御信号118がローレベルであって、発振信号112が不安定な状態の間は、クロック信号116をハイインピーダンス状態にする。そして、出力回路16は、制御信号118がハイレベルになるとクロック信号116として分周信号115を出力する。なお、出力回路16は、クロック信号116をハイインピーダンス状態にする代わりに、ハイレベルまたはローレベルに固定してもよい。
分周回路15は、バッファー14を経由して入力される発振信号112(本発明の発振信号に基づく信号に対応)を分周して分周信号115を出力する。分周回路15の構成は特に限定されるものではないが、本実施形態ではリセット端子付きのD型フリップフロップを多段に接続して実現される。例えば、反転出力信号がデータ端子にフィードバックされるとともに、次段のフリップフロップのクロック端子に入力される構成であってもよい。なお、初段のフリップフロップのクロック端子には、バッファー14を経由した発振信号112が入力され、最も後段のフリップフロップの出力が分周信号115となる。このとき、第1の信号121は、全てのフリップフロップのリセット端子に入力される。
分周回路15は、第1の信号121によって他の機能ブロックから独立してリセットされる。すなわち、第1の信号121によって分周回路15がリセットされている間も、例えば発振回路12、遅延回路18は動作を継続することができる。
ここで、従来の半導体集積回路10では、発振回路12、遅延回路18に端子T6からのイネーブル信号が接続されていた。そのため、端子T6からのイネーブル信号をローレベルにして、分周回路15もリセット状態にする場合には、連動して発振回路12、遅延
回路18もリセット状態になってしまう。したがって、従来の半導体集積回路10では、分周回路15をリセット状態にすると、前記の遅延回路18の機能によって、リセット状態の解除後の暫くの間、クロック信号116が出力されない。
ここで、リセット生成回路13は、1つの入力信号(本実施形態では端子T6からのイネーブル信号)に基づいて、異なる信号レベルをとり得る第1の信号121と第2の信号122とを生成する。本実施形態のリセット生成回路13は、例えばノイズ除去等で用いられるフィルターを適用した信号を第2の信号122とし、端子T6からのイネーブル信号をそのまま第1の信号121とする。
図2(A)はリセット生成回路13の構成図である。なお、図1と同じ要素については同じ符号を付しており説明を省略する。前記の通り、本実施形態では端子T6からのイネーブル信号を第1の信号121とする。そのため、アクティブ・ハイのイネーブル信号にローレベルのパルスがのっている場合、そのまま分周回路15に伝わり、分周回路15をリセット状態にする。
一方、端子T6からのイネーブル信号は、多段に直列に接続されたバッファー(バッファー131)によって遅延した内部信号123となり、もとの信号とともにOR回路130に入力されて論理和がとられる。これらの回路によって、バッファー131の遅延時間(前記の所定の幅に対応)よりも幅の短いパルスが除去されるフィルターが構成され、このフィルターの出力が第2の信号122となる。
図2(B)はリセット生成回路13の動作のタイミングチャートの一例を示す図である。図2(B)の第1の信号121、内部信号123、第2の信号122は、図1および図2(A)の信号と同じであり説明を省略する。図2(B)の左半分に示すように、第1の信号121、すなわち、端子T6からのイネーブル信号にのったローレベルのパルスの幅d1が、バッファー131の遅延時間d0以下の場合には、第2の信号122はハイレベルのまま変化しない。すなわち、第1の信号121を受け取る分周回路15はリセットされるが、第2の信号122を受け取る発振回路12等はリセットされることなく動作を継続する状態を実現できる。
また、図2(B)の右半分に示すように、端子T6からのイネーブル信号にのったローレベルのパルスの幅d2が、バッファー131の遅延時間d0よりも長い場合には、第1の信号121、第2の信号122ともにローレベルの状態を含むため、分周回路15だけでなく第2の信号122を受け取る発振回路12等もリセット状態になる。すなわち、端子T6からのイネーブル信号を遅延時間d0よりも長い間ローレベルにすれば、イネーブル信号としての従来の制御も実現できる。
このように、端子T6からのイネーブル信号にのったローレベルのパルスの幅を調整することで、従来の制御も、分周回路15のみをリセットすることも可能である。特に、端子T6からのイネーブル信号にのったローレベルのパルスの幅を、バッファー131の遅延時間d0以下にすることで分周回路15のみをリセットすることが可能である。そのため、後述するように、テスター9が複数の半導体集積回路10を同測することができ、テスト時間を大幅に短縮することが可能である。
図3は、検査における半導体集積回路10とテスター9との接続を表す図である。半導体集積回路10の発振回路12に異常がないかを検査するため、テスター9は、端子T5からクロック信号116として出力される分周信号115についてロジックテストを行う。このとき、周波数カウンターは必要なく、テスター9として安価なロジックテスターを用いることができるので検査コストが抑えられる。さらに、図3のように複数(ここでは
4つ)の半導体集積回路10を同測できるため、テストにかかる時間が短縮されて、さらに検査コストが抑えられる。なお、テスター9で同測される半導体集積回路10の数は4つに限らず、5つ以上であってもよいし、逆に3つ以下としてもよい。
図3のように、テスター9からの1つのイネーブル信号ENが、4つの半導体集積回路10−1〜10−4の端子T6に接続される。そして、この検査では、4つの半導体集積回路10−1〜10−4は、それぞれ水晶振動子26と接続されて水晶振動子26を発振させるのではなく、テスター9からテストクロックCLKを受け取る。図3のように、1つのテストクロックCLKが、4つの半導体集積回路10−1〜10−4の端子T2に接続される。このとき、半導体集積回路10−1〜10−4の端子T3はオープンとなっている。
テスター9は、半導体集積回路10−1〜10−4の端子T5からのそれぞれのクロック信号116−1〜116−4を受け取り、定められたストローブのタイミングで期待値(ハイレベルまたはローレベル)との比較を行い、検査のパス、フェイルを判断する。なお、4つの半導体集積回路10−1〜10−4の端子T1と端子T4については図示を省略しているが、それぞれ図1と同じように電源電圧VDD、接地電圧VSSに接続されている。
図4(A)は従来の検査の問題を示すタイミングチャートである。このとき、図3のようにテスター9と4つの半導体集積回路10−1〜10−4とが接続されているが、半導体集積回路10−1〜10−4は、分周回路15のみをリセットすることができない従来の構成であるとする。つまり、発振回路12、遅延回路18に端子T6からのイネーブル信号ENが、内部で直接接続されている構成であるとする。
すると、半導体集積回路10−1〜10−4の遅延回路18が、発振信号112が安定していると判定するタイミングにばらつきがあるため、クロック信号116−1〜116−4の出力のタイミングもばらついて位相が揃わない。
図4(A)のように、テスター9は、イネーブル信号ENをハイレベルにして、テストクロックCLKを半導体集積回路10−1〜10−4に同じタイミングで与える。しかし、遅延回路18の判定のばらつきによって、クロック信号116−2、116−3は時刻tで出力が開始されるが、クロック信号116−1、116−4は少し遅れて時刻tで出力される。
ここで、図4(A)に示すように、テスター9のストローブのタイミングがS1、S2、S3、S4であるとする。すると、例えばクロック信号116−1はS1でハイレベル(H)、S2でローレベル(L)、S3でハイレベル(H)、S4でローレベル(L)のように変化しているが正常な動作である。ここで、この状態を以下では(HLHL)のように表現する。一方、例えばクロック信号116−2は(LHLH)のように変化しているが、これも正常な動作である。
そのため、図4(A)のように、従来の構成の4つの半導体集積回路10−1〜10−4をテスター9で検査する場合には8回の検査が必要であった。つまり、クロック信号116−1〜116−4の位相が揃っていないため、4つの半導体集積回路10−1〜10−4のそれぞれを、(HLHL)と(LHLH)の2つのパターンと比較する必要があった。そのため、検査に時間がかかり、検査コストを抑えることができなかった。なお、この例では、分周回路15によって2分周されるので、2つのパターンとの比較になる。しかし、分周回路15によって分周数が増えると、更に比較するパターンも増えることになる。
一方、図4(B)は、本実施形態の4つの半導体集積回路10−1〜10−4の同測検査を示すタイミングチャートである。なお、図4(A)と同じ要素については同じ符号を付しており説明を省略する。このとき、テスター9は、半導体集積回路10−1〜10−4の分周回路15のみをリセットすることができる。
つまり、テスター9は時刻tで、端子T6を介して入力するイネーブル信号に、バッファー131(図2(A)参照)の遅延時間よりも短い幅のパルスをのせる。すると、第1の信号121として分周回路15に伝わり、分周回路15だけをリセットすることができる。なお、第2の信号122は、フィルターによって短い幅のパルスが除去されるためハイレベルのままであり、発振回路12、遅延回路18等の動作は継続する。そのため、クロック信号116−1〜116−4の出力が停止することはない。
そして、図4(B)の例では、分周回路15のリセット状態の解除後、最初のテストクロックCLKの立ち下がりで、クロック信号116−1〜116−4の出力は一斉に変化する(時刻t)。すなわち、クロック信号116−1〜116−4の同期をとることができるので、テスター9による同測が可能である。このとき、テスター9は、クロック信号116−1〜116−4を期待値(HLHL)とだけ比較してパス、フェイルを判断すればよく、4つの半導体集積回路10−1〜10−4を1回で検査できる。
図5は本実施形態の半導体集積回路10の検査方法を表すフローチャートである。複数の半導体集積回路10は、図3のようにテスター9と接続される。そして、テスター9から、検査対象の半導体集積回路10に電源電圧が供給される(S10)。
その後、テスター9はテストクロックを供給し(S12)、本実施形態ではイネーブル信号ENをハイレベルに変化させる。テスター9は、ストローブのタイミング(図4のS1参照)の前に、イネーブル信号ENにバッファー131(図2(A)参照)の遅延時間よりも短い幅のパルスをのせる。そして、複数の半導体集積回路10の分周回路15のみをリセットする(S14)。
そして、リセット解除後に、複数の半導体集積回路10のクロック信号116として出力される分周信号115を1つの期待値と比較して、検査のパス、フェイルを判断する(S16)。このとき、複数の半導体集積回路10がいくつであっても、1回で検査することが可能である。
以上のように、本実施形態の半導体集積回路10は、ロジックテストによって複数を同じタイミングで検査することができる。そして、本実施形態の半導体集積回路10の検査方法は、従来ならば半導体集積回路10の数に応じて複数回の実行回数を必要としたところ、1回で済ませることができる。そのため、テストにかかる時間が短縮されて、検査コストを抑えることができる。
[第2実施形態]
以下、第2実施形態の半導体集積回路10について説明する。本実施形態の半導体集積回路10は、第1実施形態の半導体集積回路10とはリセット生成回路13の構成が異なっている。第1実施形態では、リセット生成回路13がイネーブル信号にのった幅の短いパルスに基づいて第1の信号121を生成した。本実施形態では、リセット生成回路13がイネーブル信号の電圧レベルの変化に基づいて第1の信号121を生成する。なお、本実施形態の半導体集積回路10の構成、テスター9との接続については、それぞれ第1実施形態の図1、図3と同じであるため説明を省略する。
図6(A)は本実施形態の半導体集積回路10のリセット生成回路13の構成図である。なお、図1〜図5と同じ要素については同じ符号を付しており説明を省略する。本実施形態では端子T6からのイネーブル信号を第2の信号122とする。第2の信号122を受け取る回路では、通常のハイレベルとして用いられる電圧Vよりも高い電圧VH2にも耐性を有しており、電圧VH2の信号を受け取った場合にはハイレベルとして扱うものとする。言い換えると、本実施形態の半導体集積回路10では、ローレベルに対応する電圧Vと、ハイレベルに対応する電圧V、電圧VH2が用いられる。そして、電圧VH2も定格電圧範囲内である。なお、電圧Vが前記の所定の電圧(電圧V〜電圧Vが前記の所定の電圧の範囲)に対応する。
リセット生成回路13は、コンパレーター132とAND回路133とを組み合わせた電圧検出回路を含んでいる。そして、第1の信号121は電圧検出回路の出力として与えられる。コンパレーター132の出力である内部信号124は、端子T6からのイネーブル信号が電圧Vより高い場合にローレベルとなり、それ以外の場合にはハイレベルとなる。
図6(B)はリセット生成回路13の動作のタイミングチャートの一例を示す図である。図6(B)の第2の信号122、内部信号124、第1の信号121は、図1および図6(A)の信号と同じであり説明を省略する。図6(B)のように端子T6からのイネーブル信号が時刻tで電圧Vより高い電圧VH2に変化すると、内部信号124がローレベルとなり、第1の信号121もローレベルとなる。このとき、第2の信号122はハイレベルと扱われるので、第1の信号121を受け取る分周回路15はリセットされるが、第2の信号122を受け取る発振回路12等はリセットされることなく動作を継続する状態を実現できる。
そして、端子T6からのイネーブル信号が時刻tで電圧Vに変化すると、第1の信号121および第2の信号122はハイレベルとなる。また、端子T6からのイネーブル信号が時刻tで電圧Vに変化すると、第1の信号121および第2の信号122はローレベルとなる。すなわち、イネーブル信号の従来の制御も実現できる。
本実施形態では、リセット生成回路13がコンパレーター132とAND回路133とを組み合わせた電圧検出回路を備えている。そして、リセット生成回路13は、通常のハイレベルに対応する電圧Vを超える電圧VH2を検出した場合に、分周回路15のみをリセットすることができる。
図7は、本実施形態の4つの半導体集積回路10−1〜10−4の同測検査を示すタイミングチャートである。なお、図1〜図6(B)と同じ要素については同じ符号を付しており説明を省略する。このとき、テスター9は、半導体集積回路10−1〜10−4の分周回路15のみをリセットすることができる。
つまり、テスター9は時刻tで、端子T6を介して入力するイネーブル信号を電圧Vから電圧VH2へと変化させる。すると、第1の信号121がローレベルに変化して分周回路15に伝わり、分周回路15だけをリセットすることができる。なお、第2の信号122はハイレベルと扱われるので、発振回路12、遅延回路18等の動作は継続する。したがって、クロック信号116−1〜116−4の出力が停止することはない。
そして、図7の例では、イネーブル信号を電圧Vへと戻し、分周回路15のリセットを解除した後に、テストクロックCLKの立ち下がりに同期してクロック信号116−1〜116−4の出力が変化する(時刻t)。すなわち、クロック信号116−1〜116−4の同期をとることができるので、テスター9による同測が可能である。このとき、
テスター9は、クロック信号116−1〜116−4を期待値(HLHL)とだけ比較してパス、フェイルを判断すればよく、4つの半導体集積回路10−1〜10−4を1回で検査できる。
ここで、本実施形態の半導体集積回路10の検査方法を表すフローチャートは、第1実施形態の図5と同じであり説明を省略する。ただし、分周回路15をリセットするステップ(S14)では、テスター9は、ストローブのタイミング(図7のS1参照)の前に、イネーブル信号を電圧Vから電圧VH2へと変化させることで、分周回路15だけをリセットする。
以上のように、本実施形態の半導体集積回路10は、ロジックテストによって複数を同じタイミングで検査することができる。そして、本実施形態の半導体集積回路10の検査方法は、従来ならば半導体集積回路10の数に応じて複数回の実行回数を必要としたところ、1回で済ませることができる。そのため、テストにかかる時間が短縮されて、検査コストを抑えることができる。なお、本実施形態では端子T6からのイネーブル信号が電圧Vよりも高い電圧VH2に変化することで、分周回路15だけをリセットしたが、ローレベル側を用いてもよい。すなわち、T6からのイネーブル信号が電圧Vよりも低い電圧に変化することで、分周回路15だけをリセットしてもよい。
[第3実施形態]
以下、第3実施形態の半導体集積回路10について説明する。本実施形態の半導体集積回路10は、第2実施形態の半導体集積回路10とは電圧検出の対象が異なっている。第2実施形態では、リセット生成回路13がイネーブル信号の電圧レベルの変化に基づいて第1の信号121を生成した。本実施形態では、リセット生成回路13が電源電圧VDDの電圧レベルの変化に基づいて第1の信号121を生成する。
図8は、本実施形態の半導体集積回路10の構成を示す図である。第2実施形態の半導体集積回路10の構成(図1)と比較すると、リセット生成回路13には端子T1からの電源電圧VDDが入力されており端子T6が存在しない。つまり、端子T6を介して入力されていたイネーブル信号の役割を電源電圧VDDが兼ねるため、端子T6が省略されている。その他の要素については、図1と同じであり説明を省略する。
本実施形態の半導体集積回路10とテスター9との接続については図3と同じであるため説明を省略する。ただし、イネーブル信号ENに代えて電源電圧VDDが用いられるため、半導体集積回路10の端子T6が省略されている。また、リセット生成回路13の構成および入出力信号についても第2実施形態(図6(A)〜図6(B))と同じである。ただし、入力される信号はイネーブル信号ではなく電源電圧VDDとなる。また、第2の信号122がローレベルとなるのは電源電圧VDD自体が低電圧となる場合であるが、このとき半導体集積回路10は通常動作をおこなわない。従って、リセット生成回路13は、第2の信号122を生成せず、第1の信号121だけを生成するとしてもよい。
本実施形態の4つの半導体集積回路10−1〜10−4の同測検査を示すタイミングチャートも第2実施形態の図7と同じである。ただし、イネーブル信号ENに代えて電源電圧VDDが用いられる。また、本実施形態の半導体集積回路10の検査方法を表すフローチャートは、第2実施形態の場合と同じであり説明を省略する。ただし、図5において、分周回路をリセットするステップ(S14)では、テスター9は、ストローブのタイミング(図7のS1参照)の前に、電源電圧VDDを電圧Vから電圧VH2へと変化させることで、分周回路だけをリセットする。
以上のように、本実施形態の半導体集積回路10は、ロジックテストによって複数を同
じタイミングで検査することができる。そして、本実施形態の半導体集積回路10の検査方法は、従来ならば半導体集積回路10の数に応じて複数回の実行回数を必要としたところ、1回で済ませることができる。そのため、テストにかかる時間が短縮されて、検査コストを抑えることができる。また、イネーブル信号用の端子T6と電源電圧VDD用の端子T1とを兼用するので、端子数を1つ減らすことができる。
特に、本実施形態の半導体集積回路10が図1のように接続されて、温度補償や温度制御をしていない水晶発振器、すなわちSPXO(Simple Packaged Crystal Oscillator)を構成する場合、端子数を減らして、サイズを小型化する要求に応えることができる。
2.電子機器
本実施形態の電子機器300について、図9〜図10を用いて説明する。なお、図1〜図8と同じ要素については同じ番号、符号を付しており説明を省略する。
図9は、電子機器300の機能ブロック図である。電子機器300は、発振回路12と水晶振動子26とを含む発振部200、CPU(Central Processing Unit)320、操作部330、ROM(Read Only Memory)340、RAM(Random Access Memory)350、通信部360、表示部370、音出力部380を含んで構成されている。なお、電子機器300は、図9の構成要素(各部)の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
発振部200は、クロックパルスをCPU320だけでなく各部に供給する(図示は省略)。なお、発振部200は、前記の半導体集積回路10と水晶振動子26とが接続された水晶発振器に対応する。ただし、図9では半導体集積回路10のうち発振回路12のみを示している。
CPU320は、ROM340等に記憶されているプログラムに従い、発振部200が出力するクロックパルス(前記の半導体集積回路10のクロック信号116に対応)を用いて各種の計算処理や制御処理を行う。具体的には、CPU320は、操作部330からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部360を制御する処理、表示部370に各種の情報を表示させるための表示信号を送信する処理、音出力部380に各種の音を出力させる処理等を行う。
操作部330は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をCPU320に出力する。
ROM340は、CPU320が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
RAM350は、CPU320の作業領域として用いられ、ROM340から読み出されたプログラムやデータ、操作部330から入力されたデータ、CPU320が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部360は、CPU320と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部370は、LCD(Liquid Crystal Display)等により構成される表示装置であり、CPU320から入力される表示信号に基づいて各種の情報を表示する。
そして、音出力部380は、スピーカー等の音を出力する装置である。
前記の通り、発振部200が含む半導体集積回路10は、端子数を増やすことなく同測検査が可能である。そのため、小型化が可能であり、検査コストを抑えることで安価に提供される。したがって、電子機器300についても、小型化や製造コストの抑制が可能である。
電子機器300としては種々が考えられる。例えば、パーソナルコンピューター(例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター)、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置(例えば、インクジェットプリンター)、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳(通信機能付も含む)、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、POS端末、医療機器(例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡)、魚群探知機、各種測定機器、計器類(例えば、車両、航空機、船舶の計器類)、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、PDR(歩行者位置方位計測)等が挙げられる。
図10は、電子機器300の一例であるスマートフォンの外観の一例を示す図である。電子機器300であるスマートフォンは、操作部330としてボタンを、表示部370としてLCDを備えている。そして、電子機器300であるスマートフォンは、半導体集積回路10を含む発振部200を用いることで、小型化でき、製造コストを抑えることができる。
3.移動体
本実施形態の移動体400について、図11を用いて説明する。
図11は、本実施形態の移動体400の一例を示す図(上面図)である。図11に示す移動体400は、発振部410、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー420、430、440、バッテリー450、バックアップ用バッテリー460を含んで構成されている。なお、本実施形態の移動体は、図11の構成要素(各部)の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
発振部410は、半導体集積回路10を含む発振部200(発振器)に対応する。その他の構成要素の詳細な説明は省略するが、移動体の移動に必要な制御を行うため高い信頼性が要求される。例えば、バッテリー450の他に、バックアップ用バッテリー460を備えることで信頼性を高めている。
そして、発振部410についても、信頼性を高めるためにバックアップ用の発振部410を備えることが好ましい。このとき、発振部410を、半導体集積回路10を含む発振部200(発振器)とすることで、小型化でき、製造コストを抑えることができる。つまり、移動体400のサイズやコストを増加させずに信頼性を高めることができる。
なお、このような移動体400としては種々の移動体が考えられ、例えば、自動車(電気自動車も含む)、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
4.その他
本発明は、前記の実施形態で説明した構成と実質的に同一の構成(例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成)を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
9 テスター、10 半導体集積回路、12 発振回路、13 リセット生成回路、14
バッファー、15 分周回路、16 出力回路、18 遅延回路、26 水晶振動子、112 発振信号、115 分周信号、 116 クロック信号、118 制御信号、121 第1の信号、122 第2の信号、123 内部信号、124 内部信号、130
OR回路、131 バッファー、132 コンパレーター、133 AND回路、200 発振部、300 電子機器、320 CPU、330 操作部、340 ROM、350 RAM、360 通信部、370 表示部、380 音出力部、400 移動体、410 発振部、420 コントローラー、450 バッテリー、460 バックアップ用バッテリー

Claims (11)

  1. 発振素子を発振させて発振信号を生成する発振回路と、
    前記発振信号に基づく信号を分周して分周信号を出力する分周回路と、
    前記発振回路をリセットせずに前記分周回路をリセットする第1の信号を生成するリセット生成回路と、
    を含み、
    前記リセット生成回路は、
    前記リセット生成回路の入力信号に基づいて、前記第1の信号と、前記発振回路へのイネーブル信号である第2の信号とを生成する半導体集積回路。
  2. 請求項1に記載の半導体集積回路において、
    前記入力信号が前記半導体集積回路のイネーブル信号である半導体集積回路。
  3. 請求項1又は2に記載の半導体集積回路において、
    前記入力信号はパルス信号であり、前記パルス信号の幅に基づいて前記分周回路がリセットされる半導体集積回路。
  4. 請求項3に記載の半導体集積回路において、
    前記パルス信号の幅が所定の幅以下の場合は、前記リセット生成回路が生成する前記第1の信号によって、前記発振回路はリセットされずに前記分周回路はリセットされ、
    前記パルス信号の幅が前記所定の幅よりも長い場合は、前記発振回路と前記分周回路がともにリセットされる半導体集積回路。
  5. 請求項3に記載の半導体集積回路において、
    前記リセット生成回路は、
    前記入力信号及び前記入力信号を遅延させた内部信号が入力される論理回路を含み、
    前記入力信号を前記第1の信号として出力し、前記論理回路の出力信号を前記第2の信号として出力する半導体集積回路。
  6. 請求項1又は2に記載の半導体集積回路において、
    前記入力信号は電圧信号であり、前記電圧信号の電圧値に基づいて前記分周回路がリセットされる半導体集積回路。
  7. 請求項1乃至6のいずれか1項に記載の半導体集積回路と、
    前記発振素子と、
    を含む発振器。
  8. 請求項1乃至6のいずれか1項に記載の半導体集積回路を含む電子機器。
  9. 請求項1乃至6のいずれか1項に記載の半導体集積回路を備えている移動体。
  10. 発振回路、前記発振回路の出力信号を分周する分周回路およびリセット生成回路を含んでいる半導体集積回路に電源を供給し、さらに、前記発振回路の入力端子にクロック信号を供給するステップと、
    前記リセット生成回路が、前記リセット生成回路の入力信号に基づいて、前記発振回路をリセットせずに前記分周回路をリセットする第1の信号と、前記発振回路へのイネーブル信号である第2の信号とを生成するステップと、
    前記分周回路から出力された分周信号を検査するステップと、
    を含む半導体集積回路の検査方法。
  11. 請求項10に記載の半導体集積回路の検査方法において、
    前記半導体集積回路は複数であり、
    複数の前記分周信号を同時に検査する、半導体集積回路の検査方法。
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