JP6304472B2 - 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 - Google Patents

Description

本発明は、半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法等に関する。

製造された半導体集積回路（Int egrated Circuit：ＩＣ）について、仕様を満たしていること、また不良箇所がないことを検証するため、その出荷前に製品検査が行われる。半導体集積回路が発振信号を生成する発振回路を含む場合、その後段の回路で分周されて生成される分周信号をロジックテスト（期待値であるハイレベルまたはローレベルとの一致、不一致で判定するテスト）で検査することで、発振回路およびその後段の回路についての効率的な検査が可能である。

例えば、特許文献１では、発振回路をフリーランニングさせながらも、内部の分周回路の全ての出力がハイレベルとなるタイミングだけにテスターのストローブを設定することで、ロジックテストによって発振回路を含む半導体集積回路を検査する発明を開示する。

特開平１０−１９９８１号公報

ここで、複数の半導体集積回路をテスターが同じタイミングで検査（以下、同測）できれば、より効率的な検査が可能である。しかし、特許文献１の発明では、発振回路は必ず水晶発振子と接続されて発振しているフリーランニング状態で検査される。そのため、複数の半導体集積回路で、発振信号（例えば特許文献１の図２のバッファー５の出力）の位相は、接続されている水晶振動子の個体差によってばらばらである。したがって、ストローブを半導体集積回路ごとに調整する必要があり、現実的には、テスターが複数の半導体集積回路を同測することはできない。

また、発振回路を含む半導体集積回路には、一般的に発振信号が安定しているかを検出する回路（以下、遅延回路）が含まれており、入力振幅信号が安定して初めて発振信号を出力させる。仮に発振素子に代えてテスターからのクロックを用いる場合でも、複数の半導体集積回路を同測するためには、遅延回路の判定ばらつきによってずれている分周信号の位相が揃うように分周回路をリセットする必要がある。分周回路のみをリセットする信号を供給可能な端子を用意して、複数の半導体集積回路をテスターが同測できるようにすることも考えられる。しかし、例えばＳＰＸＯ（Simple Packaged Crystal Oscillator）用の半導体集積回路では回路面積が小さいことが要求され、端子数を増やすことは難しい。また、１つの端子を切り換えて用いるためのテスト回路を設けることも、回路面積が増加してしまうため難しい。よって、検査用の独立した端子を設けることは一般に困難である。

本発明は、以上の事を鑑みてなされたものであり、本発明のいくつかの態様によれば、ロジックテストによって複数を同じタイミングで検査することが可能な、発振回路を含む半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法等を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。

［適用例１］
本適用例に係る半導体集積回路は、発振素子を発振させて発振信号を生成する発振回路と、前記発振信号に基づく信号を分周して分周信号を出力する分周回路と、前記分周回路をリセットする第１の信号を生成するリセット生成回路と、を含む。

本適用例に係る半導体集積回路は、発振回路と、分周回路と、リセット生成回路と、を含む。発振回路は、発振素子と電気的に接続されて、発振素子を発振させて発振信号を生成する。発振素子としては、例えば、ＳＡＷ（Surface Acoustic Wave）共振子、ＡＴカット水晶振動子、ＳＣカット水晶振動子、音叉型水晶振動子、その他の圧電振動子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。

発振回路は、例えば、発振素子（固体振動子）を用いる固体振動子発振回路、ＣＲ発振回路、ＬＣ発振回路、ＰＬＬ（Phase Locked Loop）回路、シリコンＭＥＭＳ（Micro Electro Mechanical Systems）等で実現してもよい。なお、帰還型の発振回路は増幅回路を含んでいるが、増幅回路としては、バイポーラトランジスター、電界効果トランジスター（ＦＥＴ：Field Effect Transistor）、金属酸化膜型電界効果トランジスター（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）等を用いることができる。

分周回路は、発振信号に基づく信号をテスターが測定可能な低い周波数になるまで分周し、分周信号を出力する。発振信号が安定した後、分周信号はクロック信号として半導体集積回路から出力される。発振回路を含む半導体集積回路では、このクロック信号（すなわち分周信号）をロジックテストによって検査することで発振回路および後段の回路の検査が可能である。

ここで、前記の通り、発振回路をフリーランニング状態で検査すると複数の半導体集積回路を同測することができない。また、発振回路を含む半導体集積回路には、一般的に発振信号が安定しているかを検出する遅延回路が含まれている。そのため、発振素子に代えてテスターからのクロックを用いたとしても、遅延回路の判定にばらつきがあるため、分周信号の出力のタイミングもばらつき、位相が揃わない。分周信号の位相が揃うように分周回路をリセットすると、発振回路、遅延回路もリセットされてしまい、リセット解除から所定の時間が経過しないと分周信号が出力されなくなる。そのため、複数の半導体集積回路を同測することができなかった。

本適用例に係る半導体集積回路は、分周回路をリセットする第１の信号を生成するリセット生成回路を含む。第１の信号は、発振回路をリセット状態にすることなく、分周回路だけをリセットすることを可能にする。そのため、本適用例に係る半導体集積回路は、ロジックテストによって複数を同じタイミングで効率的に検査することが可能である。なお、半導体集積回路はパッケージングされている形態に限らず、例えばベアダイの状態で提供、検査されるものも含む。

［適用例２］
上記適用例に係る半導体集積回路において、前記リセット生成回路は、前記リセット生成回路の入力信号に基づいて、前記第１の信号と、前記第１の信号とは異なる第２の信号とを生成してもよい。

本適用例に係る半導体集積回路のリセット生成回路は、例えばある端子からの入力信号に基づいて、第１の信号と第２の信号とを生成する。ここで、第１の信号は前記の通り、分周回路に供給されるリセット信号であり、第２の信号は入力信号に基づく信号である。第２の信号は、分周回路、発振回路、その他の回路の一部または全部に供給される。

例えば、分周回路のみをリセットする信号を供給可能な端子を用意して、複数の半導体集積回路をテスターが同測できるようにすることも考えられる。しかし、例えばＳＰＸＯ（Simple Packaged Crystal Oscillator）用の半導体集積回路では回路面積が小さいことが要求され、端子数を増やすことは難しい。また、１つの端子を切り換えて用いるためのテスト回路を設けることも、回路面積が増加してしまうため難しい。よって、検査用の独立した端子を設けることは一般に困難である。

本適用例に係る半導体集積回路では、リセット生成回路が、入力信号が所定の状態であることを検出して第１の信号を変化させる。つまり、本適用例に係る半導体集積回路は、第１の信号を専用の端子から入力することなく、既存の端子の入力信号から作り出すことで、端子数を増やさずに半導体集積回路の効率的な検査を可能にする。

［適用例３］
上記適用例に係る半導体集積回路において、前記入力信号がイネーブル信号であってもよい。

［適用例４］
上記適用例に係る半導体集積回路において、前記入力信号はパルス信号であり、前記パルス信号の幅に基づいて前記分周回路がリセットされてもよい。

［適用例５］
上記適用例に係る半導体集積回路において、前記入力信号は電圧信号であり、前記電圧信号の電圧値に基づいて前記分周回路がリセットされてもよい。

これらの適用例に係る半導体集積回路のリセット生成回路は、発振回路を動作させる（例えば、リセット状態を解除して発振信号を生成させる）イネーブル信号である第２の信号を生成する。つまり、第１の信号を生成するために兼用される端子からの入力信号はイネーブル信号である。そして、リセット生成回路は端子からのイネーブル信号（以下、第２の信号と区別するために、入力イネーブル信号とする）が所定の状態であることを検出して第１の信号を生成する。

このとき、所定の状態とは、入力イネーブル信号に所定の幅よりも短いパルス信号が含まれることでもよい。所定の幅とは、例えばリセット生成回路が含むフィルターで除去できる最大のパルス幅である。リセット生成回路は、入力イネーブル信号に所定の幅よりも短いパルス信号が含まれることを検出して、分周回路をリセットする第１の信号を生成する。そして、このパルス信号をフィルターで除去してイネーブル信号である第２の信号を生成する。このとき、分周回路はリセットされるが、それ以外の第２の信号を受け取る回路はリセットされることなく動作を継続する。例えば、発振回路は発振信号の生成を継続する。なお、リセット生成回路は、入力イネーブル信号をそのまま第１の信号としてもよい。

ここで、入力イネーブル信号が非アクティブ状態になる場合は、所定の幅よりも広いパルス信号が含まれていることと同じである。このとき、このパルス信号はフィルターで除去されないため、分周回路以外の回路にも非アクティブ状態の第２の信号が供給されてリ
セットされる。すなわち、入力イネーブル信号の本来の機能が失われるわけではない。

また、第１の信号が生成される所定の状態とは、電圧信号である入力イネーブル信号が所定の電圧を超えることでもよい。所定の電圧を超えるとは、通常動作で使用される標準的な入力イネーブル信号の電圧レベルがＶ_Ｈである場合に、Ｖ_Ｈよりも高い電圧をとることをいう。このとき、第１の信号が例えばローレベルとなり分周回路をリセットする。ただし、入力イネーブル信号の電圧変動は、半導体集積回路として動作可能な定格電圧範囲内であるものとする。リセット生成回路は、入力イネーブル信号をそのまま第２の信号としてもよい。

ここで、入力イネーブル信号が通常のローレベル（Ｖ_Ｌ）、またはハイレベル（Ｖ_Ｈ）をとる場合は、第１の信号も連動してそれぞれローレベル、ハイレベルとなる。すなわち、入力信号（入力イネーブル信号）の本来の機能も失われない。

これらの適用例に係る半導体集積回路は、既存の端子の入力信号（入力イネーブル信号）を用いて、発振回路を含む半導体集積回路の端子数を増加させることなく効率的な検査を可能にする。

［適用例６］
上記適用例に係る半導体集積回路において、前記入力信号が電源電圧であってもよい。

［適用例７］
上記適用例に係る半導体集積回路において、前記入力信号は電圧信号であり、前記電圧信号の電圧値に基づいて前記分周回路がリセットされてもよい。

これらの適用例に係る半導体集積回路のリセット生成回路は、電源電圧である第２の信号を生成する。つまり、第１の信号を生成するために兼用される端子の入力信号は電源電圧（以下、第２の信号と区別するために、端子電源電圧とする）である。そして、リセット生成回路は端子電源電圧のレベルが所定の電圧の範囲を超える電圧を含むことを検出して第１の信号を変化させる。

このとき、所定の電圧の範囲を超える電圧とは、通常動作で使用される標準的な電圧の範囲が例えばＶ_Ｌ［Ｖ］〜Ｖ_Ｈ［Ｖ］である場合に、Ｖ_Ｈ［Ｖ］よりも高い電圧またはＶ_Ｌ［Ｖ］よりも低い電圧をいう。ただし、端子電源電圧の変動は、半導体集積回路として動作可能な定格電圧範囲内であるものとする。例えばＶ_Ｌ＝０［Ｖ］、Ｖ_Ｈ＝３［Ｖ］の場合、端子電源電圧が３．５［Ｖ］や−０．５［Ｖ］に変動しても、定格電圧範囲内にはおさまっているものとする。

リセット生成回路は、端子電源電圧が所定の電圧の範囲を超えることを検出して、分周回路をリセットする第１の信号を生成する。そして、この端子電源電圧はそのまま、または調整されて第２の信号として半導体集積回路内の回路に供給される。このとき、分周回路には第１の信号と第２の信号の両方が供給され、その他の回路には第２の信号だけが供給されてもよい。端子電源電圧が所定の電圧の範囲を超えた場合、分周回路はリセットされるが、それ以外の第２の信号を受け取る回路はリセットされることなく動作を継続する。例えば、発振回路は発振信号の生成を継続する。

ここで、端子電源電圧が通常動作で使用される標準的な電圧（先の例のＶ_Ｈ［Ｖ］）である場合には、第１の信号は分周回路をリセットしない。そして、端子電源電圧がそのまま第２の信号として半導体集積回路内の回路に供給される。すなわち、入力信号（端子電源電圧）の本来の機能も失われない。

これらの適用例に係る半導体集積回路は、既存の端子の入力信号（端子電源電圧）を用いて、発振回路を含む半導体集積回路の端子数を増加させることなく効率的な検査を可能にする。

［適用例８］
本適用例に係る発振器は、前記適用例に係る半導体集積回路と、前記発振素子と、を含む。

本適用例に係る発振器によれば、前記のリセット生成回路を含んでおり、発振回路をリセット状態にすることなく、分周回路だけをリセットすることを可能にする機能も備える。そのため、本適用例に係る発振器は、ロジックテストによって複数を同じタイミングで効率的に検査することが可能である。

［適用例９］
本適用例に係る電子機器は、前記適用例に係る半導体集積回路を含む。

［適用例１０］
本適用例に係る移動体は、前記適用例に係る半導体集積回路を含む。

これらの適用例に係る電子機器、移動体によれば、前記の半導体集積回路を含んでおり、その発振回路部分についてロジックテストによって複数を同じタイミングで効率的に検査することが可能である。そのため、出荷検査にかかるコストを抑えることが可能な電子機器、移動体を実現できる。

［適用例１１］
本適用例に係る半導体集積回路の検査方法は、発振回路および前記発振回路の出力信号を分周する分周回路を含んでいる半導体集積回路に電源を供給し、さらに、前記発振回路の入力端子にクロック信号を供給するステップと、前記分周回路をリセットするステップと、前記分周回路から出力された分周信号を検査するステップと、を含む。

［適用例１２］
上記適用例に係る半導体集積回路の検査方法において、前記半導体集積回路は複数であり、複数の前記分周信号を同時に検査してもよい。

発振素子と接続した第１実施形態の半導体集積回路のブロック図。 図２（Ａ）は第１実施形態のリセット生成回路の構成例。図２（Ｂ）はリセット生成回路の動作のタイミングチャートの一例を示す図。 検査における第１実施形態の半導体集積回路とテスターとの接続を表す図。 図４（Ａ）は従来の検査の問題を示すタイミングチャート。図４（Ｂ）は第１実施形態の半導体集積回路の同測検査を示すタイミングチャート。 第１実施形態の半導体集積回路の検査方法を表すフローチャート。 図６（Ａ）は第２実施形態のリセット生成回路の構成例。図６（Ｂ）はリセット生成回路の動作のタイミングチャートの一例を示す図。 第２実施形態の半導体集積回路の同測検査を示すタイミングチャート。 発振素子と接続した第３実施形態の半導体集積回路のブロック図。 電子機器の機能ブロック図。 電子機器の外観の一例を示す図。 移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．半導体集積回路、発振器
［第１実施形態］
図１は、本実施形態の半導体集積回路１０の構成を示す図である。半導体集積回路１０は、ＡＴカットの水晶振動子２６（本発明の発振素子に対応）と図１のように接続されて、温度補償や温度制御をしていない水晶発振器、すなわちＳＰＸＯ（Simple Packaged Crystal Oscillator）を構成する。換言すれば、半導体集積回路１０はＳＰＸＯの一部を構成する。そこで、以下では特に断ることなく、半導体集積回路１０の説明をもって、水晶発振器の説明とする。なお、半導体集積回路１０は、以下に説明する要素の一部を省略又は変更してもよいし、他の要素を追加した構成であってもよい。

半導体集積回路１０は６つの端子を有している。端子Ｔ１には電源電圧ＶＤＤが供給され、端子Ｔ４は接地電圧ＶＳＳと接続される。端子Ｔ６には半導体集積回路１０のイネーブル信号が入力される。本実施形態のイネーブル信号はアクティブ・ハイであるとする。すなわち、イネーブル信号がハイレベルのとき、半導体集積回路１０は水晶発振器としての通常動作を行う。端子Ｔ５からはクロック信号１１６が半導体集積回路１０の外部に出力される。端子Ｔ２と端子Ｔ３は水晶振動子２６との接続に用いられる。なお、半導体集積回路１０の検査では、テスター９（図３参照）で生成されるクロック（以下、テストクロック）が端子Ｔ２から入力されて、端子Ｔ３はオープン状態となる。

半導体集積回路１０は、発振回路１２、リセット生成回路１３、バッファー１４、分周回路１５、出力回路１６、遅延回路１８を含む。なお、出力回路１６の機能を分周回路１５が含む構成も可能である。

発振回路１２は、端子Ｔ２と端子Ｔ３とを介して水晶振動子２６と接続されて発振ループを形成する水晶発振回路である。発振回路１２は、後述する第２の信号１２２がハイレベルである場合に、水晶振動子２６を発振させて発振信号１１２を生成する。

発振回路１２は本実施形態では水晶振動子２６と接続されるが、水晶振動子２６に代えて、例えば、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などの発振素子と接続されてもよい。

リセット生成回路１３には、端子Ｔ６を介して半導体集積回路１０のイネーブル信号が入力される。そして、リセット生成回路１３は、イネーブル信号に基づいて第１の信号１２１と第２の信号１２２とを生成する。第１の信号１２１は分周回路１５をリセットする信号である。本実施形態では第１の信号１２１がローレベルである場合に、分周回路１５がリセット状態になる。第１の信号１２１がローレベルからハイレベルへと変化すると、分周回路１５は所定のタイミングで発振信号１１２に基づく分周信号１１５を出力する。

なお、別の実施形態として、ハイレベルとローレベルの対応が逆であってもよい。すなわち、第１の信号１２１がハイレベルである場合に、分周回路１５がリセット状態になってもよい。

第２の信号１２２は、分周回路１５以外の機能ブロックの全部または一部へのイネーブル信号である。本実施形態では、発振回路１２、遅延回路１８が第２の信号１２２を受け
取るが、このような接続に限るものではない。本実施形態では第２の信号１２２がハイレベルである場合に、第２の信号１２２を受け取る機能ブロックがアクティブ状態となる。例えば、発振回路１２は、第２の信号１２２がハイレベルである場合に、水晶振動子２６を発振させて発振信号１１２を生成する。逆に、発振回路１２は、第２の信号１２２がローレベルである場合にはリセット状態となる。

遅延回路１８は、安定した発振信号１１２に基づく分周信号１１５がクロック信号１１６として出力されるように制御する。遅延回路１８は、発振信号１１２を受け取り、例えばその振幅が所定の値よりも大きくなり安定しているか否かを判断して、判断した結果に基づいて制御信号１１８を生成する。つまり、遅延回路１８は、リセット解除後（第２の信号１２２がローレベルからハイレベルへと変化した後）に発振信号１１２が安定するのに十分な時間が経って、発振信号１１２の振幅が所定の値よりも大きくなり安定した場合に制御信号１１８を変化させる。

遅延回路１８は、制御信号１１８をバッファー１４、および出力回路１６に出力する。ここで、バッファー１４は、発振回路１２から発振信号１１２を取り出して分周回路１５に出力する機能ブロックである。また、出力回路１６は、クロック信号１１６として分周信号１１５を出力するか否かの切り換えを行う機能ブロックである。

バッファー１４は、制御信号１１８に基づいて動作開始を判断する。例えば、遅延回路１８は、発振信号１１２の振幅が所定の値よりも大きくなり安定している場合に、制御信号１１８をハイレベルにするものとする。このとき、バッファー１４は、制御信号１１８がローレベルであって、発振信号１１２が不安定な状態の間は、発振回路１２の発振に悪影響を及ぼさないように動作を停止する。そして、バッファー１４は、制御信号１１８がハイレベルになると動作を開始する。

出力回路１６は、制御信号１１８に基づいてクロック信号１１６をハイインピーダンス状態にするか、クロック信号１１６として分周信号１１５を出力するか、を切り換える。出力回路１６は、制御信号１１８がローレベルであって、発振信号１１２が不安定な状態の間は、クロック信号１１６をハイインピーダンス状態にする。そして、出力回路１６は、制御信号１１８がハイレベルになるとクロック信号１１６として分周信号１１５を出力する。なお、出力回路１６は、クロック信号１１６をハイインピーダンス状態にする代わりに、ハイレベルまたはローレベルに固定してもよい。

分周回路１５は、バッファー１４を経由して入力される発振信号１１２（本発明の発振信号に基づく信号に対応）を分周して分周信号１１５を出力する。分周回路１５の構成は特に限定されるものではないが、本実施形態ではリセット端子付きのＤ型フリップフロップを多段に接続して実現される。例えば、反転出力信号がデータ端子にフィードバックされるとともに、次段のフリップフロップのクロック端子に入力される構成であってもよい。なお、初段のフリップフロップのクロック端子には、バッファー１４を経由した発振信号１１２が入力され、最も後段のフリップフロップの出力が分周信号１１５となる。このとき、第１の信号１２１は、全てのフリップフロップのリセット端子に入力される。

分周回路１５は、第１の信号１２１によって他の機能ブロックから独立してリセットされる。すなわち、第１の信号１２１によって分周回路１５がリセットされている間も、例えば発振回路１２、遅延回路１８は動作を継続することができる。

ここで、従来の半導体集積回路１０では、発振回路１２、遅延回路１８に端子Ｔ６からのイネーブル信号が接続されていた。そのため、端子Ｔ６からのイネーブル信号をローレベルにして、分周回路１５もリセット状態にする場合には、連動して発振回路１２、遅延
回路１８もリセット状態になってしまう。したがって、従来の半導体集積回路１０では、分周回路１５をリセット状態にすると、前記の遅延回路１８の機能によって、リセット状態の解除後の暫くの間、クロック信号１１６が出力されない。

ここで、リセット生成回路１３は、１つの入力信号（本実施形態では端子Ｔ６からのイネーブル信号）に基づいて、異なる信号レベルをとり得る第１の信号１２１と第２の信号１２２とを生成する。本実施形態のリセット生成回路１３は、例えばノイズ除去等で用いられるフィルターを適用した信号を第２の信号１２２とし、端子Ｔ６からのイネーブル信号をそのまま第１の信号１２１とする。

図２（Ａ）はリセット生成回路１３の構成図である。なお、図１と同じ要素については同じ符号を付しており説明を省略する。前記の通り、本実施形態では端子Ｔ６からのイネーブル信号を第１の信号１２１とする。そのため、アクティブ・ハイのイネーブル信号にローレベルのパルスがのっている場合、そのまま分周回路１５に伝わり、分周回路１５をリセット状態にする。

一方、端子Ｔ６からのイネーブル信号は、多段に直列に接続されたバッファー（バッファー１３１）によって遅延した内部信号１２３となり、もとの信号とともにＯＲ回路１３０に入力されて論理和がとられる。これらの回路によって、バッファー１３１の遅延時間（前記の所定の幅に対応）よりも幅の短いパルスが除去されるフィルターが構成され、このフィルターの出力が第２の信号１２２となる。

図２（Ｂ）はリセット生成回路１３の動作のタイミングチャートの一例を示す図である。図２（Ｂ）の第１の信号１２１、内部信号１２３、第２の信号１２２は、図１および図２（Ａ）の信号と同じであり説明を省略する。図２（Ｂ）の左半分に示すように、第１の信号１２１、すなわち、端子Ｔ６からのイネーブル信号にのったローレベルのパルスの幅ｄ１が、バッファー１３１の遅延時間ｄ０以下の場合には、第２の信号１２２はハイレベルのまま変化しない。すなわち、第１の信号１２１を受け取る分周回路１５はリセットされるが、第２の信号１２２を受け取る発振回路１２等はリセットされることなく動作を継続する状態を実現できる。

また、図２（Ｂ）の右半分に示すように、端子Ｔ６からのイネーブル信号にのったローレベルのパルスの幅ｄ２が、バッファー１３１の遅延時間ｄ０よりも長い場合には、第１の信号１２１、第２の信号１２２ともにローレベルの状態を含むため、分周回路１５だけでなく第２の信号１２２を受け取る発振回路１２等もリセット状態になる。すなわち、端子Ｔ６からのイネーブル信号を遅延時間ｄ０よりも長い間ローレベルにすれば、イネーブル信号としての従来の制御も実現できる。

このように、端子Ｔ６からのイネーブル信号にのったローレベルのパルスの幅を調整することで、従来の制御も、分周回路１５のみをリセットすることも可能である。特に、端子Ｔ６からのイネーブル信号にのったローレベルのパルスの幅を、バッファー１３１の遅延時間ｄ０以下にすることで分周回路１５のみをリセットすることが可能である。そのため、後述するように、テスター９が複数の半導体集積回路１０を同測することができ、テスト時間を大幅に短縮することが可能である。

図３は、検査における半導体集積回路１０とテスター９との接続を表す図である。半導体集積回路１０の発振回路１２に異常がないかを検査するため、テスター９は、端子Ｔ５からクロック信号１１６として出力される分周信号１１５についてロジックテストを行う。このとき、周波数カウンターは必要なく、テスター９として安価なロジックテスターを用いることができるので検査コストが抑えられる。さらに、図３のように複数（ここでは
４つ）の半導体集積回路１０を同測できるため、テストにかかる時間が短縮されて、さらに検査コストが抑えられる。なお、テスター９で同測される半導体集積回路１０の数は４つに限らず、５つ以上であってもよいし、逆に３つ以下としてもよい。

図３のように、テスター９からの１つのイネーブル信号ＥＮが、４つの半導体集積回路１０−１〜１０−４の端子Ｔ６に接続される。そして、この検査では、４つの半導体集積回路１０−１〜１０−４は、それぞれ水晶振動子２６と接続されて水晶振動子２６を発振させるのではなく、テスター９からテストクロックＣＬＫを受け取る。図３のように、１つのテストクロックＣＬＫが、４つの半導体集積回路１０−１〜１０−４の端子Ｔ２に接続される。このとき、半導体集積回路１０−１〜１０−４の端子Ｔ３はオープンとなっている。

テスター９は、半導体集積回路１０−１〜１０−４の端子Ｔ５からのそれぞれのクロック信号１１６−１〜１１６−４を受け取り、定められたストローブのタイミングで期待値（ハイレベルまたはローレベル）との比較を行い、検査のパス、フェイルを判断する。なお、４つの半導体集積回路１０−１〜１０−４の端子Ｔ１と端子Ｔ４については図示を省略しているが、それぞれ図１と同じように電源電圧ＶＤＤ、接地電圧ＶＳＳに接続されている。

図４（Ａ）は従来の検査の問題を示すタイミングチャートである。このとき、図３のようにテスター９と４つの半導体集積回路１０−１〜１０−４とが接続されているが、半導体集積回路１０−１〜１０−４は、分周回路１５のみをリセットすることができない従来の構成であるとする。つまり、発振回路１２、遅延回路１８に端子Ｔ６からのイネーブル信号ＥＮが、内部で直接接続されている構成であるとする。

すると、半導体集積回路１０−１〜１０−４の遅延回路１８が、発振信号１１２が安定していると判定するタイミングにばらつきがあるため、クロック信号１１６−１〜１１６−４の出力のタイミングもばらついて位相が揃わない。

図４（Ａ）のように、テスター９は、イネーブル信号ＥＮをハイレベルにして、テストクロックＣＬＫを半導体集積回路１０−１〜１０−４に同じタイミングで与える。しかし、遅延回路１８の判定のばらつきによって、クロック信号１１６−２、１１６−３は時刻ｔ_１で出力が開始されるが、クロック信号１１６−１、１１６−４は少し遅れて時刻ｔ_２で出力される。

ここで、図４（Ａ）に示すように、テスター９のストローブのタイミングがＳ１、Ｓ２、Ｓ３、Ｓ４であるとする。すると、例えばクロック信号１１６−１はＳ１でハイレベル（Ｈ）、Ｓ２でローレベル（Ｌ）、Ｓ３でハイレベル（Ｈ）、Ｓ４でローレベル（Ｌ）のように変化しているが正常な動作である。ここで、この状態を以下では（ＨＬＨＬ）のように表現する。一方、例えばクロック信号１１６−２は（ＬＨＬＨ）のように変化しているが、これも正常な動作である。

そのため、図４（Ａ）のように、従来の構成の４つの半導体集積回路１０−１〜１０−４をテスター９で検査する場合には８回の検査が必要であった。つまり、クロック信号１１６−１〜１１６−４の位相が揃っていないため、４つの半導体集積回路１０−１〜１０−４のそれぞれを、（ＨＬＨＬ）と（ＬＨＬＨ）の２つのパターンと比較する必要があった。そのため、検査に時間がかかり、検査コストを抑えることができなかった。なお、この例では、分周回路１５によって２分周されるので、２つのパターンとの比較になる。しかし、分周回路１５によって分周数が増えると、更に比較するパターンも増えることになる。

一方、図４（Ｂ）は、本実施形態の４つの半導体集積回路１０−１〜１０−４の同測検査を示すタイミングチャートである。なお、図４（Ａ）と同じ要素については同じ符号を付しており説明を省略する。このとき、テスター９は、半導体集積回路１０−１〜１０−４の分周回路１５のみをリセットすることができる。

つまり、テスター９は時刻ｔ_３で、端子Ｔ６を介して入力するイネーブル信号に、バッファー１３１（図２（Ａ）参照）の遅延時間よりも短い幅のパルスをのせる。すると、第１の信号１２１として分周回路１５に伝わり、分周回路１５だけをリセットすることができる。なお、第２の信号１２２は、フィルターによって短い幅のパルスが除去されるためハイレベルのままであり、発振回路１２、遅延回路１８等の動作は継続する。そのため、クロック信号１１６−１〜１１６−４の出力が停止することはない。

そして、図４（Ｂ）の例では、分周回路１５のリセット状態の解除後、最初のテストクロックＣＬＫの立ち下がりで、クロック信号１１６−１〜１１６−４の出力は一斉に変化する（時刻ｔ_４）。すなわち、クロック信号１１６−１〜１１６−４の同期をとることができるので、テスター９による同測が可能である。このとき、テスター９は、クロック信号１１６−１〜１１６−４を期待値（ＨＬＨＬ）とだけ比較してパス、フェイルを判断すればよく、４つの半導体集積回路１０−１〜１０−４を１回で検査できる。

図５は本実施形態の半導体集積回路１０の検査方法を表すフローチャートである。複数の半導体集積回路１０は、図３のようにテスター９と接続される。そして、テスター９から、検査対象の半導体集積回路１０に電源電圧が供給される（Ｓ１０）。

その後、テスター９はテストクロックを供給し（Ｓ１２）、本実施形態ではイネーブル信号ＥＮをハイレベルに変化させる。テスター９は、ストローブのタイミング（図４のＳ１参照）の前に、イネーブル信号ＥＮにバッファー１３１（図２（Ａ）参照）の遅延時間よりも短い幅のパルスをのせる。そして、複数の半導体集積回路１０の分周回路１５のみをリセットする（Ｓ１４）。

そして、リセット解除後に、複数の半導体集積回路１０のクロック信号１１６として出力される分周信号１１５を１つの期待値と比較して、検査のパス、フェイルを判断する（Ｓ１６）。このとき、複数の半導体集積回路１０がいくつであっても、１回で検査することが可能である。

以上のように、本実施形態の半導体集積回路１０は、ロジックテストによって複数を同じタイミングで検査することができる。そして、本実施形態の半導体集積回路１０の検査方法は、従来ならば半導体集積回路１０の数に応じて複数回の実行回数を必要としたところ、１回で済ませることができる。そのため、テストにかかる時間が短縮されて、検査コストを抑えることができる。

［第２実施形態］
以下、第２実施形態の半導体集積回路１０について説明する。本実施形態の半導体集積回路１０は、第１実施形態の半導体集積回路１０とはリセット生成回路１３の構成が異なっている。第１実施形態では、リセット生成回路１３がイネーブル信号にのった幅の短いパルスに基づいて第１の信号１２１を生成した。本実施形態では、リセット生成回路１３がイネーブル信号の電圧レベルの変化に基づいて第１の信号１２１を生成する。なお、本実施形態の半導体集積回路１０の構成、テスター９との接続については、それぞれ第１実施形態の図１、図３と同じであるため説明を省略する。

図６（Ａ）は本実施形態の半導体集積回路１０のリセット生成回路１３の構成図である。なお、図１〜図５と同じ要素については同じ符号を付しており説明を省略する。本実施形態では端子Ｔ６からのイネーブル信号を第２の信号１２２とする。第２の信号１２２を受け取る回路では、通常のハイレベルとして用いられる電圧Ｖ_Ｈよりも高い電圧Ｖ_Ｈ２にも耐性を有しており、電圧Ｖ_Ｈ２の信号を受け取った場合にはハイレベルとして扱うものとする。言い換えると、本実施形態の半導体集積回路１０では、ローレベルに対応する電圧Ｖ_Ｌと、ハイレベルに対応する電圧Ｖ_Ｈ、電圧Ｖ_Ｈ２が用いられる。そして、電圧Ｖ_Ｈ２も定格電圧範囲内である。なお、電圧Ｖ_Ｈが前記の所定の電圧（電圧Ｖ_Ｌ〜電圧Ｖ_Ｈが前記の所定の電圧の範囲）に対応する。

リセット生成回路１３は、コンパレーター１３２とＡＮＤ回路１３３とを組み合わせた電圧検出回路を含んでいる。そして、第１の信号１２１は電圧検出回路の出力として与えられる。コンパレーター１３２の出力である内部信号１２４は、端子Ｔ６からのイネーブル信号が電圧Ｖ_Ｈより高い場合にローレベルとなり、それ以外の場合にはハイレベルとなる。

図６（Ｂ）はリセット生成回路１３の動作のタイミングチャートの一例を示す図である。図６（Ｂ）の第２の信号１２２、内部信号１２４、第１の信号１２１は、図１および図６（Ａ）の信号と同じであり説明を省略する。図６（Ｂ）のように端子Ｔ６からのイネーブル信号が時刻ｔ_１で電圧Ｖ_Ｈより高い電圧Ｖ_Ｈ２に変化すると、内部信号１２４がローレベルとなり、第１の信号１２１もローレベルとなる。このとき、第２の信号１２２はハイレベルと扱われるので、第１の信号１２１を受け取る分周回路１５はリセットされるが、第２の信号１２２を受け取る発振回路１２等はリセットされることなく動作を継続する状態を実現できる。

そして、端子Ｔ６からのイネーブル信号が時刻ｔ_２で電圧Ｖ_Ｈに変化すると、第１の信号１２１および第２の信号１２２はハイレベルとなる。また、端子Ｔ６からのイネーブル信号が時刻ｔ_３で電圧Ｖ_Ｌに変化すると、第１の信号１２１および第２の信号１２２はローレベルとなる。すなわち、イネーブル信号の従来の制御も実現できる。

本実施形態では、リセット生成回路１３がコンパレーター１３２とＡＮＤ回路１３３とを組み合わせた電圧検出回路を備えている。そして、リセット生成回路１３は、通常のハイレベルに対応する電圧Ｖ_Ｈを超える電圧Ｖ_Ｈ２を検出した場合に、分周回路１５のみをリセットすることができる。

図７は、本実施形態の４つの半導体集積回路１０−１〜１０−４の同測検査を示すタイミングチャートである。なお、図１〜図６（Ｂ）と同じ要素については同じ符号を付しており説明を省略する。このとき、テスター９は、半導体集積回路１０−１〜１０−４の分周回路１５のみをリセットすることができる。

つまり、テスター９は時刻ｔ_３で、端子Ｔ６を介して入力するイネーブル信号を電圧Ｖ_Ｈから電圧Ｖ_Ｈ２へと変化させる。すると、第１の信号１２１がローレベルに変化して分周回路１５に伝わり、分周回路１５だけをリセットすることができる。なお、第２の信号１２２はハイレベルと扱われるので、発振回路１２、遅延回路１８等の動作は継続する。したがって、クロック信号１１６−１〜１１６−４の出力が停止することはない。

そして、図７の例では、イネーブル信号を電圧Ｖ_Ｈへと戻し、分周回路１５のリセットを解除した後に、テストクロックＣＬＫの立ち下がりに同期してクロック信号１１６−１〜１１６−４の出力が変化する（時刻ｔ_４）。すなわち、クロック信号１１６−１〜１１６−４の同期をとることができるので、テスター９による同測が可能である。このとき、
テスター９は、クロック信号１１６−１〜１１６−４を期待値（ＨＬＨＬ）とだけ比較してパス、フェイルを判断すればよく、４つの半導体集積回路１０−１〜１０−４を１回で検査できる。

ここで、本実施形態の半導体集積回路１０の検査方法を表すフローチャートは、第１実施形態の図５と同じであり説明を省略する。ただし、分周回路１５をリセットするステップ（Ｓ１４）では、テスター９は、ストローブのタイミング（図７のＳ１参照）の前に、イネーブル信号を電圧Ｖ_Ｈから電圧Ｖ_Ｈ２へと変化させることで、分周回路１５だけをリセットする。

以上のように、本実施形態の半導体集積回路１０は、ロジックテストによって複数を同じタイミングで検査することができる。そして、本実施形態の半導体集積回路１０の検査方法は、従来ならば半導体集積回路１０の数に応じて複数回の実行回数を必要としたところ、１回で済ませることができる。そのため、テストにかかる時間が短縮されて、検査コストを抑えることができる。なお、本実施形態では端子Ｔ６からのイネーブル信号が電圧Ｖ_Ｈよりも高い電圧Ｖ_Ｈ２に変化することで、分周回路１５だけをリセットしたが、ローレベル側を用いてもよい。すなわち、Ｔ６からのイネーブル信号が電圧Ｖ_Ｌよりも低い電圧に変化することで、分周回路１５だけをリセットしてもよい。

［第３実施形態］
以下、第３実施形態の半導体集積回路１０について説明する。本実施形態の半導体集積回路１０は、第２実施形態の半導体集積回路１０とは電圧検出の対象が異なっている。第２実施形態では、リセット生成回路１３がイネーブル信号の電圧レベルの変化に基づいて第１の信号１２１を生成した。本実施形態では、リセット生成回路１３が電源電圧ＶＤＤの電圧レベルの変化に基づいて第１の信号１２１を生成する。

図８は、本実施形態の半導体集積回路１０の構成を示す図である。第２実施形態の半導体集積回路１０の構成（図１）と比較すると、リセット生成回路１３には端子Ｔ１からの電源電圧ＶＤＤが入力されており端子Ｔ６が存在しない。つまり、端子Ｔ６を介して入力されていたイネーブル信号の役割を電源電圧ＶＤＤが兼ねるため、端子Ｔ６が省略されている。その他の要素については、図１と同じであり説明を省略する。

本実施形態の半導体集積回路１０とテスター９との接続については図３と同じであるため説明を省略する。ただし、イネーブル信号ＥＮに代えて電源電圧ＶＤＤが用いられるため、半導体集積回路１０の端子Ｔ６が省略されている。また、リセット生成回路１３の構成および入出力信号についても第２実施形態（図６（Ａ）〜図６（Ｂ））と同じである。ただし、入力される信号はイネーブル信号ではなく電源電圧ＶＤＤとなる。また、第２の信号１２２がローレベルとなるのは電源電圧ＶＤＤ自体が低電圧となる場合であるが、このとき半導体集積回路１０は通常動作をおこなわない。従って、リセット生成回路１３は、第２の信号１２２を生成せず、第１の信号１２１だけを生成するとしてもよい。

本実施形態の４つの半導体集積回路１０−１〜１０−４の同測検査を示すタイミングチャートも第２実施形態の図７と同じである。ただし、イネーブル信号ＥＮに代えて電源電圧ＶＤＤが用いられる。また、本実施形態の半導体集積回路１０の検査方法を表すフローチャートは、第２実施形態の場合と同じであり説明を省略する。ただし、図５において、分周回路をリセットするステップ（Ｓ１４）では、テスター９は、ストローブのタイミング（図７のＳ１参照）の前に、電源電圧ＶＤＤを電圧Ｖ_Ｈから電圧Ｖ_Ｈ２へと変化させることで、分周回路だけをリセットする。

以上のように、本実施形態の半導体集積回路１０は、ロジックテストによって複数を同
じタイミングで検査することができる。そして、本実施形態の半導体集積回路１０の検査方法は、従来ならば半導体集積回路１０の数に応じて複数回の実行回数を必要としたところ、１回で済ませることができる。そのため、テストにかかる時間が短縮されて、検査コストを抑えることができる。また、イネーブル信号用の端子Ｔ６と電源電圧ＶＤＤ用の端子Ｔ１とを兼用するので、端子数を１つ減らすことができる。

特に、本実施形態の半導体集積回路１０が図１のように接続されて、温度補償や温度制御をしていない水晶発振器、すなわちＳＰＸＯ（Simple Packaged Crystal Oscillator）を構成する場合、端子数を減らして、サイズを小型化する要求に応えることができる。

２．電子機器
本実施形態の電子機器３００について、図９〜図１０を用いて説明する。なお、図１〜図８と同じ要素については同じ番号、符号を付しており説明を省略する。

図９は、電子機器３００の機能ブロック図である。電子機器３００は、発振回路１２と水晶振動子２６とを含む発振部２００、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、電子機器３００は、図９の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。

発振部２００は、クロックパルスをＣＰＵ３２０だけでなく各部に供給する（図示は省略）。なお、発振部２００は、前記の半導体集積回路１０と水晶振動子２６とが接続された水晶発振器に対応する。ただし、図９では半導体集積回路１０のうち発振回路１２のみを示している。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振部２００が出力するクロックパルス（前記の半導体集積回路１０のクロック信号１１６に対応）を用いて各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。

そして、音出力部３８０は、スピーカー等の音を出力する装置である。

前記の通り、発振部２００が含む半導体集積回路１０は、端子数を増やすことなく同測検査が可能である。そのため、小型化が可能であり、検査コストを抑えることで安価に提供される。したがって、電子機器３００についても、小型化や製造コストの抑制が可能である。

電子機器３００としては種々が考えられる。例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

図１０は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、半導体集積回路１０を含む発振部２００を用いることで、小型化でき、製造コストを抑えることができる。

３．移動体
本実施形態の移動体４００について、図１１を用いて説明する。

図１１は、本実施形態の移動体４００の一例を示す図（上面図）である。図１１に示す移動体４００は、発振部４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０、４３０、４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１１の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。

発振部４１０は、半導体集積回路１０を含む発振部２００（発振器）に対応する。その他の構成要素の詳細な説明は省略するが、移動体の移動に必要な制御を行うため高い信頼性が要求される。例えば、バッテリー４５０の他に、バックアップ用バッテリー４６０を備えることで信頼性を高めている。

そして、発振部４１０についても、信頼性を高めるためにバックアップ用の発振部４１０を備えることが好ましい。このとき、発振部４１０を、半導体集積回路１０を含む発振部２００（発振器）とすることで、小型化でき、製造コストを抑えることができる。つまり、移動体４００のサイズやコストを増加させずに信頼性を高めることができる。

なお、このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

４．その他
本発明は、前記の実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

９ テスター、１０ 半導体集積回路、１２ 発振回路、１３ リセット生成回路、１４
バッファー、１５ 分周回路、１６ 出力回路、１８ 遅延回路、２６ 水晶振動子、１１２ 発振信号、１１５ 分周信号、 １１６ クロック信号、１１８ 制御信号、１２１ 第１の信号、１２２ 第２の信号、１２３ 内部信号、１２４ 内部信号、１３０
ＯＲ回路、１３１ バッファー、１３２ コンパレーター、１３３ ＡＮＤ回路、２００ 発振部、３００ 電子機器、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、３８０ 音出力部、４００ 移動体、４１０ 発振部、４２０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー

Claims (11)

1. 発振素子を発振させて発振信号を生成する発振回路と、
   前記発振信号に基づく信号を分周して分周信号を出力する分周回路と、
   前記発振回路をリセットせずに前記分周回路をリセットする第１の信号を生成するリセット生成回路と、
   を含み、
   前記リセット生成回路は、
   前記リセット生成回路の入力信号に基づいて、前記第１の信号と、前記発振回路へのイネーブル信号である第２の信号とを生成する半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記入力信号が前記半導体集積回路のイネーブル信号である半導体集積回路。
3. 請求項１又は２に記載の半導体集積回路において、
   前記入力信号はパルス信号であり、前記パルス信号の幅に基づいて前記分周回路がリセットされる半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記パルス信号の幅が所定の幅以下の場合は、前記リセット生成回路が生成する前記第１の信号によって、前記発振回路はリセットされずに前記分周回路はリセットされ、
   前記パルス信号の幅が前記所定の幅よりも長い場合は、前記発振回路と前記分周回路がともにリセットされる半導体集積回路。
5. 請求項３に記載の半導体集積回路において、
   前記リセット生成回路は、
   前記入力信号及び前記入力信号を遅延させた内部信号が入力される論理回路を含み、
   前記入力信号を前記第１の信号として出力し、前記論理回路の出力信号を前記第２の信号として出力する半導体集積回路。
6. 請求項１又は２に記載の半導体集積回路において、
   前記入力信号は電圧信号であり、前記電圧信号の電圧値に基づいて前記分周回路がリセットされる半導体集積回路。
7. 請求項１乃至６のいずれか１項に記載の半導体集積回路と、
   前記発振素子と、
   を含む発振器。
8. 請求項１乃至６のいずれか１項に記載の半導体集積回路を含む電子機器。
9. 請求項１乃至６のいずれか１項に記載の半導体集積回路を備えている移動体。
10. 発振回路、前記発振回路の出力信号を分周する分周回路およびリセット生成回路を含んでいる半導体集積回路に電源を供給し、さらに、前記発振回路の入力端子にクロック信号を供給するステップと、
    前記リセット生成回路が、前記リセット生成回路の入力信号に基づいて、前記発振回路をリセットせずに前記分周回路をリセットする第１の信号と、前記発振回路へのイネーブル信号である第２の信号とを生成するステップと、
    前記分周回路から出力された分周信号を検査するステップと、
    を含む半導体集積回路の検査方法。
11. 請求項１０に記載の半導体集積回路の検査方法において、
    前記半導体集積回路は複数であり、
    複数の前記分周信号を同時に検査する、半導体集積回路の検査方法。

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