JP3039377B2 - 半導体装置の検査方法 - Google Patents
半導体装置の検査方法Info
- Publication number
- JP3039377B2 JP3039377B2 JP8167678A JP16767896A JP3039377B2 JP 3039377 B2 JP3039377 B2 JP 3039377B2 JP 8167678 A JP8167678 A JP 8167678A JP 16767896 A JP16767896 A JP 16767896A JP 3039377 B2 JP3039377 B2 JP 3039377B2
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- JP
- Japan
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- circuit
- oscillation
- oscillation circuit
- test
- semiconductor device
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- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の検査方
法に関し、特に発振回路の一部を構成する回路素子のロ
ジックテストを行う検査方法に関する。
法に関し、特に発振回路の一部を構成する回路素子のロ
ジックテストを行う検査方法に関する。
【０００２】
【従来の技術】従来の半導体装置を示す図３の回路図を
参照すると、この半導体基板２１には、発振回路の一部
１５と、この発振回路の発振出力をクロック信号として
動作する論理回路（図示せず）とが形成されている。発
振回路を構成する水晶発振子やコンデンサ等は、外付け
の回路素子となり、リード１８，１９を通して、必要な
配線を行っていた。発振回路の一部１５は、帰還系の素
子として動くインバータ１６と、このインバータ１６の
出力を取り出すためのバッファ１７とを備える。インバ
ータ１７の出力２０は、内部論理回路（図示せず）に供
給される。
参照すると、この半導体基板２１には、発振回路の一部
１５と、この発振回路の発振出力をクロック信号として
動作する論理回路（図示せず）とが形成されている。発
振回路を構成する水晶発振子やコンデンサ等は、外付け
の回路素子となり、リード１８，１９を通して、必要な
配線を行っていた。発振回路の一部１５は、帰還系の素
子として動くインバータ１６と、このインバータ１６の
出力を取り出すためのバッファ１７とを備える。インバ
ータ１７の出力２０は、内部論理回路（図示せず）に供
給される。
【０００３】このような半導体基板の発振機能検査とし
て、ＬＳＩテスタにより、リード１８にクロック信号を
入力し、リード１９からインバータ１６の出力を得てい
る。リード１９の出力は、ＬＳＩテスタにあらかじめ設
定した期待値と比較することにより、合否判定を行って
いた。即ち、ここではインバータ１６の反転機能を期待
値と比較することにより、発振回路として合否判定を推
定していた。
て、ＬＳＩテスタにより、リード１８にクロック信号を
入力し、リード１９からインバータ１６の出力を得てい
る。リード１９の出力は、ＬＳＩテスタにあらかじめ設
定した期待値と比較することにより、合否判定を行って
いた。即ち、ここではインバータ１６の反転機能を期待
値と比較することにより、発振回路として合否判定を推
定していた。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな一回路素子のインバータ１６だけのファンクション
試験では、発振回路を構成する一回路素子だけの試験で
あるため、発振回路としての評価を行うには、信頼の乏
しいものとなっていた。
うな一回路素子のインバータ１６だけのファンクション
試験では、発振回路を構成する一回路素子だけの試験で
あるため、発振回路としての評価を行うには、信頼の乏
しいものとなっていた。
【０００５】また、従来のＬＩＳテスタでは、発振回路
の発振周波数を測定する周波数測定装置が付加されてい
ないため、発振周波数を測定できなかった。仮りに、発
振回路を発振させて検査を行おうとしても、発振回路は
フリーランニングしているため、ＬＳＩテスタとの同期
を取ることができず、スタート時点即ちテストする時刻
が等しくならず、発振回路の機能確認テストが正常に行
えなかった。発振回路のフリーランニング状態では、Ｌ
ＳＩテスタとの同期が取れないという問題がある。この
ため、今後信頼性及び不良検出率の向上のための発振回
路動作試験を正常に行えるようにすることが、必須要件
となっている。
の発振周波数を測定する周波数測定装置が付加されてい
ないため、発振周波数を測定できなかった。仮りに、発
振回路を発振させて検査を行おうとしても、発振回路は
フリーランニングしているため、ＬＳＩテスタとの同期
を取ることができず、スタート時点即ちテストする時刻
が等しくならず、発振回路の機能確認テストが正常に行
えなかった。発振回路のフリーランニング状態では、Ｌ
ＳＩテスタとの同期が取れないという問題がある。この
ため、今後信頼性及び不良検出率の向上のための発振回
路動作試験を正常に行えるようにすることが、必須要件
となっている。
【０００６】以上のような問題点に鑑み、本発明は、次
の課題を解決した半導体装置及びその検査方法を提供す
ることを目的とする。 （１）発振回路の一部を構成する、半導体基板内の回路
素子のファンクション試験を、発振回路を発振させた条
件で行うようにする。 （２）発振回路の信頼を高め、不良検出率の向上を図
る。
の課題を解決した半導体装置及びその検査方法を提供す
ることを目的とする。 （１）発振回路の一部を構成する、半導体基板内の回路
素子のファンクション試験を、発振回路を発振させた条
件で行うようにする。 （２）発振回路の信頼を高め、不良検出率の向上を図
る。
【０００７】
【課題を解決するための手段】本発明は、発振回路を構
成する外付の回路素子を、前記発振回路の一部を構成す
る半導体基板内の回路素子と接続し、前記発振回路の出
力をバッファを介してリセット信号によりリセットされ
る２Ｎ（Ｎは２以上の整数）倍の分周回路に入力し、そ
の分周出力をリードに導出し、前記分周回路に前記リセ
ット信号を供給して、前記半導体基板内の回路素子のロ
ジックテストを行う半導体装置の検査方法において、Ｌ
ＳＩテスタのロジックテスト機能を利用し、前記ＬＳＩ
テスタのテスト周期を前記発振回路の発振周期Ｔの２Ｎ
倍に設定し、ストローブを前記リセット信号が供給され
てからＴ乃至Ｎ×Ｔまでの範囲内に設定して、ロジック
テストを行うことを特徴とする。
成する外付の回路素子を、前記発振回路の一部を構成す
る半導体基板内の回路素子と接続し、前記発振回路の出
力をバッファを介してリセット信号によりリセットされ
る２Ｎ（Ｎは２以上の整数）倍の分周回路に入力し、そ
の分周出力をリードに導出し、前記分周回路に前記リセ
ット信号を供給して、前記半導体基板内の回路素子のロ
ジックテストを行う半導体装置の検査方法において、Ｌ
ＳＩテスタのロジックテスト機能を利用し、前記ＬＳＩ
テスタのテスト周期を前記発振回路の発振周期Ｔの２Ｎ
倍に設定し、ストローブを前記リセット信号が供給され
てからＴ乃至Ｎ×Ｔまでの範囲内に設定して、ロジック
テストを行うことを特徴とする。
【０００８】
【０００９】
【発明の実施の形態】本発明の一実施形態を示す図１、
その動作波形を示す図２のタイミング図を参照すると、
この半導体装置の半導体基板２２は、発振回路の一部６
の他に、２段接続されたフリップ・フロップ（以下Ｆ／
Ｆ略記する）２，３と、このＦ／Ｆ２，３へのリセット
信号を外部入力するためのリード９と、Ｆ／Ｆ３の出力
２を外部へ導出するためのリード１０とを備える。
その動作波形を示す図２のタイミング図を参照すると、
この半導体装置の半導体基板２２は、発振回路の一部６
の他に、２段接続されたフリップ・フロップ（以下Ｆ／
Ｆ略記する）２，３と、このＦ／Ｆ２，３へのリセット
信号を外部入力するためのリード９と、Ｆ／Ｆ３の出力
２を外部へ導出するためのリード１０とを備える。
【００１０】発振回路の一部６は、帰還系のインバータ
４と、インバータからなりこのインバータ４の出力を取
り出すバッファ５とを備える。発振回路を構成するた
め、リード７，８にそれぞれ外付けのコンデンサ１２，
１３の一端を接続し、コンデンサ１２，１３の他端はい
ずれも接地し、さらにリード７，８間に外付けの水晶発
振１１を接続する。この状態で、半導体基板２２に所定
のバイアス電圧を印加するとフリーランニングの発振状
態となり、次にリード９，１０にＬＳＩテスタが用意さ
れる。
４と、インバータからなりこのインバータ４の出力を取
り出すバッファ５とを備える。発振回路を構成するた
め、リード７，８にそれぞれ外付けのコンデンサ１２，
１３の一端を接続し、コンデンサ１２，１３の他端はい
ずれも接地し、さらにリード７，８間に外付けの水晶発
振１１を接続する。この状態で、半導体基板２２に所定
のバイアス電圧を印加するとフリーランニングの発振状
態となり、次にリード９，１０にＬＳＩテスタが用意さ
れる。
【００１１】バッファ５の出力の端子１は、図示してい
ない半導体基板２２内の論理回路へクロック信号として
供給する端子である。分周回路のＦ／Ｆ２，３はいずれ
もＤ型フリップフロップであり、リセット信号によりセ
ットされる。いずれも反転出力をＤ入力に接続している
ため、端子１のクロック入力（ｃ）により、交互に反転
する。即ち、Ｆ／Ｆ２で発振周波数は２分の１となり、
Ｆ／Ｆ３でも入力周波数は２分の１となるため、２段の
Ｆ／Ｆ２，３では４分周されて、発振周波数は４分の１
となり、リード１０から出力される。ここで、分周回路
がフルカウント状態になると、ＩＳＬテスタは、リード
９にリセット信号を入力し、Ｆ／Ｆ２，３をリセットし
て初期状態にもどす。
ない半導体基板２２内の論理回路へクロック信号として
供給する端子である。分周回路のＦ／Ｆ２，３はいずれ
もＤ型フリップフロップであり、リセット信号によりセ
ットされる。いずれも反転出力をＤ入力に接続している
ため、端子１のクロック入力（ｃ）により、交互に反転
する。即ち、Ｆ／Ｆ２で発振周波数は２分の１となり、
Ｆ／Ｆ３でも入力周波数は２分の１となるため、２段の
Ｆ／Ｆ２，３では４分周されて、発振周波数は４分の１
となり、リード１０から出力される。ここで、分周回路
がフルカウント状態になると、ＩＳＬテスタは、リード
９にリセット信号を入力し、Ｆ／Ｆ２，３をリセットし
て初期状態にもどす。
【００１２】ここで、図２にも示すように、バッファ５
の出力パルスのパルス幅τとすると、ＬＳＩテスタのテ
スト周期（ＲＡＴＥ）を８倍のτに設定し、ストローブ
は２τから４τまでに設定する。
の出力パルスのパルス幅τとすると、ＬＳＩテスタのテ
スト周期（ＲＡＴＥ）を８倍のτに設定し、ストローブ
は２τから４τまでに設定する。
【００１３】実際の測定には、まず発振器回路のリード
７，８に必要な回路素子を接続し、通常使用と同様の発
振を起こさせる。ＬＳＩテスタの測定周期を測定したい
発振子の発振周期２τの例えば４倍８τに設定し、リセ
ット信号の立ち下がりが測定周期の始まりになる様なリ
セット信号を、リード９にＬＳＩテスタより入力する。
バッファ５からの出力信号を４分周した信号は、ＨＩの
区間が４τであり、位相のずれは最大２τなので、スト
ローブポイントを２τ〜４τ間に設定し、期待値をＨＩ
にすることにて、ファンクション試験を実施できる。
７，８に必要な回路素子を接続し、通常使用と同様の発
振を起こさせる。ＬＳＩテスタの測定周期を測定したい
発振子の発振周期２τの例えば４倍８τに設定し、リセ
ット信号の立ち下がりが測定周期の始まりになる様なリ
セット信号を、リード９にＬＳＩテスタより入力する。
バッファ５からの出力信号を４分周した信号は、ＨＩの
区間が４τであり、位相のずれは最大２τなので、スト
ローブポイントを２τ〜４τ間に設定し、期待値をＨＩ
にすることにて、ファンクション試験を実施できる。
【００１４】この実施形態によれば、Ｆ／Ｆ２，３にお
いて４分周したが、これに限定されるものではなく、例
えば三段のＦ／Ｆにおいては８分周信号が得られ、これ
に応じて、ＬＳＩテスタのテスト周期ＲＡＴＥを増加さ
せて検査できる。
いて４分周したが、これに限定されるものではなく、例
えば三段のＦ／Ｆにおいては８分周信号が得られ、これ
に応じて、ＬＳＩテスタのテスト周期ＲＡＴＥを増加さ
せて検査できる。
【００１５】
【発明の効果】以上の通り、本発明によれば、分周回路
を半導体基板内に設けたため、ＬＳＩテスタのようなロ
ジックテストで検査が可能となり、発振回路の発振子等
の付加による発振試験や発振周波数試験等を実施するこ
とができるようになり、製品検査の信頼性が向上できる
と共に、製品不良検出率の向上に効果がある。
を半導体基板内に設けたため、ＬＳＩテスタのようなロ
ジックテストで検査が可能となり、発振回路の発振子等
の付加による発振試験や発振周波数試験等を実施するこ
とができるようになり、製品検査の信頼性が向上できる
と共に、製品不良検出率の向上に効果がある。
【図１】本発明の一実施形態を示す回路図である。
【図２】一実施形態の動作を示すタイミング図である。
【図３】従来の半導体基板を示す回路図である。
１，２０ 端子 ２，３ フリップ・フロップ ４，１６ インバータ ５，１７ バッファ ６，１５ 発振回路の一部 ７，８，９，１０，１８，１９ リード １１ 水晶発振子 １２，１３ コンデンサ ２１，２２ 半導体基板
Claims (1)
- 【請求項１】 発振回路を構成する外付の回路素子を、
前記発振回路の一部を構成する半導体基板内の回路素子
と接続し、前記発振回路の出力をバッファを介してリセ
ット信号によりリセットされる２Ｎ（Ｎは２以上の整
数）倍の分周回路に入力し、その分周出力をリードに導
出し、前記分周回路に前記リセット信号を供給して、前
記半導体基板内の回路素子のロジックテストを行う半導
体装置の検査方法において、ＬＳＩテスタのロジックテ
スト機能を利用し、前記ＬＳＩテスタのテスト周期を前
記発振回路の発振周期Ｔの２Ｎ倍に設定し、ストローブ
を前記リセット信号が供給されてからＴ乃至Ｎ×Ｔまで
の範囲内に設定して、ロジックテストを行うことを特徴
とする半導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167678A JP3039377B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167678A JP3039377B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1019981A JPH1019981A (ja) | 1998-01-23 |
| JP3039377B2 true JP3039377B2 (ja) | 2000-05-08 |
Family
ID=15854200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167678A Expired - Lifetime JP3039377B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039377B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10343078B2 (en) | 2014-09-10 | 2019-07-09 | Global Marketing Enterprise (Gme) Ltd. | Water toy |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697666B1 (ko) | 2005-12-16 | 2007-03-20 | 서울옵토디바이스주식회사 | 이중버퍼층이 형성된 발광소자 및 그 제조방법 |
| JP5117957B2 (ja) * | 2008-08-11 | 2013-01-16 | ラピスセミコンダクタ株式会社 | フリップフロップ回路 |
| JP6304472B2 (ja) * | 2013-02-12 | 2018-04-04 | セイコーエプソン株式会社 | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
-
1996
- 1996-06-27 JP JP8167678A patent/JP3039377B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10343078B2 (en) | 2014-09-10 | 2019-07-09 | Global Marketing Enterprise (Gme) Ltd. | Water toy |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1019981A (ja) | 1998-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |