JP2002340991A - 半導体装置及びそのａｃスペック検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 安価なＬＳＩテスターを用い、高速なＡＣス
ペック検査を正確かつ安定に実行可能な半導体装置及び
そのＡＣスペック検査方法を提供する。 【解決手段】 被測定半導体装置２１のデータ信号出力
端子３０とクロック信号出力端子３２の各々に通常動作
時と同値のインピーダンス素子３１,３３を接続し、被
測定半導体装置２１内に、外部入力クロック信号に同期
したデータ信号を出力する内部機能回路２７と、外部入
力クロック信号と位相の異なるタイミング信号を発生す
るタイミング発生器２８と、内部機能回路２７から出力
されるデータ信号を一時的に記憶する記憶素子２９と、
を設け、ＬＳＩテスター２２により、記憶素子２９より
出力されるデータ信号と予め準備しておいた期待値とを
比較してＡＣスペック検査を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
のＡＣスペック検査方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の動作周波数が増加
し、半導体装置の検査では、高価なＬＳＩテスターを使
用したＡＣスペック検査が行われている。以下、従来の
半導体装置及びそのＡＣスペック検査方法について図４
を用いて説明する。

【０００３】図４において、１は、被測定半導体装置で
ある。２は、ＬＳＩテスターであり、被測定半導体装置
１のＡＣスペック検査を行う。３は、パフォーマンスボ
ードであり、被測定半導体装置１とＬＳＩテスター２と
を接続する。４は、ＬＳＩテスター２のクロック信号出
力端子である。５は、パフォーマンスボードのクロック
信号入力端子である。６は、被測定半導体装置１のクロ
ック信号入力端子である。７は、被測定半導体装置１の
内部機能回路であり、外部入力クロック信号に同期して
動作を行い、データ信号を出力する。８は、被測定半導
体装置１のクロック信号出力端子である。９は、パフォ
ーマンスボード３の配線インピーダンスＺ３である。１
０は、パフォーマンスボード３のクロック信号出力端子
である。１１は、被測定半導体装置１のデータ信号出力
端子である。１２は、パフォーマンスボード３の配線イ
ンピーダンスＺ１である。１３は、パフォーマンスボー
ド３のデータ信号出力端子である。１４は、ＬＳＩテス
ター２のクロック信号入力端子である。１５は、ＬＳＩ
テスター２の配線インピーダンスＺ４である。１６は、
クロック信号の電圧レベル判定回路である。１７は、Ｌ
ＳＩテスター２のデータ信号入力端子である。１８は、
ＬＳＩテスター２の配線インピーダンスＺ２である。１
９は、データ信号の電圧レベル判定回路である。２０
は、時間計測回路であり、電圧レベル判定回路１６と電
圧レベル判定回路１９とから出力される各判定結果の到
着時間差と基準値とを比較してＡＣスペック検査を行
う。

【０００４】次に、上記構成の半導体装置１の動作及び
ＡＣスペック検査方法について説明する。ＬＳＩテスタ
ー２のクロック信号出力端子４から出力されたクロック
信号は、パフォーマンスボード３のクロック信号入力端
子５を通って、被測定半導体装置１内へ出力される。

【０００５】被測定半導体装置１において、クロック信
号入力端子６より入力されたクロック信号は、内部機能
回路７及びクロック信号出力端子８へ出力される。内部
機能回路７は入力されたクロック信号に同期したデータ
信号をデータ信号出力端子１１を介して外部へ出力す
る。そして、データ信号出力端子１１より出力されたデ
ータ信号は、パフォーマンスボード３の配線インピーダ
ンス１２、被測定半導体装置１のデータ信号出力端子１
３、ＬＳＩテスター２のデータ信号入力端子１７、ＬＳ
Ｉテスター２の配線インピーダンス１８を通って、電圧
レベル判定回路１９に入力される。

【０００６】また、クロック信号出力端子８へ出力され
たクロック信号は、パフォーマンスボード３の配線イン
ピーダンス９、パフォーマンスボード３のクロック信号
出力端子１０、ＬＳＩテスター２のクロック信号入力端
子１４、ＬＳＩテスター２の配線インピーダンス１５を
通って、電圧レベル判定回路１６に入力される。

【０００７】そして、２つの電圧レベル判定回路１６、
１９より各判定結果が時間計測回路２０へ出力される。
時間計測回路２０は、２つの判定結果の到着時間の差を
測定し、該時間差が基準値内か否かを判定することでＡ
Ｃスペックの検査を行う。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の構成ではパフォーマンスボード３の配線インピーダ
ンス９、配線インピーダンス１２が存在し、さらに、Ｌ
ＳＩテスター２の配線インピーダンス１５、配線インピ
ーダンス１８が存在するために被測定半導体装置１から
出力されるクロック信号、データ信号の電圧レベル判定
回路１６、１９への到着時刻が遅延し、さらに到達した
クロック信号、データ信号波形が崩れるために、高速な
ＡＣスペック検査を正確かつ安定に行うことが難しいと
いう問題があった。

【０００９】本発明は、上記問題点を解消するためにな
されたものであり、配線インピーダンスの影響を受ける
ことなく、安価なＬＳＩテスターを用いて高速なＡＣス
ペック検査を安定かつ正確に実行可能な半導体装置及び
そのＡＣスペック検査方法を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係る半導体装置は、外部入力ク
ロック信号を入力する入力端子と、上記外部入力クロッ
ク信号に同期して動作を行い、データ信号を出力する内
部機能回路と、上記外部入力クロック信号と位相の異な
るタイミング信号を発生するタイミング発生手段と、上
記タイミング信号をトリガーに上記内部機能回路より出
力されるデータ信号を一時的に記憶する記憶素子と、上
記内部機能回路より出力されるデータ信号を外部へ出力
する第１の出力端子と、上記外部入力クロック信号を外
部へ出力する第２の出力端子と、上記記憶素子に記憶さ
れているデータ信号を外部へ出力する第３の出力端子
と、を備え、上記第１、第２の出力端子の通常動作状態
と同値の第１、第２のインピーダンス素子が上記第１、
第２の出力端子の各々にパフォーマンスボード上で接続
され、かつ、該各インピーダンス素子の他端は接地され
た、ことを特徴とする。これにより、パフォーマンスボ
ード及びＬＳＩテスターの各配線インピーダンスの影響
を受けることなく、被測定半導体装置のＡＣスペック検
査を正確かつ安定に実行できる。

【００１１】本発明の請求項２に係る半導体装置は、外
部入力クロック信号を入力する入力端子と、上記外部入
力クロック信号に同期して動作を行い、データ信号を出
力する内部機能回路と、上記外部入力クロック信号と位
相の異なるタイミング信号を発生するタイミング発生手
段と、上記タイミング信号をトリガーに上記内部機能回
路より出力されるデータ信号を一時的に記憶する記憶素
子と、上記内部機能回路より出力されるデータ信号また
は上記記憶素子より出力されるデータ信号のいずれかを
選択して出力する選択回路と、上記選択回路より出力さ
れたデータ信号を外部へ出力する第１の出力端子と、上
記外部入力クロック信号を外部へ出力する第２の出力端
子と、を備え、上記第１、第２の出力端子の通常動作状
態と同値の第１、第２のインピーダンス素子が該第１、
第２の出力端子の各々にパフォーマンスボード上で接続
され、かつ、該各インピーダンス素子の他端は接地さ
れ、上記選択回路は、上記タイミング発生手段よりタイ
ミング信号が発生すると、上記内部機能回路より出力さ
れるデータ信号を上記第１の出力端子を介して上記記憶
素子へ出力し、上記記憶素子へ記憶されたデータ信号を
上記第１の出力端子を介して外部へ出力する、ことを特
徴とするものである。これにより、パフォーマンスボー
ド及びＬＳＩテスターの各配線インピーダンスの影響を
受けることなく、半導体装置のＡＣスペック検査を正確
かつ安定に実行でき、また、記憶素子より出力されるデ
ータ信号の出力端子と、内部機能回路より出力されるデ
ータ信号の出力端子を同一の出力端子で利用可能なた
め、出力端子数を低減できる。

【００１２】本発明の請求項３に係る半導体装置は、請
求項１または請求項２に記載の半導体装置において、上
記タイミング発生手段は、上記外部入力クロック信号に
応じて所定の遅延時間を経過した後にタイミング信号を
発生する遅延素子で構成される、ことを特徴とするもの
である。これにより、タイミング発生手段の構成が容易
になり、半導体装置のＡＣスペック検査を低コストで実
現できる。

【００１３】本発明の請求項４に係る半導体装置は、請
求項１または請求項２に記載の半導体装置において、上
記タイミング発生手段は、上記外部入力クロック信号に
同期させ、かつ、所定の位相差を有する複数のタイミン
グ信号を発生し、該複数のタイミング信号のうち任意の
タイミング信号を選択可能なＤＬＬ回路で構成される、
ことを特徴とするものである。これにより、外部入力ク
ロック信号に対するタイミング信号の遅延時間を連続し
て変化可能であり、その結果、より詳細なＡＣスペック
検査が実行できる。

【００１４】本発明の請求項５に係る半導体装置は、請
求項１または請求項２に記載の半導体装置において、上
記タイミング発生手段は、上記外部入力クロック信号に
応じた周波数を発生し、上記外部入力クロック信号周波
数よりも高い周波数のタイミング信号を発生可能なＰＬ
Ｌ回路で構成される、ことを特徴とするものである。こ
れにより、タイミング信号の周波数を外部入力クロック
信号の周波数より高く設定可能であり、その結果、内部
機能回路より出力される１クロックのデータ信号を複数
回にわたり記憶素子に記憶することが可能となり、より
詳細なＡＣスペック検査を実行できる。

【００１５】本発明の請求項６に係る半導体装置のＡＣ
スペック検査方法は、請求項１ないし請求項５のいずれ
かに記載の半導体装置に対し、ＡＣスペック検査を行う
ＡＣスペック検査方法であって、ＬＳＩテスターより、
上記半導体装置にクロック信号を入力し、上記半導体回
路の内部機能回路にて、上記クロック信号に同期したデ
ータ信号を出力し、上記半導体回路のタイミング発生手
段にて、上記クロック信号に応じて所定のタイミング信
号を発生し、上記半導体回路の記憶素子に、上記タイミ
ング信号の入力により上記データ信号を一時的に記憶
し、上記記憶素子から上記データ信号を上記ＬＳＩテス
ターへ出力し、上記ＬＳＩテスターにより、予め準備し
ておいた期待値と上記記憶素子より出力されたデータ信
号とを比較して良否判定を行う、ことを特徴とするもの
である。これにより、従来の半導体装置のＡＣスペック
検査方法のようにパフォーマンスボード及びＬＳＩテス
ターの配線インピーダンスの影響を受けることなく、安
価なＬＳＩテスターを用いて正確かつ安定にＡＣスペッ
ク検査を実行可能であり、半導体装置の検査コストを低
減することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、ここで示す実施
の形態はあくまでも一例であって、必ずしもこの実施の
形態に限定されるものではない。

【００１７】（実施の形態１）以下に、本実施の形態１
に係る半導体装置及びそのＡＣスペック検査方法につい
て図１を用いて説明する。図１において、２１は被測定
半導体装置である。２２はＬＳＩテスターであり、被測
定半導体装置２１のＡＣスペック検査を行う。２３はパ
フォーマンスボードであり、被測定半導体装置２１とＬ
ＳＩテスター２２を接続する。２４はＬＳＩテスター２
２のクロック信号出力端子である。２５はパフォーマン
スボード２３のクロック信号入力端子である。２６は被
測定半導体装置２１のクロック信号入力端子である。２
７は被測定半導体装置２１の内部機能回路であり、外部
入力クロック信号に同期して動作を行い、データ信号を
出力する。２８はタイミング発生器であり、外部入力ク
ロック信号と位相の異なるＡＣスペック検査用のタイミ
ング信号を発生する。なお、タイミング発生器２８は、
入力されるクロック信号に応じて所定の遅延時間を経過
した後にタイミング信号Ｓ４を出力する遅延素子で構成
される。２９は記憶素子であり、ＡＣスペック検査時
に、内部機能回路２７より出力されるデータ信号を一時
的に記憶する。３０は内部機能回路２７のデータ信号出
力端子である。３１はパフォーマンスボード２３に取付
けられたデータ信号出力端子３０の通常動作時と同値の
インピーダンス素子Ｚ５であり、他端が接地されてい
る。３２は被検査半導体装置２１のクロック信号出力端
子である。３３はパフォーマンスボード２３に取付けら
れたクロック信号出力端子３２の通常動作時と同値のイ
ンピーダンス素子Ｚ６であり、他端が接地されている。
３４はメモリデータ信号出力端子であり、記憶素子２９
に記憶されているデータ信号を外部へ出力する。３５は
配線インピーダンスＺ７である。３６はパフォーマンス
ボード２３のメモリデータ信号出力端子である。３７は
ＬＳＩテスター２２のメモリデータ信号入力端子であ
る。３８は配線インピーダンスＺ３８である。３９は電
圧レベル判定回路である。

【００１８】図２は、各信号のタイミングチャートを示
したものである。図２において、Ｓ１は外部クロック信
号入力端子２６に入力されるクロック信号波形、Ｓ２内
部機能回路２７より出力されるデータ信号波形、Ｓ３は
クロック信号出力端子３２に出力されるクロック信号波
形、Ｓ４は記憶素子２９に入力されるタイミング信号波
形である。

【００１９】次に、上記構成の半導体装置２１のＡＣス
ペック検査方法について説明する。ＬＳＩテスター２２
のクロック信号出力端子２４から出力されたクロック信
号Ｓ１は、パフォーマンスボード２３のクロック信号入
力端子２５を通って、被測定半導体装置２１のクロック
信号入力端子２６に入力される。そして、被測定半導体
装置２１において、クロック信号Ｓ１は内部機能回路２
７及びクロック信号出力端子３２へ出力される。

【００２０】内部機能回路２７は、入力されたクロック
信号Ｓ１に同期したデータ信号Ｓ２を被測定半導体装置
２１のデータ信号出力端子３０を介して記憶素子２９へ
出力する。このとき、内部機能回路２７より出力される
データ信号Ｓ２は、パフォーマンスボード２３に取付け
られたインピーダンス３１を負荷として電圧レベルが変
化する。

【００２１】また、クロック信号出力端子３２へ出力さ
れたクロック信号Ｓ１はタイミング発生器２８に入力さ
れる。このとき、タイミング発生器２８へ出力されるク
ロック信号Ｓ３はパフォーマンスボード２３に取付けら
れたインピーダンス３３を負荷として電圧レベルが変化
する。タイミング発生器２８は、クロック信号Ｓ３と位
相の異なるタイミング信号Ｓ４を、クロック信号Ｓ３の
入力時間より所定の遅延時間が経過した後に発生し、記
憶素子２９へ出力する。

【００２２】そして、記憶素子２９は、タイミング発生
器２８より出力されるタイミング信号Ｓ４をデータ信号
取込み用トリガーとして、該タイミング信号Ｓ４が入力
された時点の内部機能回路２７より出力されるデータ信
号Ｓ２を一時的に記憶する。そして、一時的に記憶され
たデータ信号は、メモリデータ信号出力端子３４、パフ
ォーマンスボード２３の配線インピーダンス３５、パフ
ォーマンスボード２３のメモリデータ信号出力端子３
６、ＬＳＩテスター２２のメモリデータ信号入力端子３
７、ＬＳＩテスター２２の配線インピーダンス３８を通
って、ＬＳＩテスター２２の電圧レベル判定回路３９へ
出力される。なお、記憶素子２９より出力されるデータ
信号は、配線インピーダンス３５、３８の影響を受けて
も問題にならない程度の遅い周波数で電圧レベル判定回
路３９へ出力される。

【００２３】そして、電圧レベル判定回路３９は、所望
のデータ信号が記憶素子２９へ記憶できていたか否か
を、予め準備しておいた期待値と入力されたデータ信号
とを比較することによってＡＣタイミング検査を行う。

【００２４】なお、タイミング発生器２８を所定の遅延
量をもつ遅延素子としたが、遅延素子の代わりに複数の
インバータがリング状に連結され、インバータ出力端子
が複数存在し、任意のインバータ出力信号を選択するこ
とが可能なＤＬＬ回路を用いてもよい。この場合、外部
入力クロック信号の周波数を変化させることにより、外
部入力クロック信号に対するタイミング信号の遅延時間
を連続して変化可能であり、より詳細なＡＣスペック検
査が可能となる。

【００２５】また、タイミング発生器２８をＤＬＬ回路
としたが、ＤＬＬ回路の代わりに、所定の周波数を発生
することが可能なＰＬＬ回路を用いてもよい。この場
合、タイミング信号の周波数を内部機能回路２７に入力
されるクロック信号の周波数より高く設定可能であり、
その結果、内部機能回路２７より出力される１クロック
のデータ信号を複数回にわたり記憶素子２９に記憶する
ことが可能となり、より詳細なＡＣスペック検査が可能
となる。

【００２６】このような実施の形態１における半導体装
置では、データ信号出力端子３０、クロック信号出力端
子３２にインピーダンス素子３１，３３を接続して通常
動作状態と同じ状態を実現し、被測定半導体装置２１内
部にタイミング発生器２８と記憶素子２９を設け、内部
機能回路２７のデータ信号Ｓ２を一時的に記憶し、その
後、記憶素子２９に記憶されたデータ信号を読み出して
ＬＳＩテスター２２により期待値の確認を行うことで、
パフォーマンスボード２３及びＬＳＩテスター２２の配
線インピーダンス３５，３８の影響を受けることなく、
被測定半導体装置２１のＡＣスペック検査を正確かつ安
定に実行することができる。

【００２７】また、タイミング発生器２８をＤＬＬ回路
で構成した場合、外部入力クロック信号の周波数を変化
させることにより、外部入力クロック信号に対する上記
タイミング信号の遅延時間を連続して変化可能であり、
より詳細なＡＣスペック検査が可能となる。

【００２８】また、タイミング発生器２８をＰＬＬ回路
で構成した場合、タイミング信号の周波数を内部機能回
路２７に入力されるクロック信号の周波数より高く設定
可能であり、その結果、内部機能回路２７より出力され
る１クロックのデータ信号を複数回にわたり記憶素子２
９に記憶することが可能となり、より詳細なＡＣスペッ
ク検査が可能となる。

【００２９】（実施の形態２）以下に、本実施の形態２
に係る半導体装置及びそのＡＣスペック検査方法につい
て図３を用いて説明する。図３において、４０は被測定
半導体装置である。４１はＬＳＩテスターであり、被測
定半導体装置４０のＡＣスペック検査を行う。４２はパ
フォーマンスボードであり、被測定半導体装置４０とＬ
ＳＩテスター４１を接続する。４３はＬＳＩテスター４
１のクロック信号出力端子である。４４はパフォーマン
スボード４２のクロック信号入力端子である。４５は被
測定半導体装置４０のクロック信号入力端子である。４
６は被測定半導体装置４０の内部機能回路であり、外部
入力クロック信号に同期して動作を行い、データ信号を
出力する。４７はタイミング発生器であり、外部入力ク
ロック信号と位相の異なるＡＣスペック検査用のタイミ
ング信号を発生する。なお、タイミング発生器４７は、
クロック信号の入力に応じて所定の遅延時間を経過した
後にタイミング信号を発生する遅延素子で構成される。
４８は記憶素子であり、ＡＣスペック検査時に内部機能
回路４６より出力されるデータ信号を一時的に記憶す
る。４９は選択回路であり、内部機能回路４６の出力デ
ータ信号及び記憶素子４８の出力データ信号のいずれか
を選択し出力する。５０は被測定半導体装置４０のクロ
ック信号出力端子である。５１はパフォーマンスボード
４０に取付けられたクロック信号出力端子５０の通常動
作時と同値のインピーダンス素子Ｚ９であり、他端が接
地されている。５２は被測定半導体装置４０のデータ信
号出力端子である。５３はパフォーマンスボード４２に
取付けられたデータ信号出力端子５２の通常動作時と同
値のインピーダンス素子Ｚ１０であり、他端が接地され
ている。５４はスイッチであり、パフォーマンスボード
４２のデータ信号出力配線に取付けられたトランスファ
ーゲートで構成される。なお、スイッチ５４の代わりに
バッファを用いてもよい。５５はデータ信号出力配線の
配線インピーダンスＺ１１である。５６はパフォーマン
スボード４２のデータ信号出力端子である。５７はＬＳ
Ｉテスター４１のデータ信号入力端子である。５８は配
線インピーダンスＺ１２である。５９はデータ信号の電
圧レベル判定回路である。

【００３０】次に、上記構成の半導体装置４０のＡＣス
ペック検査方法について説明する。ＬＳＩテスター４１
のクロック信号出力端子４３から出力されたクロック信
号は、パフォーマンスボード４２のクロック信号入力端
子４４を通って、被測定半導体装置４０のクロック信号
入力端子４５に入力される。そして、被測定半導体装置
４０において、入力されたクロック信号は内部機能回路
４６及びクロック信号出力端子５０へ出力される。

【００３１】内部機能回路４６は、入力されたクロック
信号に同期したデータ信号を選択回路４９へ出力する。

【００３２】まず、スイッチ５４をＯＦＦにし、選択回
路４９は内部機能回路４６より出力されるデータ信号を
選択してデータ信号出力端子５２へ出力する設定にして
おく。ここで、クロック信号出力端子５０へ出力された
クロック信号は、タイミング発生器４７へ出力される。
このとき、タイミング発生器４７へ出力されるクロック
信号は、パフォーマンスボード４２に取り付けられたイ
ンピーダンス５１を負荷として電圧レベルが変化する。
そして、タイミング発生器４７は、入力されたクロック
信号と位相の異なるタイミング信号を所定の時間遅延さ
せて記憶素子４８へ出力する。そして、記憶素子４８
は、タイミング発生器４７から発生したタイミング信号
をトリガーにして、内部機能回路４６より出力されるデ
ータ信号を一時的に記憶する。このとき、内部機能回路
４６より出力されるデータ信号は、パフォーマンスボー
ド４２に取り付けられたインピーダンス５３を負荷とし
て電圧レベルが変化する。

【００３３】次に、スイッチ５４をＯＮにし、選択回路
４９は記憶素子４８に記憶されているデータ信号を選択
してデータ信号出力端子５２に出力する設定に変更す
る。そして、記憶素子４８に一時的に記憶されたデータ
信号は、選択回路４９、データ信号出力端子５２を通っ
て外部へ出力される。

【００３４】そして、被測定半導体装置４０のデータ信
号出力端子５２より出力されたデータ信号は、トランス
ファーゲート５４、パフォーマンスボード４２の配線イ
ンピーダンス５５、パフォーマンスボード４２のデータ
信号出力端子５６、ＬＳＩテスター４１のデータ信号入
力端子５７、ＬＳＩテスター４１の配線インピーダンス
５８を通って、ＬＳＩテスター４１の電圧レベル判定回
路５９に入力される。そして、ＬＳＩテスター４１は、
予め準備されていた期待値と比較してＡＣスペック検査
を行う。

【００３５】なお、タイミング発生器４７を所定の遅延
量をもつ遅延素子としたが、遅延素子の代わりに、複数
のインバータがリング状に連結され、インバータ出力端
子が複数存在し、任意のインバータ出力信号を選択する
ことが可能なＤＬＬ回路を用いてもよい。この場合、外
部入力クロック信号の周波数を変化させることにより、
外部入力クロック信号に対するタイミング信号の遅延時
間を連続して変化可能であり、より詳細なＡＣスペック
検査が可能となる。

【００３６】また、タイミング発生器４７をＤＬＬ回路
としたが、ＤＬＬ回路の代わりに所定の周波数を発生す
ることが可能なＰＬＬ回路を用いてもよい。この場合、
タイミング信号の周波数を内部機能回路４７に入力され
るクロック信号の周波数より高く設定可能であり、その
結果、内部機能回路４６が出力する１クロックのデータ
信号を複数回にわたり記憶素子４８に記憶することが可
能となり、より詳細なＡＣスペック検査が可能となる。

【００３７】このような実施の形態２における半導体装
置では、データ信号出力端子５２、クロック信号出力端
子５０にインピーダンス素子５３，５１を接続して通常
動作状態と同じ状態を実現し、被測定半導体装置４０内
部にタイミング発生器４７と記憶素子４８と選択回路４
９とを設け、選択回路４９により内部機能回路４６より
出力されるデータ信号Ｓ２を選択し、記憶素子４８に一
時的に記憶し、その後、選択回路４９により記憶素子４
８に記憶されたデータ信号を選択してＬＳＩテスター４
１へ出力し、期待値と比較してＡＣスペック検査を実行
することで、パフォーマンスボード４２及びＬＳＩテス
ター４１の配線インピーダンス５５，５８の影響を受け
ることなく、被測定半導体装置４０のＡＣスペック検査
を正確かつ安定に実行することができ、さらに、記憶素
子４８のデータ信号出力端子と内部機能回路４６のデー
タ信号出力端子が同一のデータ信号出力端子５２で利用
可能なため、データ信号出力端子数を低減できる。

【００３８】また、タイミング発生器４７をＤＬＬ回路
で構成した場合、外部入力クロック信号の周波数を変化
させることにより、外部入力クロック信号に対する上記
タイミング信号の遅延時間を連続して変化可能であり、
より詳細なＡＣスペック検査が可能となる。

【００３９】また、タイミング発生器４７をＰＬＬ回路
で構成した場合、タイミング信号の周波数を内部機能回
路４６に入力されるクロック信号の周波数より高く設定
可能であり、その結果、内部機能回路４６より出力され
る１クロックのデータ信号を複数回にわたり記憶素子４
８に記憶することが可能となり、より詳細なＡＣスペッ
ク検査が可能となる。

【００４０】

【発明の効果】本発明の請求項１に記載の半導体装置に
よれば、外部入力クロック信号を入力する入力端子と、
上記外部入力クロック信号に同期して動作を行い、デー
タ信号を出力する内部機能回路と、上記外部入力クロッ
ク信号と位相の異なるタイミング信号を発生するタイミ
ング発生手段と、上記タイミング信号をトリガーに上記
内部機能回路より出力されるデータ信号を一時的に記憶
する記憶素子と、上記内部機能回路より出力されるデー
タ信号を外部へ出力する第１の出力端子と、上記外部入
力クロック信号を外部へ出力する第２の出力端子と、上
記記憶素子に記憶されているデータ信号を外部へ出力す
る第３の出力端子と、を備え、上記第１、第２の出力端
子の通常動作状態と同値の第１、第２のインピーダンス
素子が上記第１、第２の出力端子の各々にパフォーマン
スボード上で接続され、かつ、該各インピーダンス素子
の他端は接地されるようにしたので、パフォーマンスボ
ード及びＬＳＩテスターの各配線インピーダンスの影響
を受けることなく、被測定半導体装置のＡＣスペック検
査を正確かつ安定に実行できる。

【００４１】本発明の請求項２に記載の半導体装置によ
れば、外部入力クロック信号を入力する入力端子と、上
記外部入力クロック信号に同期して動作を行い、データ
信号を出力する内部機能回路と、上記外部入力クロック
信号と位相の異なるタイミング信号を発生するタイミン
グ発生手段と、上記タイミング信号をトリガーに上記内
部機能回路より出力されるデータ信号を一時的に記憶す
る記憶素子と、上記内部機能回路より出力されるデータ
信号または上記記憶素子より出力されるデータ信号のい
ずれかを選択して出力する選択回路と、上記選択回路よ
り出力されたデータ信号を外部へ出力する第１の出力端
子と、上記外部入力クロック信号を外部へ出力する第２
の出力端子と、を備え、上記第１、第２の出力端子の通
常動作状態と同値の第１、第２のインピーダンス素子が
上記第１、第２の出力端子の各々にパフォーマンスボー
ド上で接続され、かつ、該各インピーダンス素子の他端
は接地され、上記選択回路は、上記タイミング発生手段
よりタイミング信号が発生すると、上記内部機能回路よ
り出力されるデータ信号を上記第１の出力端子を介して
上記記憶素子へ出力し、該憶素子へ記憶されたデータ信
号を上記第１の出力端子を介して外部へ出力するように
したので、パフォーマンスボード及びＬＳＩテスターの
各配線インピーダンスの影響を受けることなく、半導体
装置のＡＣスペック検査を正確かつ安定に実行でき、ま
た、記憶素子より出力されるデータ信号の出力端子と、
内部機能回路より出力されるデータ信号の出力端子を同
一の出力端子で利用可能なため、出力端子数を低減でき
る。

【００４２】本発明の請求項３に記載の半導体装置によ
れば、請求項１または請求項２に記載の半導体装置にお
いて、上記タイミング発生手段は、上記外部入力クロッ
ク信号に応じて所定の遅延時間を経過した後にタイミン
グ信号を発生する遅延素子で構成されるようにしたの
で、タイミング発生手段の構成が容易になり、半導体装
置のＡＣスペック検査を低コストで実現できる。

【００４３】本発明の請求項４に記載の半導体装置によ
れば、請求項１または請求項２に記載の半導体装置にお
いて、上記タイミング発生手段は、上記外部入力クロッ
ク信号に同期させ、かつ、所定の位相差を有する複数の
タイミング信号を発生し、該複数のタイミング信号のう
ち任意のタイミング信号を選択可能なＤＬＬ回路で構成
されるようにしたので、外部入力クロック信号に対する
タイミング信号の遅延時間を連続して変化可能であり、
その結果、より詳細なＡＣスペック検査が実行できる。

【００４４】本発明の請求項５に記載の半導体装置によ
れば、請求項１または請求項２に記載の半導体装置にお
いて、上記タイミング発生手段は、上記外部入力クロッ
ク信号に応じた周波数を発生し、上記外部入力クロック
信号周波数よりも高い周波数のタイミング信号を発生可
能なＰＬＬ回路で構成されるようにしたので、タイミン
グ信号の周波数を外部入力クロック信号の周波数より高
く設定可能であり、その結果、内部機能回路より出力さ
れる1クロックのデータ信号を複数回にわたり記憶素子
に記憶することが可能となり、より詳細なＡＣスペック
検査を実行できる。

【００４５】本発明の請求項６に記載の半導体装置のＡ
Ｃスペック検査方法によれば、請求項１ないし請求項５
のいずれかに記載の半導体装置に対し、ＡＣスペック検
査を行うＡＣスペック検査方法であって、ＬＳＩテスタ
ーより、上記半導体装置にクロック信号を入力し、上記
半導体回路の内部機能回路にて、上記クロック信号に同
期したデータ信号を出力し、上記半導体回路のタイミン
グ発生手段にて、上記クロック信号に応じて所定のタイ
ミング信号を発生し、上記半導体回路の記憶素子に、上
記タイミング信号の入力により上記データ信号を一時的
に記憶し、上記記憶素子から上記データ信号を上記ＬＳ
Ｉテスターへ出力し、上記ＬＳＩテスターにより、予め
準備しておいた期待値と上記記憶素子より出力されたデ
ータ信号とを比較して良否判定を行うようにしたので、
従来の半導体装置のＡＣスペック検査方法のようにパフ
ォーマンスボード及びＬＳＩテスターの配線インピーダ
ンスの影響を受けることなく、安価なＬＳＩテスターを
用いて正確かつ安定にＡＣスペック検査を実行可能であ
り、半導体装置の検査コストを低減することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１における半導体装置及びそ
のＡＣスペック検査方法を説明するための図である。

【図２】本発明の実施形態１における各信号波形を示す
図である。

【図３】本発明の実施形態２における半導体装置及びそ
のＡＣスペック検査方法を説明するための図である。

【図４】従来の半導体装置及びそのＡＣスペック検査を
説明するための図である。

【符号の説明】

１ 被測定半導体装置 ２ ＬＳＩテスター ３ パフォーマンスボード ４ クロック信号出力端子 ５ クロック信号入力端子 ６ クロック信号入力端子 ７ 内部機能回路 ８ クロック信号出力端子 ９ 配線インピーダンス １０ クロック信号出力端子 １１ データ信号出力端子 １２ 配線インピーダンス １３ データ信号出力端子 １４ クロック信号入力端子 １５ 配線インピーダンス １６ 電圧レベル判定回路 １７ データ信号入力端子 １８ 配線インピーダンス １９ 電圧レベル判定回路 ２０ 時間計測回路 ２１ 被測定半導体装置 ２２ ＬＳＩテスター ２３ パフォーマンスボード ２４ クロック信号出力端子 ２５ クロック信号入力端子 ２６ クロック信号入力端子 ２７ 内部機能回路 ２８ タイミング発生器 ２９ 記憶素子 ３０ データ信号出力端子 ３１ インピーダンス素子 ３２ クロック信号出力端子 ３３ インピーダンス素子 ３４ メモリデータ信号出力端子 ３５ 配線インピーダンス ３６ メモリデータ信号出力端子 ３７ メモリデータ信号入力端子 ３８ 配線インピーダンス ３９ 電圧レベル判定回路 ４０ 被測定半導体装置 ４１ ＬＳＩテスター ４２ パフォーマンスボード ４３ クロック信号出力端子 ４４ クロック信号入力端子 ４５ クロック信号入力端子 ４６ 内部機能回路 ４７ タイミング発生器 ４８ 記憶素子 ４９ 選択回路 ５０ クロック信号出力端子 ５１ インピーダンス素子 ５２ データ信号出力端子 ５３ インピーダンス素子 ５４ スイッチ ５５ 配線インピーダンス ５６ データ信号出力端子 ５７ データ信号入力端子 ５８ 配線インピーダンス ５９ 電圧レベル判定回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部入力クロック信号を入力する入力端
   子と、 上記外部入力クロック信号に同期して動作を行い、デー
   タ信号を出力する内部機能回路と、 上記外部入力クロック信号と位相の異なるタイミング信
   号を発生するタイミング発生手段と、 上記タイミング信号をトリガーに上記内部機能回路より
   出力されるデータ信号を一時的に記憶する記憶素子と、 上記内部機能回路より出力されるデータ信号を外部へ出
   力する第１の出力端子と、 上記外部入力クロック信号を外部へ出力する第２の出力
   端子と、 上記記憶素子に記憶されているデータ信号を外部へ出力
   する第３の出力端子と、 を備え、 上記第１、第２の出力端子の通常動作状態と同値の第
   １、第２のインピーダンス素子が上記第１、第２の出力
   端子の各々にパフォーマンスボード上で接続され、か
   つ、該各インピーダンス素子の他端は接地された、 ことを特徴とする半導体装置。
2. 【請求項２】 外部入力クロック信号を入力する入力端
   子と、 上記外部入力クロック信号に同期して動作を行い、デー
   タ信号を出力する内部機能回路と、 上記外部入力クロック信号と位相の異なるタイミング信
   号を発生するタイミング発生手段と、 上記タイミング信号をトリガーに上記内部機能回路より
   出力されるデータ信号を一時的に記憶する記憶素子と、 上記内部機能回路より出力されるデータ信号または上記
   記憶素子より出力されるデータ信号のいずれかを選択し
   て出力する選択回路と、 上記選択回路より出力されたデータ信号を外部へ出力す
   る第１の出力端子と、 上記外部入力クロック信号を外部へ出力する第２の出力
   端子と、を備え、 上記第１、第２の出力端子の通常動作状態と同値の第
   １、第２のインピーダンス素子が該第１、第２の出力端
   子の各々にパフォーマンスボード上で接続され、かつ、
   該各インピーダンス素子の他端は接地され、 上記選択回路は、上記タイミング発生手段よりタイミン
   グ信号が発生すると、上記内部機能回路より出力される
   データ信号を上記第１の出力端子を介して上記記憶素子
   へ出力し、上記記憶素子へ記憶されたデータ信号を上記
   第１の出力端子を介して外部へ出力する、ことを特徴と
   する半導体装置。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   装置において、 上記タイミング発生手段は、上記外部入力クロック信号
   に応じて所定の遅延時間を経過した後にタイミング信号
   を発生する遅延素子で構成される、ことを特徴とする半
   導体装置。
4. 【請求項４】 請求項１または請求項２に記載の半導体
   装置において、 上記タイミング発生手段は、上記外部入力クロック信号
   に同期させ、かつ、所定の位相差を有する複数のタイミ
   ング信号を発生し、該複数のタイミング信号のうち任意
   のタイミング信号を選択可能なＤＬＬ回路で構成され
   る、 ことを特徴とする半導体装置。
5. 【請求項５】 請求項１または請求項２に記載の半導体
   装置において、 上記タイミング発生手段は、上記外部入力クロック信号
   に応じた周波数を発生し、上記外部入力クロック信号周
   波数よりも高い周波数のタイミング信号を発生可能なＰ
   ＬＬ回路で構成される、 ことを特徴とする半導体装置。
6. 【請求項６】 請求項１ないし請求項５のいずれかに記
   載の半導体装置に対し、ＡＣスペック検査を行うＡＣス
   ペック検査方法であって、 ＬＳＩテスターより、上記半導体装置にクロック信号を
   入力し、 上記半導体回路の内部機能回路にて、上記クロック信号
   に同期したデータ信号を出力し、 上記半導体回路のタイミング発生手段にて、上記クロッ
   ク信号に応じて所定のタイミング信号を発生し、 上記半導体回路の記憶素子に、上記タイミング信号の入
   力により上記データ信号を一時的に記憶し、 上記記憶素子から上記データ信号を上記ＬＳＩテスター
   へ出力し、 上記ＬＳＩテスターにより、予め準備しておいた期待値
   と上記記憶素子より出力されたデータ信号とを比較して
   良否判定を行う、 ことを特徴とする半導体装置のＡＣスペック検査方法。