JPH04160377A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04160377A JPH04160377A JP2284823A JP28482390A JPH04160377A JP H04160377 A JPH04160377 A JP H04160377A JP 2284823 A JP2284823 A JP 2284823A JP 28482390 A JP28482390 A JP 28482390A JP H04160377 A JPH04160377 A JP H04160377A
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- Japan
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- circuit
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000012360 testing method Methods 0.000 abstract description 25
- 230000010355 oscillation Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に内蔵リングオシレ
ータを用いて交流特性が試験できる半導体集積回路に関
する。
ータを用いて交流特性が試験できる半導体集積回路に関
する。
従来の半導体集積回路について、第４図に示す従来例の
回路構成図を用いて説明する。半導体集積回路１上の機
能回路４の動作速度が、Ｐ／Ｗ（ウェハー状態での半導
体集積回路試験）時に用意することができる試験装置の
測定可能周波数を上回る程速い場合には、間接的な試験
方法として、半導体累積回路１の一部にＮＯＲ回路２−
１〜２−７を奇数個縦続且つ連環状に接続したリングオ
シレータを内蔵しておき、その発振周波数を測定すると
いう方法がある。
回路構成図を用いて説明する。半導体集積回路１上の機
能回路４の動作速度が、Ｐ／Ｗ（ウェハー状態での半導
体集積回路試験）時に用意することができる試験装置の
測定可能周波数を上回る程速い場合には、間接的な試験
方法として、半導体累積回路１の一部にＮＯＲ回路２−
１〜２−７を奇数個縦続且つ連環状に接続したリングオ
シレータを内蔵しておき、その発振周波数を測定すると
いう方法がある。
同図において、機能回路４は本来の目的の動作をする回
路部である。ＮＯＲ回路２（２−１がら２−７）はリン
グオシレータ、即ち発振器を構成し、その発振出力がパ
ッド３−２から取り出される。そしてパッド３−２がら
取り出された信号の周波数を測定することにより、等測
的に半導体集積回路１の交流特性を測定することが可能
である。
路部である。ＮＯＲ回路２（２−１がら２−７）はリン
グオシレータ、即ち発振器を構成し、その発振出力がパ
ッド３−２から取り出される。そしてパッド３−２がら
取り出された信号の周波数を測定することにより、等測
的に半導体集積回路１の交流特性を測定することが可能
である。
即ち、ゲート回路（ＮＯＲ回路２）１段当りの遅延時間
をｔｐｏ、ゲート回路の段数をＮ（奇数であることが必
要、第４図の例ではＮ＝７）とすると発振周波数ｆＲｏ
は、（１）式で示される。
をｔｐｏ、ゲート回路の段数をＮ（奇数であることが必
要、第４図の例ではＮ＝７）とすると発振周波数ｆＲｏ
は、（１）式で示される。
そして、ゲート１段当りのｔｐｏを（２）式で求めるこ
とができる。
とができる。
ｔＰＤ” □ ・・・（２）２ Ｎ
ｆ ＲＯ 即ち、用意できる試験装置で測定可能な周波数ｆＲＯを
得るべくゲート回路の段数Ｎを定めれば、機能回路４の
特性を間接的に類推することが可能となる。
ｆ ＲＯ 即ち、用意できる試験装置で測定可能な周波数ｆＲＯを
得るべくゲート回路の段数Ｎを定めれば、機能回路４の
特性を間接的に類推することが可能となる。
この従来の半導体集積回路１においては、ＮＯＲ回路２
−１〜２−７で構成されるリングオシレータの発振周波
数ｆＲｏは、試験装置が測定可能な値に設定されるため
、実動作周波数よりもがなり低いのが一般的である。従
ってバーンインテスト（一定の環境温度の下で、電源電
圧をかけた状態で一定期間放置しておく加速試験）を実
動作周波数入力で行なうダイナミックバーンインテスト
の信号源としてこのリングオシレータの出力を利用する
ことは出来ない。
−１〜２−７で構成されるリングオシレータの発振周波
数ｆＲｏは、試験装置が測定可能な値に設定されるため
、実動作周波数よりもがなり低いのが一般的である。従
ってバーンインテスト（一定の環境温度の下で、電源電
圧をかけた状態で一定期間放置しておく加速試験）を実
動作周波数入力で行なうダイナミックバーンインテスト
の信号源としてこのリングオシレータの出力を利用する
ことは出来ない。
従って、第５図の接続図に示す従来例の半導体集積回路
１のダイナミックバーンインテストにおいては、外部か
ら発振器５の出力を機能回路４の入力パッド３−５に接
続して行なう必要があり、試験方法が複雑となる欠点が
あった。
１のダイナミックバーンインテストにおいては、外部か
ら発振器５の出力を機能回路４の入力パッド３−５に接
続して行なう必要があり、試験方法が複雑となる欠点が
あった。
本発明の目的は、Ｐ／Ｗ試験およびダイナミックバーン
インテストが簡易な半導体集積回路を提供することにあ
る。
インテストが簡易な半導体集積回路を提供することにあ
る。
本発明の半導体集積回路は、複数個のＮＯＲ回路が縦続
接続されたＮＯＲ回路列と、前記ＮＯＲ回路列の第１番
目のＮＯＲ回路の入力および最終番目のＮＯＲ回路の出
力および中間のＮＯＲ回路の出力に設けられた信号入出
力用のパッドとがチップの一部に配置されている。
接続されたＮＯＲ回路列と、前記ＮＯＲ回路列の第１番
目のＮＯＲ回路の入力および最終番目のＮＯＲ回路の出
力および中間のＮＯＲ回路の出力に設けられた信号入出
力用のパッドとがチップの一部に配置されている。
次に本発明について図面を参照して説明する。
第１図は本発明による半導体集積回路の一実施例の回路
構成図である。同図において機能回路４は本来の目的の
動作をする回路部であり、パッド３−５はその入力端子
である。複数個のＮＯＲ回路２−１〜２−７が縦続に接
続されており、第１番目のＮＯＲ回路２−１の入力にパ
ッド３−１゜最終番目のＮＯＲ回路２−７の出力にパッ
ド３−４、縦続接続の中間にあるＮＯＲ回路２−３の出
力にパッド３−３が配置されている。パッド３−１とパ
ッド３−４あるいはパッド３−１とパッド３−３を接続
することによりＮＯＲ回路が連環接続されたリングオシ
レータが形成され、目的に応じて２種類の異なった発振
周波数の信号をＮＯＲ回路２−７の出力に接続された出
力パッド３−２から得ることが可能である。但し、連環
接続されるＮＯＲ回路の段数は、外部に接続されても良
いＮＯＲ回路を含めて奇数である必要がある。
構成図である。同図において機能回路４は本来の目的の
動作をする回路部であり、パッド３−５はその入力端子
である。複数個のＮＯＲ回路２−１〜２−７が縦続に接
続されており、第１番目のＮＯＲ回路２−１の入力にパ
ッド３−１゜最終番目のＮＯＲ回路２−７の出力にパッ
ド３−４、縦続接続の中間にあるＮＯＲ回路２−３の出
力にパッド３−３が配置されている。パッド３−１とパ
ッド３−４あるいはパッド３−１とパッド３−３を接続
することによりＮＯＲ回路が連環接続されたリングオシ
レータが形成され、目的に応じて２種類の異なった発振
周波数の信号をＮＯＲ回路２−７の出力に接続された出
力パッド３−２から得ることが可能である。但し、連環
接続されるＮＯＲ回路の段数は、外部に接続されても良
いＮＯＲ回路を含めて奇数である必要がある。
第２図は、本発明の実施例のＰ／Ｗ試験を行なうための
接続図である。即ちＰ／Ｗ試験時には、半導体集積回路
１のパッド３−１とパッド３−４を接続し、試験装置で
測定可能な周波数の信号を出力パッド３−２より出力さ
れて試験する。外部接続線６はプローブカード（Ｐ／Ｗ
用の測定治具）により構成する。
接続図である。即ちＰ／Ｗ試験時には、半導体集積回路
１のパッド３−１とパッド３−４を接続し、試験装置で
測定可能な周波数の信号を出力パッド３−２より出力さ
れて試験する。外部接続線６はプローブカード（Ｐ／Ｗ
用の測定治具）により構成する。
第３図は、本発明の実施例のダイナミックバーンインテ
ストを行なうための接続図である。即ち半導体集積回路
１の第１番目から第３番目までのＮＯＲ回路２〜１〜２
−３を、パッド３〜１とパッド３−３を外部接続１１１
６−１によって接続することにより、実動周波数に近い
周波数で発振するリングオシレータを構成する。リング
オシレータの出力信号は、パッド３−２より取り出され
、この信号は外部接続線６〜２により機能回路４の入力
パッド３−５に入力される。そして、このリングオシレ
ータの出力信号により機能回路４を動作させて、ダイナ
ミックバーンインテストを行なうことができる。
ストを行なうための接続図である。即ち半導体集積回路
１の第１番目から第３番目までのＮＯＲ回路２〜１〜２
−３を、パッド３〜１とパッド３−３を外部接続１１１
６−１によって接続することにより、実動周波数に近い
周波数で発振するリングオシレータを構成する。リング
オシレータの出力信号は、パッド３−２より取り出され
、この信号は外部接続線６〜２により機能回路４の入力
パッド３−５に入力される。そして、このリングオシレ
ータの出力信号により機能回路４を動作させて、ダイナ
ミックバーンインテストを行なうことができる。
なおバーンインテストは通常半導体集積回路１をパッケ
ージ入れて行なうため、外部接続線６−１．６−２はパ
ッケージのパッケージリードと外部に接続されるプリン
ト板の配線パターン等で構成される。
ージ入れて行なうため、外部接続線６−１．６−２はパ
ッケージのパッケージリードと外部に接続されるプリン
ト板の配線パターン等で構成される。
以上説明したように本発明は、半導体集積回路の一部に
設けられたＮＯＲ回路列の第１段目の入力、最終段目の
出力および中間ＮＯＲ回路の出力にパッドを設け、パッ
ド間の接続組合せを変えることにより、発振周波数の異
なるリングオシレータを得ることができる。この結果、
外部発振器なしに、Ｐ／Ｗ試験、ダイナミックバーンイ
ンテストの両方が可能となり′、試験を簡易に行なうこ
とができるという効果を有する。
設けられたＮＯＲ回路列の第１段目の入力、最終段目の
出力および中間ＮＯＲ回路の出力にパッドを設け、パッ
ド間の接続組合せを変えることにより、発振周波数の異
なるリングオシレータを得ることができる。この結果、
外部発振器なしに、Ｐ／Ｗ試験、ダイナミックバーンイ
ンテストの両方が可能となり′、試験を簡易に行なうこ
とができるという効果を有する。
第１図は本発明による半導体集積回路の一実施例の回路
構成図、第２図は本実施例による半導体集積回路のＰ／
Ｗ試験時の接続図、第３図は本実施例による半導体集積
回路のダイナミックバーンインテスト時の接続図、第４
図は従来の半導体集積回路の回路構成図、第５図は従来
の半導体集積回路のダイナミックバーンインテスト時の
接続図である。 １・・・半導体集積回路、２ （２−１〜２−７）・・
・ＮＯＲ回路、３ 、３−１〜３−５−・・パッド、４
・・・機能回路、５・・・発振器、６．６−１．６−２
・・・外部接続線。
構成図、第２図は本実施例による半導体集積回路のＰ／
Ｗ試験時の接続図、第３図は本実施例による半導体集積
回路のダイナミックバーンインテスト時の接続図、第４
図は従来の半導体集積回路の回路構成図、第５図は従来
の半導体集積回路のダイナミックバーンインテスト時の
接続図である。 １・・・半導体集積回路、２ （２−１〜２−７）・・
・ＮＯＲ回路、３ 、３−１〜３−５−・・パッド、４
・・・機能回路、５・・・発振器、６．６−１．６−２
・・・外部接続線。
Claims (1)
- 【特許請求の範囲】 １、複数個のＮＯＲ回路が縦続接続されたＮＯＲ回路列
と、前記ＮＯＲ回路列の第１番目のＮＯＲ回路の入力お
よび最終番目のＮＯＲ回路の出力および中間のＮＯＲ回
路の出力に設けられた信号入出力用のパッドとがチップ
の一部に配置されていることを特徴とする半導体集積回
路。 ２、前記ＮＯＲ回路は奇数個設けられていることを特徴
とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284823A JPH04160377A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284823A JPH04160377A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160377A true JPH04160377A (ja) | 1992-06-03 |
Family
ID=17683472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284823A Pending JPH04160377A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160377A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105153A (en) * | 1995-09-28 | 2000-08-15 | Nec Corporation | Semiconductor integrated circuit and its evaluating method |
| US6869808B2 (en) | 2001-08-01 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Method for evaluating property of integrated circuitry |
| JP2012023382A (ja) * | 2000-05-15 | 2012-02-02 | Scanimetrics Inc | 集積回路およびウェーハを試験する無線周波数技術構造および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415671A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Dynamic burn-in circuit |
| JPH01187968A (ja) * | 1988-01-22 | 1989-07-27 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-10-23 JP JP2284823A patent/JPH04160377A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415671A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Dynamic burn-in circuit |
| JPH01187968A (ja) * | 1988-01-22 | 1989-07-27 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105153A (en) * | 1995-09-28 | 2000-08-15 | Nec Corporation | Semiconductor integrated circuit and its evaluating method |
| JP2012023382A (ja) * | 2000-05-15 | 2012-02-02 | Scanimetrics Inc | 集積回路およびウェーハを試験する無線周波数技術構造および方法 |
| US6869808B2 (en) | 2001-08-01 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Method for evaluating property of integrated circuitry |
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