JPH01187968A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01187968A JPH01187968A JP63013006A JP1300688A JPH01187968A JP H01187968 A JPH01187968 A JP H01187968A JP 63013006 A JP63013006 A JP 63013006A JP 1300688 A JP1300688 A JP 1300688A JP H01187968 A JPH01187968 A JP H01187968A
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- JP
- Japan
- Prior art keywords
- output
- frequency
- ring oscillator
- delay time
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000005259 measurement Methods 0.000 abstract description 2
- YDLQKLWVKKFPII-UHFFFAOYSA-N timiperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCC(N2C(NC3=CC=CC=C32)=S)CC1 YDLQKLWVKKFPII-UHFFFAOYSA-N 0.000 abstract 1
- 229950000809 timiperone Drugs 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、リングオシレー
タを備え、論理ゲートの遅延時間を測定することができ
るように構成される半導体集積回路に関する。
タを備え、論理ゲートの遅延時間を測定することができ
るように構成される半導体集積回路に関する。
従来、この種の半導体集積回路においては、前記半導体
集積回路の内部に所定のリングオシレータが備えられて
おり、前記リングオシレータの発振周波数を測定するこ
とにより、論理ゲートにおける遅延時間を測定している
のが一般である。その−例としては、実用新案公告昭５
９−３６９１４があげられる。
集積回路の内部に所定のリングオシレータが備えられて
おり、前記リングオシレータの発振周波数を測定するこ
とにより、論理ゲートにおける遅延時間を測定している
のが一般である。その−例としては、実用新案公告昭５
９−３６９１４があげられる。
上述した従来の半導体集積回路においては、第一に、論
理ゲートの遅延時間の測定を行うためには、内蔵されて
いるリングオシレータの発振周波数を測定する必要があ
る。しかしながら、通常、半導体集積回路の測定用とし
て用いられるＬＳＩテスタでは、前記発振周波数の測定
を行うことは困難である。従って、論理ゲートの遅延時
間を測定するために、前記リングオシレータの発振周波
数を測定するなめには、前記ＬＳＩテスタとは別に、周
波数カウンタ等の周波数計測機器を備えて測定を行わな
ければならないという欠点がある。
理ゲートの遅延時間の測定を行うためには、内蔵されて
いるリングオシレータの発振周波数を測定する必要があ
る。しかしながら、通常、半導体集積回路の測定用とし
て用いられるＬＳＩテスタでは、前記発振周波数の測定
を行うことは困難である。従って、論理ゲートの遅延時
間を測定するために、前記リングオシレータの発振周波
数を測定するなめには、前記ＬＳＩテスタとは別に、周
波数カウンタ等の周波数計測機器を備えて測定を行わな
ければならないという欠点がある。
また、第二に、半導体集積回路のプロセスの進歩にとも
ない、論理ゲート−段当りの遅延時間が短縮化され、こ
の短縮化にともないリングオシレータの発振周波数が高
くなり、より高い周波数の高周波信号の測定が可能な周
波数測定器が必要になるという欠点がある。
ない、論理ゲート−段当りの遅延時間が短縮化され、こ
の短縮化にともないリングオシレータの発振周波数が高
くなり、より高い周波数の高周波信号の測定が可能な周
波数測定器が必要になるという欠点がある。
本発明の半導体集積回路は、少くとも一つの入力側端子
が当該半導体集積回路の入力端子に接続され、所定の論
理ゲートを備えて形成されるリングオシレータと、前記
リングオシレータの出力を分周し、前記当該半導体集積
回路の出力端子より所定の分周出力を出力するように形
成される分周器と、を備えて構成される。
が当該半導体集積回路の入力端子に接続され、所定の論
理ゲートを備えて形成されるリングオシレータと、前記
リングオシレータの出力を分周し、前記当該半導体集積
回路の出力端子より所定の分周出力を出力するように形
成される分周器と、を備えて構成される。
次に、本発明について図面を参照して説明する。 。
第１図は本発明の第１の実施例のブロック図である。第
１図ば示されるように、本実施例は、ＮＡＮＤ回路１−
１〜１−ｎ（ｎは正の奇数）と、入力端子２と、出力端
子３と、分周器４と、を備えて構成される。
１図ば示されるように、本実施例は、ＮＡＮＤ回路１−
１〜１−ｎ（ｎは正の奇数）と、入力端子２と、出力端
子３と、分周器４と、を備えて構成される。
第１図において、ｎ（奇数）個のＮＡＮＤ回路１−１〜
１−ｎはリングオシレータを形成しており、入力端子２
から“’ Ｌ ＯＷ ”レベルの信号が入力される場合
には、ＮＡＮＤ回路１−１の出力は常に°“ＨＩＧＨ”
レベルとなって固定され、前記リングオシレータは発振
しない。入力゛端子２から“ＨＩＧＨ”レベルの信号が
入力されると、奇数（ｎ）個のＮＡＮＤ回路１−１〜１
−ｎをループ状に接続して形成される前記リングオシレ
ータは、周期２ｎｔ、）秒で発振を開始する。
１−ｎはリングオシレータを形成しており、入力端子２
から“’ Ｌ ＯＷ ”レベルの信号が入力される場合
には、ＮＡＮＤ回路１−１の出力は常に°“ＨＩＧＨ”
レベルとなって固定され、前記リングオシレータは発振
しない。入力゛端子２から“ＨＩＧＨ”レベルの信号が
入力されると、奇数（ｎ）個のＮＡＮＤ回路１−１〜１
−ｎをループ状に接続して形成される前記リングオシレ
ータは、周期２ｎｔ、）秒で発振を開始する。
ここでｔ。はＮＡＮＤ回路一般当りのゲート遅延時間で
ある。前記リングオシレータの発振出力は分、周器４に
入力されるが、分周器４における分周比を１／２″′
（ｍは正整数）とすると、２ ｎ ｔ（、Ｘ２＋１−１
秒後において、分周器４の出力レベルが反転する。従っ
て、入力端子２に”Ｌ ＯＷ ”レベルからＨＩ Ｇ
Ｈ”レベルの信号を加えてから、分周器４の出力が反転
するまでの遅延時間ＴをＬＳＩテスタにより測定するこ
とにより、ＮＡＮＤ回路１−１〜１−ｎの一段当りの遅
延時間ｔ。は、ｔｏ＝ （Ｔ／２− ） ・ｎにより求
められる。
ある。前記リングオシレータの発振出力は分、周器４に
入力されるが、分周器４における分周比を１／２″′
（ｍは正整数）とすると、２ ｎ ｔ（、Ｘ２＋１−１
秒後において、分周器４の出力レベルが反転する。従っ
て、入力端子２に”Ｌ ＯＷ ”レベルからＨＩ Ｇ
Ｈ”レベルの信号を加えてから、分周器４の出力が反転
するまでの遅延時間ＴをＬＳＩテスタにより測定するこ
とにより、ＮＡＮＤ回路１−１〜１−ｎの一段当りの遅
延時間ｔ。は、ｔｏ＝ （Ｔ／２− ） ・ｎにより求
められる。
例えば、Ｎ Ａ Ｎ Ｄ ＵｇＪｆｉ’！−段当りの遅
延時間ｔ。を２００ ＰＳ （ピコ秒）、分周器４の分
周比を１／２１０＝１／１０２４、リングオシレータの
ＮＡＮＤ回路の数ｎを１１個とすると、入力端子２と出
力端子３との間の遅延時間Ｔは、Ｔ＝１０２４Ｘ １１
Ｘ ｔｏ＝２．２５μＳ（マイクロ秒）となり、ＬＳ
Ｉテスタにより、Ｔの値は十分に精度高く測定すること
が可能である。従って、遅延時間Ｔの測定値に対して、
前記１ｏの計算式を用いて、ゲート遅延時間を容易に測
定することができる。
延時間ｔ。を２００ ＰＳ （ピコ秒）、分周器４の分
周比を１／２１０＝１／１０２４、リングオシレータの
ＮＡＮＤ回路の数ｎを１１個とすると、入力端子２と出
力端子３との間の遅延時間Ｔは、Ｔ＝１０２４Ｘ １１
Ｘ ｔｏ＝２．２５μＳ（マイクロ秒）となり、ＬＳ
Ｉテスタにより、Ｔの値は十分に精度高く測定すること
が可能である。従って、遅延時間Ｔの測定値に対して、
前記１ｏの計算式を用いて、ゲート遅延時間を容易に測
定することができる。
第２図は本発明の第２の実施例のブロック図である。第
２図に示されるように、本実施例は、ＮＡＮＤ回路１−
１〜１−ｎ（ｎは正の奇数）と、入力端子２および１１
と、出力端子３と、分周器４と、ＮＡＮＤ回路５〜９と
、インバータ１０と、入力信号端子１１と、を備えて構
成される。
２図に示されるように、本実施例は、ＮＡＮＤ回路１−
１〜１−ｎ（ｎは正の奇数）と、入力端子２および１１
と、出力端子３と、分周器４と、ＮＡＮＤ回路５〜９と
、インバータ１０と、入力信号端子１１と、を備えて構
成される。
第２図において、入力端子１１がら“ＨＩＧＨ”レベル
の信号が入力される場合には、ＮＡＮＤ回路８の出力ぼ
常に゛ＨＩＧＨ″°レベルに固定され、ｎの値が奇数で
あるために、リングオシレータは２ｔ（、ｘ（ｎ＋４）
の周期で発振する。入力端子１１から“’ Ｌ ＯＷ
”レベルの信号が入力される場合には、ＮＡＮＤ回路７
の出力は常に′“ＨＩＧＨ”レベルに固定され、リング
オシレータは２ｔ（、Ｘ（ｎ＋２）の周期で発振する。
の信号が入力される場合には、ＮＡＮＤ回路８の出力ぼ
常に゛ＨＩＧＨ″°レベルに固定され、ｎの値が奇数で
あるために、リングオシレータは２ｔ（、ｘ（ｎ＋４）
の周期で発振する。入力端子１１から“’ Ｌ ＯＷ
”レベルの信号が入力される場合には、ＮＡＮＤ回路７
の出力は常に′“ＨＩＧＨ”レベルに固定され、リング
オシレータは２ｔ（、Ｘ（ｎ＋２）の周期で発振する。
従って、分周器４の分周比を１／２″′とすると、入力
端子１１がら“’ＨＩＧＨ”レベルの信号が入力される
場合には、半導体集積回路の入力端子２と出力端子３と
の間の遅延時間Ｔ）Ｉは、Ｔ。
端子１１がら“’ＨＩＧＨ”レベルの信号が入力される
場合には、半導体集積回路の入力端子２と出力端子３と
の間の遅延時間Ｔ）Ｉは、Ｔ。
＝ｔｏ×（ｎ＋４）×２″′秒となり、” Ｌ ＯＷ
”レベルの信号が入力される場合には、入力端子２と出
力端子３との間の遅延時間ＴＬは、ＴＩ、＝ｔｏＸ（ｎ
＋２）Ｘ２’″秒となる。従って、入力端子１１におけ
る信号レベルが” ＨＩ Ｇ Ｈ”レベルの時と゛ＬＯ
Ｗ’″レベルの時との遅延時間差ΔＴは、ΔＴ＝Ｔ、−
ＴＬ 〜２−” ｘｔｏとなる。この遅延時間差ΔＴを
ＬＳＩテスタにより測定することにより、前記Δτ式よ
り、ｊｏ＝ΔＴ／２”秒としてゲート遅延時間ｔｏが測
定される。この実施例においては、分周器４における遅
延時間が無視できない場合においても、その影響を受け
ることなくｔｏを測定することができるという利点があ
る。
”レベルの信号が入力される場合には、入力端子２と出
力端子３との間の遅延時間ＴＬは、ＴＩ、＝ｔｏＸ（ｎ
＋２）Ｘ２’″秒となる。従って、入力端子１１におけ
る信号レベルが” ＨＩ Ｇ Ｈ”レベルの時と゛ＬＯ
Ｗ’″レベルの時との遅延時間差ΔＴは、ΔＴ＝Ｔ、−
ＴＬ 〜２−” ｘｔｏとなる。この遅延時間差ΔＴを
ＬＳＩテスタにより測定することにより、前記Δτ式よ
り、ｊｏ＝ΔＴ／２”秒としてゲート遅延時間ｔｏが測
定される。この実施例においては、分周器４における遅
延時間が無視できない場合においても、その影響を受け
ることなくｔｏを測定することができるという利点があ
る。
以上説明したように、本発明は、リングオシレータおよ
び分周器を用い、論理ゲート−段当りの遅延時間を整数
倍して計測することにより、ＬＳＩテスタのみによる測
定によって、極めて短縮化された一段当りのゲート遅延
時間をも極めて容易に計測することができるという効果
がある。
び分周器を用い、論理ゲート−段当りの遅延時間を整数
倍して計測することにより、ＬＳＩテスタのみによる測
定によって、極めて短縮化された一段当りのゲート遅延
時間をも極めて容易に計測することができるという効果
がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図である。 図において、１．−１〜１−ｎ、５〜９ ・Ｎ Ａ Ｎ
０回路、２．１１・・・入力端子、３・・・出力端子、
４・・・分周器、１０・・・インバータ。
２の実施例のブロック図である。 図において、１．−１〜１−ｎ、５〜９ ・Ｎ Ａ Ｎ
０回路、２．１１・・・入力端子、３・・・出力端子、
４・・・分周器、１０・・・インバータ。
Claims (1)
- 少くとも一つの入力側端子が当該半導体集積回路の入
力端子に接続され、所定の論理ゲートを備えて形成され
るリングオシレータと、前記リングオシレータの出力を
分周し、前記当該半導体集積回路の出力端子より所定の
分周出力を出力するように形成される分周器と、を備え
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013006A JPH01187968A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013006A JPH01187968A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187968A true JPH01187968A (ja) | 1989-07-27 |
Family
ID=11821091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013006A Pending JPH01187968A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04160377A (ja) * | 1990-10-23 | 1992-06-03 | Nec Corp | 半導体集積回路 |
| JP2007163377A (ja) * | 2005-12-15 | 2007-06-28 | Fujitsu Ltd | 半導体回路の試験方法および試験装置および半導体装置 |
-
1988
- 1988-01-22 JP JP63013006A patent/JPH01187968A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04160377A (ja) * | 1990-10-23 | 1992-06-03 | Nec Corp | 半導体集積回路 |
| JP2007163377A (ja) * | 2005-12-15 | 2007-06-28 | Fujitsu Ltd | 半導体回路の試験方法および試験装置および半導体装置 |
| JP4746975B2 (ja) * | 2005-12-15 | 2011-08-10 | 富士通セミコンダクター株式会社 | 半導体回路の試験方法 |
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