JP2003075479A - クロック源、時間測定装置、試験装置、発振器 - Google Patents

Abstract

(57)【要約】 【課題】 信号が有するエッジ間の微小な時間間隔を、
精度良く測定できる時間測定装置を提供する。 【解決手段】 所定の周期を有する基準入力信号基準入
力信号を生成する基準入力信号生成部102と、基準入力
信号に基づいて、トリガパルスを生成するトリガパルス
生成部104と、トリガパルスをトリガとして発振を開始
し、クロック信号を生成するクロック生成部108とを含
み、クロック生成部108は、トリガパルスを受け取った
場合に当該発振を停止し、新たな発振を開始して、新た
にクロック信号を生成するクロック源204を有する時間
測定部308を備えることを特徴とする試験装置300。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック源、時間
測定装置、試験装置、発振器に関する。特に本発明は、
信号が有するエッジ間の微小な時間間隔を、精度良く測
定できる時間測定装置に関する。

【０００２】

【従来の技術】従来、矩形波が有する周期を測定する時
間測定装置として、例えば特開昭６３−１９１９７０号
公報に開示されている、入力信号の周期値を電圧値に変
換して出力する装置があった。当該装置は、入力信号の
周期値を電圧値に変換して出力する。

【０００３】近年、半導体デバイスの動作速度は飛躍的
に上がっている。例えば、半導体記憶素子においては、
ラムバス（登録商標）ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の動作周波数
は４００ＭＨｚを越える。ラムバスＤＲＡＭが出力する
クロックの周期は２．５ナノ秒以下であり、また、測定
において少なくとも１０ピコ秒の精度が要求される。

【０００４】特開昭６３−１９１９７０号公報に記載さ
れた装置は、入力信号の検出時点からクロック信号のク
ロックエッジまでの時間を電圧信号に変換する手段を用
いて、入力信号の周期値を電圧値に変換している。現
在、クロック信号を生成するクロック源としては、水晶
発振器が広く用いられている。

【０００５】

【発明が解決しようとする課題】しかし、水晶発振器の
生成するクロック信号は、信号の時間的ふらつきである
ジッタが５〜１０ピコ秒に達し、１０ピコ秒以下の精度
の時間測定に用いるクロック信号として適さない。ま
た、将来、ジッタの小さな水晶発振器が実現できたとし
ても、その価格は高価となることが予想される。

【０００６】一方、水晶発振器以外の発振器が生成する
信号は、一般に、長期安定性が悪くクロック信号として
適さない。そのため、従来の時間測定装置においては、
長期安定性と十分な精度とを有するクロック信号が得ら
れないため、測定の精度が制限されるという問題が生じ
ていた。

【０００７】本発明は、上記の課題を解決することので
きるクロック源、時間測定装置、試験装置、発振器を提
供することを目的とする。この目的は特許請求の範囲に
おける独立項に記載の特徴の組み合わせにより達成され
る。また従属項は本発明の更なる有利な具体例を規定す
る。

【課題を解決するための手段】

【０００８】即ち、本発明の第１の形態によると、基準
入力信号を生成する基準入力信号生成部と、基準入力信
号に基づいて、トリガパルスを生成するトリガパルス生
成部と、トリガパルスをトリガとして発振を開始し、ク
ロック信号を生成するクロック生成部とを備え、クロッ
ク生成部は、トリガパルスを受け取った場合に前記発振
を停止し、新たな発振を開始して、新たにクロック信号
を生成することを特徴とするクロック源を提供する。

【０００９】本発明の第１の形態において、クロック源
は、トリガパルスの論理値の変化点から所定の時間を計
測し、前記所定の時間を示す計時信号を出力する計時部
を更に備え、トリガパルス生成部は、計時信号と基準入
力信号とに基づいてトリガパルスを生成してよい。

【００１０】また、トリガパルス生成部は、計時信号の
論理値の変化に基づいてトリガパルスの前縁を出力し、
基準入力信号の論理値の変化に基づいてトリガパルスの
後縁を出力してよい。

【００１１】また、クロック生成部は、トリガパルスの
前縁に基づいて発振を停止し、トリガパルスの後縁に基
づいて発振を開始してよい。

【００１２】また、トリガパルス生成部は、基準入力信
号と、計時信号との排他的論理和をトリガパルスとして
出力し、計時部は、所定の時間を計測する度に計時信号
の論理値を変化させてよい。

【００１３】本発明の第１の形態において、基準入力信
号生成部は、所定の周期を有する基本クロック信号を生
成する基本クロック生成部と、基本クロック信号を受け
取り、基本クロック信号を分周した分周信号を出力する
分周器とを有し、基準入力信号生成部は、基準入力信号
として、前記分周信号を出力してよい。

【００１４】本発明の第１の形態において、クロック生
成部は、基本クロック信号が有するジッタより小さなジ
ッタを有するクロック信号を生成するのが好ましい。

【００１５】また、クロック源は、クロック源を起動さ
せる起動信号を出力する起動信号生成部を更に備え、基
本クロック生成部は、所定の周期を有する信号を基本ク
ロック信号として出力する水晶発振器を含み、分周器
は、起動信号を受け取り、起動信号が所定の論理値をと
る場合に、分周信号を出力してよい。

【００１６】本発明の第１の形態において、計時部は、
所定の時間の計測の基準となる計数基準信号としてクロ
ック信号を受け取り、トリガパルスの論理値の変化点よ
り、計数基準信号のパルス数を計数し、計数したパルス
数が所定の値を超えた場合に、前記所定の時間の計測終
了を示す計数通知信号を出力する計数器を有し、計時部
は、計数通知信号に基づいて計時信号を出力してよい。

【００１７】また、計時部は、所定の時間の計測の基準
となる計数基準信号として基準入力信号を受け取り、ト
リガパルスの論理値の変化点より、計数基準信号のパル
ス数を計数し、計数したパルス数が所定の値を超えた場
合に、前記所定の時間の計測終了を示す計数通知信号を
出力する計数器を有し、計時部は、計数通知信号に基づ
いて計時信号を出力してもよい。

【００１８】また、クロック源は、トリガパルスの論理
値の変化点から所定の時間を計測し、前記所定の時間を
示す計時信号を出力する計時部を更に備え、トリガパル
ス生成部は、計時信号と基準入力信号とに基づいてトリ
ガパルスを生成し、計時部は、前記所定の時間の計測の
基準となる計数基準信号として基本クロック信号を受け
取り、トリガパルスの前記論理値の変化点より、計数基
準信号のパルス数を計数し、計数したパルス数が所定の
値を超えた場合に、前記所定の時間の計測終了を示す計
数通知信号を出力する計数器を有し、計時部は、計数通
知信号に基づいて計時信号を出力してもよい。

【００１９】また、クロック源は、クロック源を起動さ
せる起動信号を出力する起動信号生成部を更に備え、計
時部は、論理値１を受け取る入力端子Jおよび入力端子K
と、計数通知信号を受け取るクロック入力端子と、起動
信号を受け取るリセット入力端子とを含み、計時信号を
出力する第3のJKフリップフロップを有し、計数器は、
計数基準信号と、トリガパルスとを受け取り、トリガパ
ルスが所定の論理値をとり、計数基準信号のパルス数が
所定の値を超えた場合、計数通知信号として所定の論理
値を出力してよい。

【００２０】本発明の第１の形態において、クロック生
成部は、クロック信号を所定の時間遅延させた遅延信号
を出力する遅延素子と、トリガパルスと、遅延信号とを
受け取り、トリガパルスと遅延信号との論理演算結果を
クロック信号として出力する第1の論理回路とを有して
もよい。

【００２１】また、クロック生成部は、クロック信号を
所定の時間遅延させた遅延信号を出力する遅延素子と、
トリガパルスと、遅延信号とを受け取り、トリガパルス
が所定の論理値をとる場合に、遅延信号に基づいた帰還
信号を出力する第2の論理回路と、トリガパルスと、帰
還信号とを受け取り、トリガパルスと、帰還信号との論
理演算結果をクロック信号として出力する第1の論理回
路とを有するのが好ましい。

【００２２】また、第2の論理回路は、トリガパルスが
所定の論理値に変化した後、遅延素子の遅延時間である
所定の時間の間、帰還信号として所定の論理値を出力
し、前記所定の時間経過後、帰還信号として遅延信号を
出力してよい。

【００２３】また、第1の論理回路はNOR演算を行う論理
回路であり、第2の論理回路は、論理値１を受け取る入
力端子Jおよび入力端子Kと、遅延信号の正転信号を受け
取るクロック入力端子と、トリガパルスを受け取るリセ
ット入力端子とを含む第1のJKフリップフロップと、第1
のJKフリップフロップの出力信号を受け取る入力端子J
と、第1のJKフリップフロップの反転出力信号を受け取
る入力端子Kと、遅延信号の反転信号を受け取るクロッ
ク入力端子と、トリガパルスを受け取るリセット入力端
子とを含む第2のJKフリップフロップと、第1のフリップ
フロップの出力信号と、第２のフリップフロップの出力
信号との排他的論理和を帰還信号として出力する第3の
論理回路とを有してよい。

【００２４】本発明の第２の形態においては、入力信号
が有する2以上のエッジ変化を検出し、前記2以上のエッ
ジのそれぞれに基づいて変化する2以上の検出信号を並
列に出力する入力信号検出部と、クロック信号を生成す
るクロック源と、検出信号が変化するタイミングと、ク
ロック信号のクロックエッジとの位相差を、それぞれア
ナログ電圧値に変換する変換部と、前記2以上の検出信
号のうち、少なくとも２つの前記検出信号のそれぞれが
変化するタイミングから、前記少なくとも2つの検出信
号がそれぞれ対応する位相差分遅れたクロックエッジの
間に含まれるクロックエッジの数を計数する計数部と、
前記アナログ電圧値と、前記クロックエッジの数とに基
づいて、前記2以上のエッジ間に含まれるエッジ間の時
間間隔を演算する演算部とを備え、クロック源は、所定
の周期を有する基準入力信号を生成する基準入力信号生
成部と、基準入力信号に基づいて、トリガパルスを生成
するトリガパルス生成部と、トリガパルスをトリガとし
て発振を開始し、クロック信号を生成するクロック生成
部とを有し、クロック生成部は、トリガパルスを受け取
った場合に前記発振を停止し、新たな発振を開始して、
新たにクロック信号を生成することを特徴とする時間測
定装置を提供する。

【００２５】本発明の第３の形態においては、電子デバ
イスに入力されるべき入力パターン信号を生成するパタ
ーン発生部と、電子デバイスが電気的に接触され、パタ
ーン発生部が生成した入力パターン信号を電子デバイス
に供給し、入力パターン信号に基づいて電子デバイスが
出力する出力パターン信号を受け取る信号入出力部と、
電子デバイスが出力する出力パターン信号と所定の周期
を有するクロック信号の位相差に基づいて時間を測定す
る時間測定部と、時間測定部の測定結果に基づいて、電
子デバイスの良否を判定する判定部とを備え、時間測定
部は、出力パターン信号を入力信号として受け取り、入
力信号が有する2以上のエッジ変化を検出し、前記2以上
のエッジのそれぞれに基づいて変化する2以上の検出信
号を並列に出力する入力信号検出部と、クロック信号を
生成するクロック源と、検出信号が変化するタイミング
と、クロック信号のクロックエッジとの位相差を、それ
ぞれアナログ電圧値に変換する変換部と、2以上の検出
信号のうち、少なくとも２つの前記検出信号のそれぞれ
が変化するタイミングから、前記少なくとも2つの検出
信号がそれぞれ対応する位相差分遅れたクロックエッジ
の間に含まれるクロックエッジの数を計数する計数部
と、前記アナログ電圧値と、前記クロックエッジの数と
に基づいて、前記2以上のエッジ間に含まれるエッジ間
の時間間隔を演算する演算部とを有し、クロック源は、
所定の周期を有する基準入力信号を生成する基準入力信
号生成部と、基準入力信号に基づいて、トリガパルスを
生成するトリガパルス生成部と、トリガパルスをトリガ
として発振を開始し、クロック信号を生成するクロック
生成部とを含み、クロック生成部は、トリガパルスを受
け取った場合に前記発振を停止し、新たな発振を開始し
て、新たにクロック信号を生成することを特徴とする試
験装置を提供する。

【００２６】本発明の第４の形態においては、クロック
信号を所定の時間遅延させた遅延信号を出力する遅延素
子と、発振の開始を制御する制御信号と遅延信号とを受
け取り、制御信号が所定の論理値をとる場合に、遅延信
号に基づいた帰還信号を出力する第2の論理回路と、制
御信号と帰還信号とを受け取り、制御信号と帰還信号と
の論理演算結果をクロック信号として出力する第1の論
理回路とを備えることを特徴とする発振器を提供する。

【００２７】また、第2の論理回路は、制御信号が所定
の論理値に変化した後、遅延素子の遅延時間である所定
の時間の間、帰還信号として所定の論理値を出力し、前
記所定の時間経過後、帰還信号として遅延信号を出力し
てよい。

【００２８】また、第1の論理回路はNOR演算を行う論理
回路であり、第2の論理回路は、論理値１を受け取る入
力端子Jおよび入力端子Kと、遅延信号の正転信号を受け
取るクロック入力端子と、制御信号を受け取るリセット
入力端子とを含む第1のJKフリップフロップと、第1のJK
フリップフロップの出力信号を受け取る入力端子Jと、
第1のJKフリップフロップの反転出力信号を受け取る入
力端子Kと、遅延信号の反転信号を受け取るクロック入
力端子と、制御信号を受け取るリセット入力端子とを含
む第2のJKフリップフロップと、第1のフリップフロップ
の出力信号と、第２のフリップフロップの出力信号との
排他的論理和を帰還信号出力する第3の論理回路とを有
してよい。

【００２９】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００３０】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００３１】図１は、本発明の一実施形態に係る試験装
置300を示す。試験装置300は、電子デバイスを試験する
試験装置であって、パターン発生部304と、信号入出力
部306とパターン発生部304と、時間測定部308と、判定
部310とを備える。

【００３２】パターン発生部304は、電子デバイス302に
入力されるべき入力パターン信号IPSを生成する。信号
入出力部306は、電子デバイス302が電気的に接触され、
パターン発生部304が生成した入力パターン信号IPSを電
子デバイス302に供給し、入力パターン信号IPS信号に基
づいて電子デバイス302が出力する出力パターン信号を
受け取る。信号入出力部306は、例えば、テストヘッド
に設けられる。時間測定部308は、電子デバイス302が出
力する出力パターン信号OPSと所定の周期を有するクロ
ック信号の位相差に基づいて時間を測定する。判定部31
0は、時間測定部308の測定結果に基づいて、電子デバイ
ス302の良否を判定する。

【００３３】次に、本実施形態における試験装置300の
動作について説明する。まず、パターン発生部304が、
電子デバイス302に入力されるべき入力パターン信号IPS
を電子デバイス302の入力特性に応じて生成し、信号入
出力部306に供給する。

【００３４】電子デバイス302は、信号入出力部306を介
して入力パターン信号IPSを受け取り、受け取った入力
パターン信号IPSに基づいて、出力パターン信号OPSを出
力する。例えば、電子デバイス302がメモリデバイスで
あれば、電子デバイス302は、入力パターン信号IPSに基
づいて、電子デバイス302に格納されたデータを出力パ
ターン信号OPSとして出力し、電子デバイス302が演算装
置であれば、電子デバイス302は、入力パターン信号IPS
に基づいて演算された演算結果を出力パターン信号OPS
として出力する。

【００３５】また、電子デバイスとは、電流又は電圧に
応じて所定の作用を行う部品をいい、例えば、ＩＣ（In
tegrated Circuit）やＬＳＩ（Large‐Scale Integrate
d circuit）のような能動素子から成る半導体部品を含
む。更に、これらの部品はウェハに設けられた状態であ
ってもよく、また、これら部品を結合して一つのパッケ
ージに収めた部品や、これら部品をプリント基板に装着
して所定の機能を実現したブレッドボード等の部品も含
む。

【００３６】時間測定部308は、出力パターン信号OPSを
入力信号として受け取り、当該入力信号のエッジ間の時
間間隔を測定する。判定部310は、時間測定部308の測定
結果RSLTを入力信号として受け取り、当該測定結果と当
該測定の期待値とを比較することで電子デバイス302の
良否を判定する。

【００３７】図2は、本実施形態における時間測定部308
の一例を示す。本実施形態において、時間測定部308
は、入力信号と所定の周期を有するクロック信号CLKの
位相差に基づいて時間を測定する時間測定装置であっ
て、入力信号検出部202と、クロック源204と、変換部20
6と、計数部208と、演算部210とを有する。

【００３８】入力信号検出部202は、出力パターン信号O
PSを当該入力信号として受け取り、出力パターン信号OP
Sが有する2以上のエッジ変化を検出し、当該2以上のエ
ッジのそれぞれに基づいて変化する2以上の検出信号PES
を並列に出力する。検出信号PESは複数の検出信号を含
んでよい。クロック源204は、所定の周期で動作するク
ロック信号CLKを生成する。

【００３９】クロック源204は、例えば、クロック源204
を起動させる起動信号CSSにより、クロック信号CLKの生
成を開始するタイミングを制御するのが好ましい。起動
信号CSSは、例えば、入力信号検出部202が生成してよ
い。

【００４０】変換部206は、検出信号PESを受け取り、検
出信号PESが変化するそれぞれのタイミングと、前記ク
ロック信号CLKのクロックエッジ（以下、単にクロック
エッジという）との位相差を、それぞれアナログ電圧値
に変換する。変換部206は、例えば、検出信号PESの変化
により当該変換を開始し、当該変化の直後のクロックエ
ッジにより当該変換を停止する積分器を含むのが好まし
い。

【００４１】計数部208は、検出信号PESに含まれる2以
上の検出信号のうち、少なくとも２つの検出信号のそれ
ぞれが変化するタイミングから、当該少なくとも2つの
検出信号がそれぞれ対応する位相差分遅れたクロックエ
ッジの間に含まれるクロックエッジの数を計数する。

【００４２】すなわち、計数部208は、検出信号PESに含
まれる少なくとも2つの検出信号に対し、当該少なくと
も2つの検出信号のそれぞれが変化するタイミングと、
当該少なくとも2つの検出信号のそれぞれが変化するタ
イミングの後所定個数目のクロックエッジとの間に含ま
れるクロックエッジの数を計数する。当該所定個数は、
例えば1個としてよい。

【００４３】このとき、検出信号PESのうち第1の検出信
号が第1の時刻に変化し、第2の検出信号が第2の時刻に
変化した場合、第1の時刻直後のクロックエッジを第3の
時刻、第2の時刻直後のクロックエッジを第4の時刻とす
れば、計数部208は、第1の時刻から第3の時刻までのク
ロックエッジの数、第1の時刻から第4の時刻までのクロ
ックエッジの数、第2の時刻から第3の時刻までのクロッ
クエッジの数、および第2の時刻から第4の時刻までのク
ロックエッジの数を計数する。

【００４４】演算部210は、変換部206が出力する当該ア
ナログ電圧値と、計数部208が出力する当該クロックエ
ッジの数とに基づいて、当該2以上のエッジ間に含まれ
るエッジ間の時間間隔を演算する。上記動作により、時
間測定部308は、出力パターン信号OPSが有するエッジ間
の時間間隔を測定する。

【００４５】図3は、本実施形態におけるクロック源204
の一例を示す。本実施形態において、クロック源204
は、所定の周期を有する基準入力信号RISに基づいて、
所定の周期を有するクロック信号CLKを生成するクロッ
ク源であって、基準入力信号生成部102と、トリガパル
ス生成部104と、クロック生成部108とを備える。

【００４６】基準入力信号生成部102は、基準入力信号R
ISを生成する。トリガパルス生成部104は、基準入力信
号RISに基づいて、トリガパルスTPSを生成する。クロッ
ク生成部108は、トリガパルスTPSをトリガとして発振を
開始し、クロック信号CLKを生成する。クロック生成部1
08は、トリガパルスTPSを受け取った場合に当該発振を
停止し、新たな発振を開始して、新たにクロック信号CL
Kを生成する。

【００４７】クロック源204は、トリガパルスTPSの論理
値の変化点から所定の時間を計測し、当該所定の時間を
示すトリガパルスTPSを出力する計時部を更に備える。
トリガパルス生成部104は、計時信号TMSと基準入力信号
RISとに基づいてトリガパルスTPSを生成する。

【００４８】トリガパルス生成部104は、計時信号の論
理値の変化に基づいてトリガパルスTPSの前縁を出力
し、基準入力信号RISの論理値の変化に基づいてトリガ
パルスTPSの後縁を出力する。クロック生成部108は、ト
リガパルスTPSの当該前縁に基づいて発振を停止し、ト
リガパルスTPSの当該後縁に基づいて発振を開始する。
トリガパルス生成部104は、計時部106が当該所定の時間
を計測する度にトリガパルスTPSを生成する。クロック
生成部108は、トリガパルスTPSが生成される度に新たな
発振を開始して、新たなクロック信号CLKを生成する。

【００４９】クロック源204は、クロック源204を起動さ
せる起動信号CSSを出力する起動信号生成部を更に備え
る。クロック源204は、例えば、入力信号検出部202が出
力する起動信号CSSを受け取っても良い。以下、クロッ
ク源204が備える、基準入力信号生成部102と、トリガパ
ルス生成部104と、計時部106と、クロック生成部108と
について説明する。

【００５０】基準入力信号生成部102は、基本クロック
生成部22と、分周器24とを有する。基本クロック生成部
22は、所定の周期を有する基本クロック信号BCLKを生成
する。本実施例において、基本クロック生成部22は、所
定の周期を有する信号を基本クロック信号BCLKとして出
力する水晶発信器32である。分周器24は、起動信号CSS
と、基本クロック信号BCLKとを受け取り、起動信号CSS
が所定の論理値をとる場合に、基本クロック信号BCLKを
分周した分周信号を、基準入力信号RISとして出力す
る。

【００５１】分周器24は、起動信号CSSの論理値が1の場
合、リセット状態になり、基準入力信号RISとして論理
値1を出力する。起動信号CSSの論理値が0の場合、分周
器24は、基本クロック信号BCLKのｎ倍（ｎは所定の正の
整数、すなわち1、2、3、・・・のいずれかである）の周期
を有する基準入力信号RISを出力する。分周器24は、基
本クロック信号BCLKの第(n×i+1)番目（iは0以上の整
数、すなわち0、1、2、・・・である）の立ち上がりエッジ
に応じて、基準入力信号RISの論理値を変更する。

【００５２】ここで、基本クロック信号BCLKの第1番目
の立ち上がりエッジは、起動信号CSSの論理値が1から0
に変化した後、最初の基本クロック信号BCLKの立ち上が
りエッジである。起動信号CSSの論理値が1から0に変化
した後、当該第1番目の立ち上がりエッジまでの間、分
周器24は基準入力信号RISとして論理値1を出力する。

【００５３】基準入力信号生成部102は、分周器24が出
力する基準入力信号RISと基本クロック信号BCLKとの周
期の比率ｎの変更により、所望の周期を有する基準入力
信号RISを生成することができる。また、水晶発信器32
が生成する基本クロック信号BCLKは長期的に安定な周期
を有しており、クロック源204は、長期的に安定な周期
を有する基本クロック信号BCLKを基準としてクロック信
号CLKを生成することができる。トリガパルス生成部104
は、基準入力信号RISと、計時信号とを受け取り、基準
入力信号RISと、計時信号との排他的論理和をトリガパ
ルスTPSとして出力する論理回路である。

【００５４】計時部106は、当該所定の時間を計測する
度に計時信号TMSの論理値を変化させる論理回路であ
る。計時部106は、当該所定の時間の計測の基準となる
計数基準信号としてクロック信号CLKを受け取り、トリ
ガパルスTPSの当該値の変化点より、計数基準信号のパ
ルス数を計数し、計数した当該パルス数が所定の値を超
えた場合に計数通知信号CASを出力する計数器62を有す
る。計数器62は、例えば、当該計数基準信号として基準
入力信号RISや、基本クロック信号BCLKを受け取っても
良い。

【００５５】計時部106は、論理値１を受け取る入力端
子Jおよび入力端子Kと、計数通知信号CASを受け取るク
ロック入力端子と、起動信号CSSを受け取るリセット入
力端子とを含み、計時信号TMSを出力する第3のJKフリッ
プフロップ64を有する。計数器62は、計数基準信号と、
トリガパルスTPSとを受け取り、トリガパルスTPSが所定
の論理値をとり、計数基準信号のパルス数が所定の値を
超えた場合、計数通知信号CASとして所定の論理値を出
力する。

【００５６】計数器62は、トリガパルスTPSの論理値が1
の場合には、リセット状態になり、計数通知信号CASと
して論理値0を出力する。トリガパルスTPSの論理値が0
の場合、計数器62は、クロック信号CLKの立ち下りエッ
ジを計数する。計数器62は、クロック信号CLKの第ｍ番
目（ｍは所定の正の整数、すなわち1、2、3、・・・のいず
れかである）の立ち下りエッジまでは、CASとして論理
値0を出力する。

【００５７】計数器62は、クロック信号CLKの当該第ｍ
番目の立ち下りエッジに応じて、計数通知信号CASの論
理値を0から1に変更する。計数器62は、クロック信号CL
Kの当該第ｍ番目の立ち下りエッジ以降、CASとして論理
値1を出力する。ここで、クロック信号CLKの第1番目の
立ち上がりエッジは、トリガパルスTPSの論理値が1から
0に変化した後、最初のクロック信号CLKの立ち下がりエ
ッジである。

【００５８】計時部106は、起動信号CSSの論理値が1の
場合、第3のJKフリップフロップ64がリセット状態にな
り、計時信号TMSとして論理値0を出力する。起動信号CS
Sの論理値が0の場合、計時部106は、クロック信号CLKの
第(m×j)番目（jは0以上の整数、すなわち0、1、2、・・・
である）の立ち下がりエッジの度に、計時信号TMSの論
理値を変更する。

【００５９】ここで、クロック信号CLKの第1番目の立ち
上がりエッジは、起動信号CSSの論理値が1から0に変化
した後、最初のクロック信号CLKの立ち下がりエッジで
ある。第m番目の立ち下がりエッジまで、計時部106は、
計時信号TMSとして論理値0を出力する。本実施形態にお
いて、計時部106は、クロック信号CLKの周期、または計
数器62における整数値mの変更により、所望の時間を計
測することができる。

【００６０】クロック生成部108は、基本クロック信号B
CLKが有するジッタより小さなジッタを有するクロック
信号CLKを生成することが好ましい。クロック生成部108
は、例えば、受け取った信号を所定の時間遅延させて出
力する遅延素子を有する遅延発振器であることが好まし
い。当該遅延発振器は、当該遅延発振器が有する遅延素
子の遅延時間をτとしたとき、周期2τを有する信号を
発振する。

【００６１】クロック生成部108は、クロック信号CLKを
所定の時間遅延させた遅延信号DLSを出力する遅延素子8
2と、トリガパルスTPSと、遅延信号DLSとを受け取り、
トリガパルスTPSと遅延信号DLSとの論理演算結果をクロ
ック信号CLKとして出力する第1の論理回路84とを有して
よい。

【００６２】本実施形態において、クロック生成部108
は、クロック信号CLKを所定の時間遅延させた遅延信号D
LSを出力する遅延素子82と、トリガパルスTPSと、遅延
信号DLSとを受け取り、トリガパルスTPSが所定の論理値
をとる場合に、遅延信号DLSに基づいて帰還信号FBSを出
力する第2の論理回路86と、トリガパルスTPSと、帰還信
号FBSとを受け取り、トリガパルスTPSと、帰還信号FBS
との論理演算結果をクロック信号CLKとして出力する第1
の論理回路84とを有する。

【００６３】第2の論理回路86は、トリガパルスTPSが当
該所定の論理値に変化した後、遅延素子82の遅延時間で
ある当該所定の時間の間、帰還信号FBSとして所定の論
理値を出力し、当該所定の時間経過後、帰還信号FBSと
して遅延信号DLSを出力するのが好ましい。第1の論理回
路84はNOR演算を行う論理回路である。

【００６４】本実施形態において、第2の論理回路86
は、第1のJKフリップフロップと、第2のJKフリップフロ
ップと、第3の論理回路98とを有する。第1のJKフリップ
フロップは、論理値１を受け取る入力端子Jおよび入力
端子Kと、遅延信号DLSの正転信号を受け取るクロック入
力端子と、トリガパルスTPSを受け取るリセット入力端
子とを含む。第2のJKフリップフロップは、第1のJKフリ
ップフロップの出力信号を受け取る入力端子Jと、第1の
JKフリップフロップの反転出力信号を受け取る入力端子
Kと、遅延信号DLSの反転信号を受け取るクロック入力端
子と、トリガパルスTPSを受け取るリセット入力端子と
を含む。第3の論理回路98は、第1のフリップフロップの
当該出力信号と、第２のフリップフロップの出力信号と
の排他的論理和を帰還信号FBSとして出力する。

【００６５】本実施形態において、JKフリップフロップ
は、クロック入力端子に入力する信号の立ち上がりエッ
ジに応じて、入力端子Jが受け取る論理値と入力端子Kが
受け取る論理値に基づく信号を、出力端子Qより出力す
る。本実施形態において、JKフリップフロップは、リセ
ット入力端子Rに論理値1の信号を受け取るとリセット状
態となり、出力端子Qより論理値0を出力する。

【００６６】ここで、トリガパルスTPSの論理値が1のと
き、帰還信号FBSの論理値が1であると、トリガパルスTP
Sの論理値が1から0に変化した瞬間に、クロック生成部1
08は、新たな発振を開始することはできない。しかし、
本実施形態において、第2の論理回路は、トリガパルスT
PSの論理値が1の場合には、帰還信号FBSとして論理値0
を出力する。そのため、本実施形態において、クロック
生成部108は、トリガパルスTPSの論理値が立ち下がりエ
ッジに応じてクロック信号CLKの立ち上がりエッジを生
成し、新たな発振を開始することができる。また、本実
施形態において、クロック生成部108は、遅延素子82の
遅延時間τを変更することにより、所望の周期を有する
クロック信号CLKを容易に生成することができる。

【００６７】図4は、クロック源204の動作の一例を示す
タイミングチャートである。以下、起動信号CSSの論理
値が1から0に変化した時点を時刻t0、時刻t0以降、基本
クロック信号BCLKの第1番目の立ち上がりエッジを時刻t
1、基本クロック信号BCLKの周期をT0、クロック信号CLK
の周期をT1（=2τ）とする。本実施形態において、n、
m、T0、T1は、（m-1/2）×T1 ＜ n×T0 を満たす。本
実施形態において、n=1000、m=1000、T1=T0である。

【００６８】本実施形態において、クロック源204（図3
参照）は、起動信号CSSの論理値が0である場合に、クロ
ック信号CLKを生成する。基準入力信号生成部102（図3
参照）は、時刻t0以後、水晶発信器32（図3参照）の発
振する信号である基本クロック信号BCLKの第(1000×i+
1)番目の立ち上がりエッジに応じて、基準入力信号RIS
の論理値を変更する。計時部106（図3参照）は、クロッ
ク信号CLKの第(1000×j)番目の立ち下がりエッジに応じ
て、計時信号TMSの論理値を変更する。

【００６９】時刻t0において、基準入力信号RISの論理
値は1、計時信号TMSの論理値は0である。よって、トリ
ガパルスTPSの論理値は、時刻(t1+1000×i×T0)から時
刻(t1+1000×i×T0+(1000-1/2)×T1)の間0である。クロ
ック生成部108（図3参照）はトリガパルスTPSの論理値
が0である場合にクロック信号CLKを生成する。よって、
クロック源204は、時刻が(t1+1000×i×T0)となる度
に、新たな発振を開始して、クロック信号CLKとして、
周期T1のパルスを1000個生成する。

【００７０】本実施形態において、クロック源204は、
水晶発信器32が生成する基本クロック信号BCLKに基づく
時刻において新たな発振を開始する。水晶発信器32は長
期的に安定な周期を有する基本クロック信号BCLKを生成
する。そのため、クロック源204は、長期的に安定な周
期時間1000×T0毎に新たな発振を開始する。一方、クロ
ック源204が生成するクロック信号CLKは、遅延発振器が
生成する信号である。そのため、クロック信号CLKの短
期的なジッタは、水晶発信器32が生成する基本クロック
信号BCLKの短期的なジッタより小さい。

【００７１】すなわち、本実施形態において、クロック
源204は、短期的なジッタの少ないクロック信号CLKを、
長期安定性に優れた基本クロック信号BCLKに一定周期毎
に同期することにより、短期的なジッタが小さく、か
つ、長期安定性を有するクロック信号CLKを生成するこ
とができる。

【００７２】また、図2に関連して説明した時間測定部3
08によれば、クロック源204が生成する短期的なジッタ
が少ないクロック信号CLKに基づいて、被測定信号であ
る出力パターン信号OPSが有するエッジ間の微小な時間
間隔を、精度良く測定することができる。

【００７３】また、図1に関連して説明した試験装置300
によれば、電子デバイス302が出力する出力パターン信
号OPSが有するエッジ間の微小な時間間隔を、精度良く
測定することができることにより、電子デバイス302の
良否を精度よく判定することができる。

【００７４】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。

【発明の効果】

【００７５】上記説明から明らかなように、本発明によ
れば、被測定信号が有するエッジ間の微小な時間間隔を
精度良く測定することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る試験装置300を示
す。

【図２】本発明の一実施形態に係る時間測定部308を示
す。

【図３】本発明の一実施形態に係るクロック源204を示
す。

【図４】本発明の一実施形態に係るクロック源204の動
作のタイミングチャートを示す。

【符号の説明】

22・・・基本クロック生成部、24・・・分周器、32・・
・水晶発信器、62・・・計数器、64・・・第3のJKフリ
ップフロップ、82・・・遅延素子、84・・・第1の論理
回路、86・・・第2の論理回路、94・・・第1のJKフリッ
プフロップ、96・・・第2のJKフリップフロップ、98・
・・第3の論理回路、102・・・基準入力信号生成部、10
4・・・トリガパルス生成部、106・・・計時部、108・
・・クロック生成部、202・・・入力信号検出部、204・
・・クロック源、206・・・変換部、208・・・計数部、
210・・・演算部、300・・・試験装置、302・・・電子
デバイス、304・・・パターン発生部、306・・・信号入
出力部、308・・・時間測定部、310・・・判定部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 1/04 ３０１ Ｈ０３Ｋ 3/02 Ｒ ５Ｊ０４３ // Ｈ０３Ｋ 3/02 Ｇ０１Ｒ 31/28 Ｒ Ｆターム(参考） 2F002 AD03 CB02 CB11 DA00 GA04 2G029 AA06 AB06 AC07 AD01 AF03 AH00 2G030 AA01 AB02 AC07 AD01 AG00 2G132 AD04 AD07 AG08 AL11 5B079 BA11 BA15 BC02 5J043 AA09 AA25 BB04 DD05 DD07 DD13

Claims (21)

【特許請求の範囲】
1. 【請求項１】 所定の周期を有する基準入力信号に基づ
   いて、クロック信号を生成するクロック源であって、 前記基準入力信号を生成する基準入力信号生成部と、 前記基準入力信号に基づいて、トリガパルスを生成する
   トリガパルス生成部と、 前記トリガパルスをトリガとして発振を開始し、前記ク
   ロック信号を生成するクロック生成部とを備え、 前記クロック生成部は、前記トリガパルスを受け取った
   場合に前記発振を停止し、新たな発振を開始して、新た
   に前記クロック信号を生成することを特徴とするクロッ
   ク源。
2. 【請求項２】 前記クロック源は、 前記トリガパルスの論理値の変化点から所定の時間を計
   測し、前記所定の時間を示す計時信号を出力する計時部
   を更に備え、 前記トリガパルス生成部は、前記計時信号と前記基準入
   力信号とに基づいて前記トリガパルスを生成することを
   特徴とする請求項１に記載のクロック源。
3. 【請求項３】 前記トリガパルス生成部は、前記計時信
   号の論理値の変化に基づいて前記トリガパルスの前縁を
   出力し、前記基準入力信号の論理値の変化に基づいて前
   記トリガパルスの後縁を出力することを特徴とする請求
   項２に記載のクロック源。
4. 【請求項４】 前記クロック生成部は、前記トリガパル
   スの前記前縁に基づいて発振を停止し、前記トリガパル
   スの前記後縁に基づいて発振を開始することを特徴とす
   る請求項３に記載のクロック源。
5. 【請求項５】 前記トリガパルス生成部は、前記基準入
   力信号と、前記計時信号との排他的論理和を前記トリガ
   パルスとして出力し、 前記計時部は、前記所定の時間を計測する度に前記計時
   信号の論理値を変化させることを特徴とする請求項２に
   記載のクロック源。
6. 【請求項６】 前記基準入力信号生成部は、 所定の周期を有する基本クロック信号を生成する基本ク
   ロック生成部と、 前記基本クロック信号を受け取り、前記基本クロック信
   号を分周した分周信号を出力する分周器とを有し、 前記基準入力信号生成部は、前記基準入力信号として、
   前記分周信号を出力することを特徴とする請求項1に記
   載のクロック源。
7. 【請求項７】 前記クロック生成部は、前記基本クロッ
   ク信号が有するジッタより小さなジッタを有する前記ク
   ロック信号を生成することを特徴とする請求項６に記載
   のクロック源。
8. 【請求項８】 前記クロック源は、前記クロック源を起
   動させる起動信号を出力する起動信号生成部を更に備
   え、 前記基本クロック生成部は、所定の周期を有する信号を
   前記基本クロック信号として出力する水晶発振器を含
   み、 前記分周器は、前記起動信号を受け取り、前記起動信号
   が所定の論理値をとる場合に、前記分周信号を出力する
   ことを特徴とする請求項６に記載のクロック源。
9. 【請求項９】 前記計時部は、前記所定の時間の計測の
   基準となる計数基準信号として前記クロック信号を受け
   取り、前記トリガパルスの前記論理値の変化点より、前
   記計数基準信号のパルス数を計数し、計数した前記パル
   ス数が所定の値を超えた場合に、前記所定の時間の計測
   終了を示す計数通知信号を出力する計数器を有し、 前記計時部は、前記計数通知信号に基づいて前記計時信
   号を出力することを特徴とする請求項２に記載のクロッ
   ク源。
10. 【請求項１０】 前記計時部は、前記所定の時間の計測
    の基準となる計数基準信号として前記基準入力信号を受
    け取り、前記トリガパルスの前記論理値の変化点より、
    前記計数基準信号のパルス数を計数し、計数した前記パ
    ルス数が所定の値を超えた場合に、前記所定の時間の計
    測終了を示す計数通知信号を出力する計数器を有し、 前記計時部は、前記計数通知信号に基づいて前記計時信
    号を出力することを特徴とする請求項２に記載のクロッ
    ク源。
11. 【請求項１１】 前記クロック源は、 前記トリガパルスの論理値の変化点から所定の時間を計
    測し、前記所定の時間を示す計時信号を出力する計時部
    を更に備え、 前記トリガパルス生成部は、前記計時信号と前記基準入
    力信号とに基づいて前記トリガパルスを生成し、 前記計時部は、前記所定の時間の計測の基準となる計数
    基準信号として前記基本クロック信号を受け取り、前記
    トリガパルスの前記論理値の変化点より、前記計数基準
    信号のパルス数を計数し、計数した前記パルス数が所定
    の値を超えた場合に、前記所定の時間の計測終了を示す
    計数通知信号を出力する計数器を有し、 前記計時部は、前記計数通知信号に基づいて前記計時信
    号を出力することを特徴とする請求項６に記載のクロッ
    ク源。
12. 【請求項１２】 前記クロック源は、前記クロック源を
    起動させる起動信号を出力する起動信号生成部を更に備
    え、 前記計時部は、論理値１を受け取る入力端子Jおよび入
    力端子Kと、前記計数通知信号を受け取るクロック入力
    端子と、前記起動信号を受け取るリセット入力端子とを
    含み、前記計時信号を出力する第3のJKフリップフロッ
    プを有し、 前記計数器は、前記計数基準信号と、前記トリガパルス
    とを受け取り、 前記トリガパルスが所定の論理値をとり、前記計数基準
    信号のパルス数が所定の値を超えた場合、前記計数通知
    信号として所定の論理値を出力することを特徴とする請
    求項９に記載のクロック源。
13. 【請求項１３】 前記クロック生成部は、 前記クロック信号を所定の時間遅延させた遅延信号を出
    力する遅延素子と、 前記トリガパルスと、前記遅延信号とを受け取り、前記
    トリガパルスと前記遅延信号との論理演算結果を前記ク
    ロック信号として出力する第1の論理回路とを有するこ
    とを特徴とする請求項１に記載のクロック源。
14. 【請求項１４】 前記クロック生成部は、 前記クロック信号を所定の時間遅延させた遅延信号を出
    力する遅延素子と、 前記トリガパルスと、前記遅延信号とを受け取り、前記
    トリガパルスが所定の論理値をとる場合に、前記遅延信
    号に基づいた帰還信号を出力する第2の論理回路と、 前記トリガパルスと、前記帰還信号とを受け取り、前記
    トリガパルスと、前記帰還信号との論理演算結果を前記
    クロック信号として出力する第1の論理回路とを有する
    ことを特徴とする請求項１に記載のクロック源。
15. 【請求項１５】 前記第2の論理回路は、前記トリガパ
    ルスが前記所定の論理値に変化した後、前記遅延素子の
    遅延時間である前記所定の時間の間、前記帰還信号とし
    て所定の論理値を出力し、前記所定の時間経過後、前記
    帰還信号として前記遅延信号を出力することを特徴とす
    る請求項１４に記載のクロック源。
16. 【請求項１６】 前記第1の論理回路はNOR演算を行う論
    理回路であり、 前記第2の論理回路は、 論理値１を受け取る入力端子Jおよび入力端子Kと、前記
    遅延信号の正転信号を受け取るクロック入力端子と、前
    記トリガパルスを受け取るリセット入力端子とを含む第
    1のJKフリップフロップと、 前記第1のJKフリップフロップの出力信号を受け取る入
    力端子Jと、前記第1のJKフリップフロップの反転出力信
    号を受け取る入力端子Kと、前記遅延信号の反転信号を
    受け取るクロック入力端子と、前記トリガパルスを受け
    取るリセット入力端子とを含む第2のJKフリップフロッ
    プと、 前記第1のフリップフロップの前記出力信号と、前記第
    ２のフリップフロップの出力信号との排他的論理和を前
    記帰還信号として出力する第3の論理回路とを有するこ
    とを特徴とする請求項１４に記載のクロック源。
17. 【請求項１７】 入力信号と所定の周期を有するクロッ
    ク信号の位相差に基づいて時間を測定する時間測定装置
    であって、 前記入力信号が有する2以上のエッジ変化を検出し、前
    記2以上のエッジのそれぞれに基づいて変化する2以上の
    検出信号を並列に出力する入力信号検出部と、 前記クロック信号を生成するクロック源と、 前記検出信号が変化するタイミングと、前記クロック信
    号のクロックエッジとの位相差を、それぞれアナログ電
    圧値に変換する変換部と、 前記2以上の検出信号のうち、少なくとも２つの前記検
    出信号のそれぞれが変化するタイミングから、前記少な
    くとも2つの検出信号がそれぞれ対応する前期位相差分
    遅れた前記クロックエッジの間に含まれるクロックエッ
    ジの数を計数する計数部と、 前記アナログ電圧値と、前記クロックエッジの数とに基
    づいて、前記2以上のエッジ間に含まれるエッジ間の時
    間間隔を演算する演算部とを備え、 前記クロック源は、 所定の周期を有する基準入力信号を生成する基準入力信
    号生成部と、 前記基準入力信号に基づいて、トリガパルスを生成する
    トリガパルス生成部と、 前記トリガパルスをトリガとして発振を開始し、前記ク
    ロック信号を生成するクロック生成部とを有し、 前記クロック生成部は、前記トリガパルスを受け取った
    場合に前記発振を停止し、新たな発振を開始して、新た
    に前記クロック信号を生成することを特徴とする時間測
    定装置。
18. 【請求項１８】 電子デバイスを試験する試験装置であ
    って、 前記電子デバイスに入力されるべき入力パターン信号を
    生成するパターン発生部と、 前記電子デバイスが電気的に接触され、前記パターン発
    生部が生成した前記入力パターン信号を前記電子デバイ
    スに供給し、前記入力パターン信号に基づいて前記電子
    デバイスが出力する出力パターン信号を受け取る信号入
    出力部と、 前記電子デバイスが出力する前記出力パターン信号と所
    定の周期を有するクロック信号の位相差に基づいて時間
    を測定する時間測定部と、 前記時間測定部の測定結果に基づいて、前記電子デバイ
    スの良否を判定する判定部とを備え、 前記時間測定部は、 前記出力パターン信号を入力信号として受け取り、 前記入力信号が有する2以上のエッジ変化を検出し、前
    記2以上のエッジのそれぞれに基づいて変化する2以上の
    検出信号を並列に出力する入力信号検出部と、 前記クロック信号を生成するクロック源と、 前記検出信号が変化するタイミングと、前記クロック信
    号のクロックエッジとの位相差を、それぞれアナログ電
    圧値に変換する変換部と、 前記2以上の検出信号のうち、少なくとも２つの前記検
    出信号のそれぞれが変化するタイミングから、前記少な
    くとも2つの検出信号がそれぞれ対応する前期位相差分
    遅れた前記クロックエッジの間に含まれるクロックエッ
    ジの数を計数する計数部と、 前記アナログ電圧値と、前記クロックエッジの数とに基
    づいて、前記2以上のエッジ間に含まれるエッジ間の時
    間間隔を演算する演算部とを有し、 前記クロック源は、 所定の周期を有する基準入力信号を生成する基準入力信
    号生成部と、 前記基準入力信号に基づいて、トリガパルスを生成する
    トリガパルス生成部と、 前記トリガパルスをトリガとして発振を開始し、前記ク
    ロック信号を生成するクロック生成部とを含み、 前記クロック生成部は、前記トリガパルスを受け取った
    場合に前記発振を停止し、新たな発振を開始して、新た
    に前記クロック信号を生成することを特徴とする試験装
    置。
19. 【請求項１９】 所定の周期を有するクロック信号を生
    成する発振器であって、 前記クロック信号を所定の時間遅延させた遅延信号を出
    力する遅延素子と、 発振の開始を制御する制御信号と前記遅延信号とを受け
    取り、前記制御信号が所定の論理値をとる場合に、前記
    遅延信号に基づいた帰還信号を出力する第2の論理回路
    と、 前記制御信号と前記帰還信号とを受け取り、前記制御信
    号と前記帰還信号との論理演算結果を前記クロック信号
    として出力する第1の論理回路とを備えることを特徴と
    する発振器。
20. 【請求項２０】 前記第2の論理回路は、前記制御信号
    が所定の論理値に変化した後、前記遅延素子の遅延時間
    である前記所定の時間の間、前記帰還信号として所定の
    論理値を出力し、前記所定の時間経過後、前記帰還信号
    として前記遅延信号を出力することを特徴とする請求項
    １９に記載の発振器。
21. 【請求項２１】 前記第1の論理回路はNOR演算を行う論
    理回路であり、 前記第2の論理回路は、 論理値１を受け取る入力端子Jおよび入力端子Kと、前記
    遅延信号の正転信号を受け取るクロック入力端子と、前
    記制御信号を受け取るリセット入力端子とを含む第1のJ
    Kフリップフロップと、 前記第1のJKフリップフロップの出力信号を受け取る入
    力端子Jと、前記第1のJKフリップフロップの反転出力信
    号を受け取る入力端子Kと、前記遅延信号の反転信号を
    受け取るクロック入力端子と、前記制御信号を受け取る
    リセット入力端子とを含む第2のJKフリップフロップ
    と、 前記第1のフリップフロップの前記出力信号と、前記第
    ２のフリップフロップの出力信号との排他的論理和を前
    記帰還信号出力する第3の論理回路とを有することを特
    徴とする請求項１９に記載の発振器。