JP2019124478A - 時間計測回路 - Google Patents
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Abstract
Description
ΔTin=NTref+ΔTstart−ΔTstop ・・・(1)
また、本発明の時間計測回路の1構成例において、前記第2のカウンタは、前記発振停止信号が有意から無意へと変わるタイミングで計数結果を0に初期化することを特徴とするものである。
また、本発明の時間計測回路の1構成例において、前記制御回路は、前記取り込み許可信号が有意となるタイミングで前記取り込み許可信号を微分した結果をリセット信号として出力するように構成された微分回路をさらに備え、前記第2のカウンタは、前記リセット信号が有意となるタイミングで計数結果を0に初期化することを特徴とするものである。
以下、本発明の実施例について図面を参照して説明する。図1は本発明の第1の実施例に係る時間計測回路の構成を示す回路図である。時間計測回路は、リングオシレータ型TDC1と、リングオシレータ型TDC制御回路2とを備えている。
OR回路10は、開始信号STARTと停止信号STOPの論理和の結果を、図2に示すような発振開始信号ROSC_STARTとして出力する。
高速カウンタ13は、リングオシレータ型TDC制御回路2から出力された発振停止信号ROSC_STOPが無意(Low)の期間中に、高速クロックROSC_CLKをカウントして計数結果HS_CNTを出力する。
低速クロックイネーブル作成回路16は、開始信号STARTの立ち上がりで低速カウンタ15に低速クロックLS_CLKのカウントを開始させ、停止信号STOPの立ち上がりで低速クロックLS_CLKのカウントを停止させて計数結果LS_CNTを0に初期化させる。なお、超音波流量計のように1回の開始信号STARTに対して複数回の停止信号STOPが入力される場合には、低速クロックイネーブル作成回路16は、1回のSTOP毎ではなく、最後の停止信号STOPの受け付け後に(後述する図15の例では4回受け付け後)に計数結果LS_CNTを0に初期化させる。
また、本実施例では、発振停止信号ROSC_STOPが高速カウンタ13のCLR(クリア)入力となっているので、高速カウンタ13は、発振停止信号ROSC_STOPの立ち下がりのタイミング(有意から無意へと変わるタイミング)でリセットされ、計数結果HS_CNTを0に初期化する。
一方、低速クロックLS_CLKの立ち上がりの直前に停止信号STOPが立ち上がっているため、TDC計測期間#2は0nsに近くなる。
次に、本発明の第2の実施例について説明する。図6は本発明の第2の実施例に係る時間計測回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、リングオシレータ型TDC1と、リングオシレータ型TDC制御回路2aとを備えている。
次に、本発明の第3の実施例について説明する。図9は本発明の第3の実施例に係る時間計測回路の構成を示す回路図であり、図1、図6と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、リングオシレータ型TDC1と、リングオシレータ型TDC制御回路2bとを備えている。
次に、本発明の第4の実施例について説明する。図12は本発明の第4の実施例に係る時間計測回路の構成を示す回路図であり、図1、図6、図9と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、リングオシレータ型TDC1と、リングオシレータ型TDC制御回路2cとを備えている。
従来のリングオシレータ型TDCでは、上記のとおり開始信号STARTもしくは停止信号STOPの入力タイミングによって正確な時間計測が不可能な場合が起こり得る。
Claims (6)
- 外部から入力される第1のクロックを数えるように構成された第1のカウンタと、
時間計測の開始信号または停止信号の入力のタイミングで有意となり、RESET入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、
前記発振許可信号が有意の期間中に前記第1のクロックよりも高速な第2のクロックを生成するように構成された発振回路と、
前記第2のクロックを数えるように構成された第2のカウンタと、
前記第1のカウンタの計数結果と前記第2のカウンタの計数結果とを基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出回路と、
前記開始信号および前記停止信号と前記第1のクロックとから生成した発振停止信号を、前記フリップフロップ回路に前記RESET入力として与えるように構成された制御回路とを備え、
前記制御回路は、前記SET入力のタイミングから前記RESET入力のタイミングまでの期間が前記第1のクロックの1周期以上3周期以下の期間となる前記発振停止信号を生成することを特徴とする時間計測回路。 - 請求項1記載の時間計測回路において、
前記制御回路は、
前記開始信号および前記停止信号の入力の度に反転する検出信号を出力するように構成された検出信号生成回路と、
前記検出信号を、前記第1のクロックの1クロック分遅延させた第1の遅延信号を出力するように構成された第1のDフリップフロップ回路と、
前記第1の遅延信号を、前記第1のクロックの1/2クロック分遅延させた第2の遅延信号を出力するように構成された第2のDフリップフロップ回路と、
前記第2の遅延信号を、前記第1のクロックの1/2クロック分遅延させた第3の遅延信号を出力するように構成された第3のDフリップフロップ回路と、
前記第3の遅延信号が入力されたタイミングで有意となり、次の第1のクロックが入力されたタイミングで無意となる前記発振停止信号を生成するように構成された発振停止信号生成回路と、
前記発振停止信号を、前記第1のクロックの1/2クロック分遅延させた取り込み許可信号を出力するように構成された第4のDフリップフロップ回路とから構成され、
前記時間算出回路は、前記取り込み許可信号が有意となるタイミングで前記第2のカウンタの計数結果を取り込むことを特徴とする時間計測回路。 - 請求項1または2記載の時間計測回路において、
前記第2のカウンタは、前記発振停止信号が有意から無意へと変わるタイミングで計数結果を0に初期化することを特徴とする時間計測回路。 - 請求項2記載の時間計測回路において、
前記制御回路は、前記取り込み許可信号が有意となるタイミングで前記取り込み許可信号を微分した結果をリセット信号として出力するように構成された微分回路をさらに備え、
前記第2のカウンタは、前記リセット信号が有意となるタイミングで計数結果を0に初期化することを特徴とする時間計測回路。 - 請求項1記載の時間計測回路において、
前記制御回路は、
前記開始信号および前記停止信号の入力の度に反転する検出信号を出力するように構成された検出信号生成回路と、
前記検出信号を、前記第1のクロックの1/2クロック分遅延させた第1の遅延信号を出力するように構成された第1のDフリップフロップ回路と、
前記第1の遅延信号を、前記第1のクロックの1/2クロック分遅延させた第2の遅延信号を出力するように構成された第2のDフリップフロップ回路と、
前記第2の遅延信号を、前記第1のクロックの1/2クロック分遅延させた第3の遅延信号を出力するように構成された第3のDフリップフロップ回路と、
前記第2の遅延信号と前記第3の遅延信号との排他的論理和の結果を、前記発振停止信号および取り込み許可信号として出力するように構成された排他的論理和回路と、
前記取り込み許可信号が無意となるタイミングで前記取り込み許可信号を微分した結果をリセット信号として出力するように構成された微分回路とから構成され、
前記時間算出回路は、前記取り込み許可信号が有意となるタイミングで前記第2のカウンタの計数結果を取り込み、
前記第2のカウンタは、前記リセット信号が有意となるタイミングで計数結果を0に初期化することを特徴とする時間計測回路。 - 請求項1記載の時間計測回路において、
前記制御回路は、
前記開始信号および前記停止信号の入力の度に反転する検出信号を出力するように構成された検出信号生成回路と、
前記検出信号を、前記第1のクロックの1クロック分遅延させた第1の遅延信号を出力するように構成された第1のDフリップフロップ回路と、
前記第1の遅延信号を、前記第1のクロックの1クロック分遅延させた第2の遅延信号を出力するように構成された第2のDフリップフロップ回路と、
前記第2の遅延信号を、前記第1のクロックの1クロック分遅延させた第3の遅延信号を出力するように構成された第3のDフリップフロップ回路と、
前記第3の遅延信号が入力されたタイミングで有意となり、次の第1のクロックが入力されたタイミングで無意となる前記発振停止信号を生成するように構成された発振停止信号生成回路と、
前記発振停止信号を、前記第1のクロックの1/2クロック分遅延させた取り込み許可信号を出力するように構成された第4のDフリップフロップ回路とから構成され、
前記時間算出回路は、前記取り込み許可信号が有意となるタイミングで前記第2のカウンタの計数結果を取り込むことを特徴とする時間計測回路。
Priority Applications (1)
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JP2018003183A JP6989397B2 (ja) | 2018-01-12 | 2018-01-12 | 時間計測回路 |
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Application Number | Priority Date | Filing Date | Title |
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JP2018003183A JP6989397B2 (ja) | 2018-01-12 | 2018-01-12 | 時間計測回路 |
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JP2018003183A Active JP6989397B2 (ja) | 2018-01-12 | 2018-01-12 | 時間計測回路 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114675525A (zh) * | 2021-09-30 | 2022-06-28 | 绍兴圆方半导体有限公司 | 一种时间数字转换器和系统 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6295487A (ja) * | 1985-10-22 | 1987-05-01 | Yokogawa Electric Corp | 時間幅計測装置 |
US5027298A (en) * | 1989-06-29 | 1991-06-25 | Genrad, Inc. | Low-dead-time interval timer |
JPH07209447A (ja) * | 1994-01-21 | 1995-08-11 | Advantest Corp | 経過時間測定回路 |
JP2016038212A (ja) * | 2014-08-05 | 2016-03-22 | 株式会社デンソー | 時間計測回路 |
-
2018
- 2018-01-12 JP JP2018003183A patent/JP6989397B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6295487A (ja) * | 1985-10-22 | 1987-05-01 | Yokogawa Electric Corp | 時間幅計測装置 |
US5027298A (en) * | 1989-06-29 | 1991-06-25 | Genrad, Inc. | Low-dead-time interval timer |
JPH07209447A (ja) * | 1994-01-21 | 1995-08-11 | Advantest Corp | 経過時間測定回路 |
JP2016038212A (ja) * | 2014-08-05 | 2016-03-22 | 株式会社デンソー | 時間計測回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114675525A (zh) * | 2021-09-30 | 2022-06-28 | 绍兴圆方半导体有限公司 | 一种时间数字转换器和系统 |
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