JPS6089937A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6089937A JPS6089937A JP58198586A JP19858683A JPS6089937A JP S6089937 A JPS6089937 A JP S6089937A JP 58198586 A JP58198586 A JP 58198586A JP 19858683 A JP19858683 A JP 19858683A JP S6089937 A JPS6089937 A JP S6089937A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- reset
- iclk
- reset signal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の交流的特性を直流的に評価するため
の集積回路装置に関するものである。
の集積回路装置に関するものである。
従来ウェハー状態で集積回路の交流的な特性を測定する
方法には、リング発振器を内蔵した集積回路ｔ−製品チ
ツブの間に散布し、その発振周波数を測定することによ
シウエノ・−全体の交流特性を予測する方法が考えられ
ている。しかしこの方法では出力の発振周波数を測定し
なければならず通常のＬＳＩテスターなどでは、発振波
形との同期、測定精度の問題など数多くの問題があシ測
定が難しいという欠点がある。
方法には、リング発振器を内蔵した集積回路ｔ−製品チ
ツブの間に散布し、その発振周波数を測定することによ
シウエノ・−全体の交流特性を予測する方法が考えられ
ている。しかしこの方法では出力の発振周波数を測定し
なければならず通常のＬＳＩテスターなどでは、発振波
形との同期、測定精度の問題など数多くの問題があシ測
定が難しいという欠点がある。
この発明はカウンタと内部発振回路を集積回路に内蔵す
ることにより上記欠点を解消し、交流的特性を直流にお
きかえＬＳＩテスタでも容易に交流特性を測定できる集
積回路装置ｉ１を提供するものである〇 この集積回路はリセット端子と外部への出力端子を有す
るカウンタと、前記カウンタによシ計叙される内部クロ
ックを発生する為のリング発振器と分局器を内蔵し、前
記カウンタのイネーブル端子はリング発振器の発振を同
時に制御し、外部から与えられることを特徴とした集積
回路装置である。
ることにより上記欠点を解消し、交流的特性を直流にお
きかえＬＳＩテスタでも容易に交流特性を測定できる集
積回路装置ｉ１を提供するものである〇 この集積回路はリセット端子と外部への出力端子を有す
るカウンタと、前記カウンタによシ計叙される内部クロ
ックを発生する為のリング発振器と分局器を内蔵し、前
記カウンタのイネーブル端子はリング発振器の発振を同
時に制御し、外部から与えられることを特徴とした集積
回路装置である。
以下図面を用い説明する。
第１図にこの装置の一応用例を示す。Ａはリング発振器
、Ｂは分周器、Ｃはカウンタ、Ｄはカウンタ・分周器リ
セット回路を示す。リング発振器はＮＡＮＤゲートを奇
数段リング状に接続して自動発振させる回路で、初段の
ゲートには外部からの制御人力ＩＣＬＫとフィードバッ
ク入力（ａｌの２人力を有する。ＩＣＬＫが１（ＨＩ）
の時リング発振器は発振し、Ｏ（ＬＯＷ）の時は発振が
止まシ初期値が０（ＬＯＷ）とガる。リング発振器の出
力（ａ）は分周器Ｂに接続されカウンタが動作できる程
度のクロック周波数を出力（ｂ）に得る。分周器はリセ
ット回路りに入力する外部入力１１’ｔＥ８ＥＴによシ
任意の時間にリセット可能であるため初期値の設定がで
きる。出力すはカウンタＣのクロック入力へ与えられ、
イネーブル端子に接続された外部入力ＩＣＬＫが１ （
ＨＩ）になシ、更にリセット回路りによるリセットが解
除されている時、クロック入力データのカウンタが可能
になる０データのカウンタはクロックの立上シで行なわ
れる。従ってＩＣＬＫの１ （ＨＩ）の論理の幅をＴ１
としだ時Ｔ２のクロックがＴ＋／２Ｔｓだけカウンタに
より計数される。この値はＥの出力回路を通しチップ外
部で観測される。リセット回路りはリセット付データフ
リップフロップ（ＤＦＦ）によシ構成されＩＲＥＳＥＴ
が１（ｌ（Ｉ）になることにょシ出力（ｃｌは１（ＬＯ
Ｗ）となシ任意の時間に分周器Ｂ及びカウンタＣをリセ
ットできる。ＩＲＥＳＥＴがｏ （ＬＯＷ）の場合ＩＣ
ＬＫが０から１へ立ち上がる時、１のデータがこのＤＦ
Ｆにセットされる。従って出力（Ｃ１は０（ＬＯＷ）と
な多分周器及びカウンタのリセットが解かれカウントが
開始可能となる。ＩＣＬＫのデータが確実にＤＦＦにセ
ットアツプされるようにＤＦＦのクロック端子１のＩＣ
ＬＫの入力には遅延ゲートＤ′が接続されている。
、Ｂは分周器、Ｃはカウンタ、Ｄはカウンタ・分周器リ
セット回路を示す。リング発振器はＮＡＮＤゲートを奇
数段リング状に接続して自動発振させる回路で、初段の
ゲートには外部からの制御人力ＩＣＬＫとフィードバッ
ク入力（ａｌの２人力を有する。ＩＣＬＫが１（ＨＩ）
の時リング発振器は発振し、Ｏ（ＬＯＷ）の時は発振が
止まシ初期値が０（ＬＯＷ）とガる。リング発振器の出
力（ａ）は分周器Ｂに接続されカウンタが動作できる程
度のクロック周波数を出力（ｂ）に得る。分周器はリセ
ット回路りに入力する外部入力１１’ｔＥ８ＥＴによシ
任意の時間にリセット可能であるため初期値の設定がで
きる。出力すはカウンタＣのクロック入力へ与えられ、
イネーブル端子に接続された外部入力ＩＣＬＫが１ （
ＨＩ）になシ、更にリセット回路りによるリセットが解
除されている時、クロック入力データのカウンタが可能
になる０データのカウンタはクロックの立上シで行なわ
れる。従ってＩＣＬＫの１ （ＨＩ）の論理の幅をＴ１
としだ時Ｔ２のクロックがＴ＋／２Ｔｓだけカウンタに
より計数される。この値はＥの出力回路を通しチップ外
部で観測される。リセット回路りはリセット付データフ
リップフロップ（ＤＦＦ）によシ構成されＩＲＥＳＥＴ
が１（ｌ（Ｉ）になることにょシ出力（ｃｌは１（ＬＯ
Ｗ）となシ任意の時間に分周器Ｂ及びカウンタＣをリセ
ットできる。ＩＲＥＳＥＴがｏ （ＬＯＷ）の場合ＩＣ
ＬＫが０から１へ立ち上がる時、１のデータがこのＤＦ
Ｆにセットされる。従って出力（Ｃ１は０（ＬＯＷ）と
な多分周器及びカウンタのリセットが解かれカウントが
開始可能となる。ＩＣＬＫのデータが確実にＤＦＦにセ
ットアツプされるようにＤＦＦのクロック端子１のＩＣ
ＬＫの入力には遅延ゲートＤ′が接続されている。
以上のような構成によシ任意の時間に外部入力ＩＲＥＳ
ＥＴにょシ、伺期状態が設定され・ＩＣＬＫが１ （Ｈ
Ｉ）の状態の時間当シの内部クロック数がカウントされ
る。従ってリング発振器のゲート１段始シの伝播遅延時
間をＴｇ＋ゲート段数を１゜分周器の分周比をｊｌｌＣ
ＬＫのＪｌ状態の幅をＴｌ とするとカウンタ出力結果
ｎ＝Ｔ＋／２１ｊ ｔｇと表わされゲート１段当シの伝
播遅延時間はｔｇ” ’Ｉ’ｌ／ ２ｊ ｊｎと表わさ
れる。このように本発明によシー組幅の入力パルスを用
意すれば内部の遅延時間がカウンタの出力によシ直流的
に変換される。
ＥＴにょシ、伺期状態が設定され・ＩＣＬＫが１ （Ｈ
Ｉ）の状態の時間当シの内部クロック数がカウントされ
る。従ってリング発振器のゲート１段始シの伝播遅延時
間をＴｇ＋ゲート段数を１゜分周器の分周比をｊｌｌＣ
ＬＫのＪｌ状態の幅をＴｌ とするとカウンタ出力結果
ｎ＝Ｔ＋／２１ｊ ｔｇと表わされゲート１段当シの伝
播遅延時間はｔｇ” ’Ｉ’ｌ／ ２ｊ ｊｎと表わさ
れる。このように本発明によシー組幅の入力パルスを用
意すれば内部の遅延時間がカウンタの出力によシ直流的
に変換される。
第２図に第１図の回路による具体的な論理波形を示す。
ＩＲＥＳＥＴへＲＥ Ｓ Ｅ’ｌ’信号を加える事によ
シ、内部リセット信号（Ｃ１が１（ＨＩ）となり、分周
器カウンタの価がリセットされＲＥＳＥＴ信号がきれて
もその状態は続く、次にＩＣＬＫが１（１−ＪＩ）にガ
った時、りング発振器が発振を開始すると共に内部リセ
ット信号（Ｃ）が解除されるためカウンタが内部クロッ
クのカウントを開始する。ＩＣＬＫがＱ （ＬＯＷ）に
戻るとリング発振器の発振が止まる。従がってＩＣＬＫ
が１（ＨＩ）の間（Ｔｔ）に生じり内部クロック数がカ
ウンタに保持される。従って次のＲＥＳＥＴ信号が入る
前にカウンタ出力を読めばｔ ｇ ＝ Ｔ ｌ／ ２
ｉ ｊ ｎの式によシゲート一段当りの遅延時間が測定
出来る０尚このような入力波形は通常のＬＳＩテスター
で容易に発生出来るものである〇 以上の工うに本発明によって従来困難と考えら−５＝ れていた集積回路の交流特性の測定が、直流的な結果と
して引きだせるようになった。従って通常のＬＳＩテス
タで容易に集積回路の交流特性がモニタできることを可
能にするなど多大な効果を有している。
シ、内部リセット信号（Ｃ１が１（ＨＩ）となり、分周
器カウンタの価がリセットされＲＥＳＥＴ信号がきれて
もその状態は続く、次にＩＣＬＫが１（１−ＪＩ）にガ
った時、りング発振器が発振を開始すると共に内部リセ
ット信号（Ｃ）が解除されるためカウンタが内部クロッ
クのカウントを開始する。ＩＣＬＫがＱ （ＬＯＷ）に
戻るとリング発振器の発振が止まる。従がってＩＣＬＫ
が１（ＨＩ）の間（Ｔｔ）に生じり内部クロック数がカ
ウンタに保持される。従って次のＲＥＳＥＴ信号が入る
前にカウンタ出力を読めばｔ ｇ ＝ Ｔ ｌ／ ２
ｉ ｊ ｎの式によシゲート一段当りの遅延時間が測定
出来る０尚このような入力波形は通常のＬＳＩテスター
で容易に発生出来るものである〇 以上の工うに本発明によって従来困難と考えら−５＝ れていた集積回路の交流特性の測定が、直流的な結果と
して引きだせるようになった。従って通常のＬＳＩテス
タで容易に集積回路の交流特性がモニタできることを可
能にするなど多大な効果を有している。
第１図は本発明による回路構成の一例を示す図、第２図
は信号波形の関係を示す図である。 図中Ａ・・・・リング発振器、Ｂ・・・・・・分周ル（
、Ｃ・・・・・・カウンタ、Ｄ・・・・・・リセット回
路、Ｅ・・・・・出力回路、ＩＲＥＳＥＴ・・・・・・
リセット外部入力、ＩＣＬＫ・・・・・・クロック外部
入力、ＯＣ１〜ＯＣ３・・・・・カウンタ出力、Ｄ′・
・・・遅延ゲート、（ａ）・・・・・・リング発振器出
力、（ｂ）・・・・・・内部クロック、（Ｃ）・・・・
・内部リセット信号をそれぞれ表わす。 ６一
は信号波形の関係を示す図である。 図中Ａ・・・・リング発振器、Ｂ・・・・・・分周ル（
、Ｃ・・・・・・カウンタ、Ｄ・・・・・・リセット回
路、Ｅ・・・・・出力回路、ＩＲＥＳＥＴ・・・・・・
リセット外部入力、ＩＣＬＫ・・・・・・クロック外部
入力、ＯＣ１〜ＯＣ３・・・・・カウンタ出力、Ｄ′・
・・・遅延ゲート、（ａ）・・・・・・リング発振器出
力、（ｂ）・・・・・・内部クロック、（Ｃ）・・・・
・内部リセット信号をそれぞれ表わす。 ６一
Claims (1)
- リセット端子と外部への出力端子を有するカウンタと前
記カウンタにより計数される内部クロックを発生する為
のリング発振器と分局器を内蔵し、前記カウンタのイネ
ーブル端子はリング発振器の発振を同時に制御すること
を特徴とした集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198586A JPS6089937A (ja) | 1983-10-24 | 1983-10-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198586A JPS6089937A (ja) | 1983-10-24 | 1983-10-24 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089937A true JPS6089937A (ja) | 1985-05-20 |
Family
ID=16393638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198586A Pending JPS6089937A (ja) | 1983-10-24 | 1983-10-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089937A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180428A (ja) * | 1989-01-04 | 1990-07-13 | Nec Corp | リセット回路 |
| JPH04331383A (ja) * | 1990-12-04 | 1992-11-19 | Nec Corp | 半導体論理集積回路 |
| JPH06188722A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
| JPH06342042A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5551367A (en) * | 1978-10-11 | 1980-04-15 | Fujitsu Ltd | Measuring method for switching characteristic of semiconductor integrated circuit |
| JPS5764948A (en) * | 1980-10-08 | 1982-04-20 | Nec Corp | Integrated circuit device |
| JPS57197831A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Integration circuit chip |
-
1983
- 1983-10-24 JP JP58198586A patent/JPS6089937A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5551367A (en) * | 1978-10-11 | 1980-04-15 | Fujitsu Ltd | Measuring method for switching characteristic of semiconductor integrated circuit |
| JPS5764948A (en) * | 1980-10-08 | 1982-04-20 | Nec Corp | Integrated circuit device |
| JPS57197831A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Integration circuit chip |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180428A (ja) * | 1989-01-04 | 1990-07-13 | Nec Corp | リセット回路 |
| JPH04331383A (ja) * | 1990-12-04 | 1992-11-19 | Nec Corp | 半導体論理集積回路 |
| JPH06188722A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
| JPH06342042A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7791330B2 (en) | On-chip jitter measurement circuit | |
| US5459402A (en) | Delay time measuring circuit | |
| US4710653A (en) | Edge detector circuit and oscillator using same | |
| US6914459B2 (en) | Clock multiplier using masked control of clock pulses | |
| JPS6089937A (ja) | 集積回路装置 | |
| US6879201B1 (en) | Glitchless pulse generator | |
| US20040218459A1 (en) | Oscillation based access time measurement | |
| US7065684B1 (en) | Circuits and methods for measuring signal propagation delays on integrated circuits | |
| JP3847150B2 (ja) | 半導体集積回路とそのジッタ測定方法 | |
| JP2810713B2 (ja) | タイミング発生装置 | |
| JP2591849B2 (ja) | テスト回路 | |
| JP2765232B2 (ja) | 半導体論理集積回路 | |
| JP2819127B2 (ja) | 位相測定回路 | |
| JPH0366624B2 (ja) | ||
| JPH0627785B2 (ja) | 半導体集積回路 | |
| JPH01187968A (ja) | 半導体集積回路 | |
| JPH07109845B2 (ja) | 半導体集積回路 | |
| JP2003075479A (ja) | クロック源、時間測定装置、試験装置、発振器 | |
| JPH1123662A (ja) | Ｌｓｉ半導体装置 | |
| JPH10239401A (ja) | 半導体集積回路装置 | |
| JPH0526147B2 (ja) | ||
| JPS58201151A (ja) | 集積回路 | |
| JPS63193608A (ja) | 位相差検出回路 | |
| JP2006343345A (ja) | 半導体集積回路とそのジッタ測定方法 | |
| JPH02180428A (ja) | リセット回路 |