JPH06188722A - 半導体集積回路、およびそれを用いた半導体集積回路組合回路 - Google Patents
半導体集積回路、およびそれを用いた半導体集積回路組合回路Info
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- JPH06188722A JPH06188722A JP4354714A JP35471492A JPH06188722A JP H06188722 A JPH06188722 A JP H06188722A JP 4354714 A JP4354714 A JP 4354714A JP 35471492 A JP35471492 A JP 35471492A JP H06188722 A JPH06188722 A JP H06188722A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00323—Delay compensation
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- H—ELECTRICITY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【目的】 内部の遅延変動の検出、さらにはその自動補
正ができるゲートアレイを得、また、トータル回路とし
ての遅延変動の自動補正が可能なゲートアレイ組合回路
を得る。 【構成】 実使用論理部とは独立のダミーゲートでリン
グ発振回路を形成し、その発振パルスを基本パルス信号
を基準に計数手段でカウントし、また、計数手段の最初
のカウント値と以後のカウント値との差に基づいて、遅
延変動を補正するための制御データを生成する遅延補正
制御部を設けたゲートアレイ、および、そのゲートアレ
イを複数接続したチャンネル毎に、あるいは複数のチャ
ンネルに共通に前記遅延変動制御部を設けたゲートアレ
イ組合回路。
正ができるゲートアレイを得、また、トータル回路とし
ての遅延変動の自動補正が可能なゲートアレイ組合回路
を得る。 【構成】 実使用論理部とは独立のダミーゲートでリン
グ発振回路を形成し、その発振パルスを基本パルス信号
を基準に計数手段でカウントし、また、計数手段の最初
のカウント値と以後のカウント値との差に基づいて、遅
延変動を補正するための制御データを生成する遅延補正
制御部を設けたゲートアレイ、および、そのゲートアレ
イを複数接続したチャンネル毎に、あるいは複数のチャ
ンネルに共通に前記遅延変動制御部を設けたゲートアレ
イ組合回路。
Description
【０００１】
【産業上の利用分野】この発明は、複数のゲートが接続
されて所定の論理動作を実現するゲートアレイと、それ
を組み合わせて形成したゲートアレイ組合回路に関する
ものである。
されて所定の論理動作を実現するゲートアレイと、それ
を組み合わせて形成したゲートアレイ組合回路に関する
ものである。
【０００２】
【従来の技術】図２１は従来のゲートアレイを示すブロ
ック図であり、この場合、その一例として、出力制御付
２入力デコード式セレクタ用のクロック同期式回路を示
している。図において、１はこのゲートアレイの論理機
能を実現する実使用論理部を示し、２ａ，２ｂは出力制
御用の信号が入力される入力ピン、３ａ，３ｂはセレク
ト信号が入力される入力ピン、４は同期信号が入力され
るクロックピン、５ａ〜５ｄは当該実使用論理部１の出
力信号が出力される出力ピン、６ａ〜６ｄは実際に論理
動作を実行するナンドゲートを示す。
ック図であり、この場合、その一例として、出力制御付
２入力デコード式セレクタ用のクロック同期式回路を示
している。図において、１はこのゲートアレイの論理機
能を実現する実使用論理部を示し、２ａ，２ｂは出力制
御用の信号が入力される入力ピン、３ａ，３ｂはセレク
ト信号が入力される入力ピン、４は同期信号が入力され
るクロックピン、５ａ〜５ｄは当該実使用論理部１の出
力信号が出力される出力ピン、６ａ〜６ｄは実際に論理
動作を実行するナンドゲートを示す。
【０００３】次に動作について説明する。入力ピン２ａ
および２ｂに入力される出力制御用の信号ＯＥ1 および
ＯＥ2 が共にローレベルであれば、ナンドゲート６ａ〜
６ｄは全てアクティブ状態となる。逆に信号ＯＥ1 がハ
イレベルであればナンドゲート６ａおよび６ｂが、信号
ＯＥ2 がハイレベルであればナンドゲート６ｃおよび６
ｄが出力禁止状態となり、その出力ピン５ａおよび５ｂ
または出力ピン５ｃおよび５ｄは他の入力ピン３ａ，３
ｂ、およびクロックピン４の入力がいかなる信号であろ
うとローレベルに固定される。従って、信号ＯＥ1 およ
びＯＥ2 が共にローレベルである場合、入力ピン３ａお
よび３ｂのセレクト信号Ｉ1 およびＩ2により、出力ピ
ン５ａ〜５ｄの出力信号Ｙ1 〜Ｙ4 がセレクトできる。
セレクト信号Ｉ1 およびＩ2 が共にローレベルの時、出
力信号Ｙ1 として出力ピン５ａにクロックピン４に入力
された同期信号ＣＬＫが出力される。また、セレクト信
号Ｉ1 およびＩ2 が共にハイレベル時には出力ピン５ｂ
に、セレクト信号Ｉ1 がハイレベルでＩ2 がローレベル
時には出力ピン５ｃに、セレクト信号Ｉ1 がローレベ
ル、Ｉ2 がハイレベル時には出力ピン５ｄにそれぞれ同
期信号ＣＬＫが出力される。
および２ｂに入力される出力制御用の信号ＯＥ1 および
ＯＥ2 が共にローレベルであれば、ナンドゲート６ａ〜
６ｄは全てアクティブ状態となる。逆に信号ＯＥ1 がハ
イレベルであればナンドゲート６ａおよび６ｂが、信号
ＯＥ2 がハイレベルであればナンドゲート６ｃおよび６
ｄが出力禁止状態となり、その出力ピン５ａおよび５ｂ
または出力ピン５ｃおよび５ｄは他の入力ピン３ａ，３
ｂ、およびクロックピン４の入力がいかなる信号であろ
うとローレベルに固定される。従って、信号ＯＥ1 およ
びＯＥ2 が共にローレベルである場合、入力ピン３ａお
よび３ｂのセレクト信号Ｉ1 およびＩ2により、出力ピ
ン５ａ〜５ｄの出力信号Ｙ1 〜Ｙ4 がセレクトできる。
セレクト信号Ｉ1 およびＩ2 が共にローレベルの時、出
力信号Ｙ1 として出力ピン５ａにクロックピン４に入力
された同期信号ＣＬＫが出力される。また、セレクト信
号Ｉ1 およびＩ2 が共にハイレベル時には出力ピン５ｂ
に、セレクト信号Ｉ1 がハイレベルでＩ2 がローレベル
時には出力ピン５ｃに、セレクト信号Ｉ1 がローレベ
ル、Ｉ2 がハイレベル時には出力ピン５ｄにそれぞれ同
期信号ＣＬＫが出力される。
【０００４】なお、このような従来のゲートアレイに関
連した技術が記載された文献としては、米国特許明細書
第４，９０２，９８６号（１９９０．２．２０）などが
ある。
連した技術が記載された文献としては、米国特許明細書
第４，９０２，９８６号（１９９０．２．２０）などが
ある。
【０００５】
【発明が解決しようとする課題】従来のゲートアレイは
以上のように構成されているので、ＩＣ使用時の温度変
動等により内部回路の遅延に狂いが生じることがあり、
この狂いによりゲートアレイの出力信号とそれ以外の信
号とを組み合わせる場合には、遅延の狂いを考慮したマ
ージンを見積る必要があり、またゲートを使用したディ
レイ回路のようなタイミング精度の重要な回路はゲート
アレイ内部に入れることができないなどの問題点があっ
た。
以上のように構成されているので、ＩＣ使用時の温度変
動等により内部回路の遅延に狂いが生じることがあり、
この狂いによりゲートアレイの出力信号とそれ以外の信
号とを組み合わせる場合には、遅延の狂いを考慮したマ
ージンを見積る必要があり、またゲートを使用したディ
レイ回路のようなタイミング精度の重要な回路はゲート
アレイ内部に入れることができないなどの問題点があっ
た。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、温度変動等によるゲートアレイ
内部の遅延の狂いが検出でき、その遅延を自動補正でき
るゲートアレイを得ることを目的としており、さらにゲ
ートアレイを複数個組み合わせたシステム回路全体の遅
延の狂いをも検出，補正できるゲートアレイ組合回路を
得ることを目的とする。
ためになされたもので、温度変動等によるゲートアレイ
内部の遅延の狂いが検出でき、その遅延を自動補正でき
るゲートアレイを得ることを目的としており、さらにゲ
ートアレイを複数個組み合わせたシステム回路全体の遅
延の狂いをも検出，補正できるゲートアレイ組合回路を
得ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の発明に
係るゲートアレイは、実使用論理部とは独立のダミーゲ
ートを複数リング状に接続したリング発振回路と、この
リング発振回路の発生する発振パルスを基本パルス信号
を基準としてカウントする計数手段を設けたものであ
る。
係るゲートアレイは、実使用論理部とは独立のダミーゲ
ートを複数リング状に接続したリング発振回路と、この
リング発振回路の発生する発振パルスを基本パルス信号
を基準としてカウントする計数手段を設けたものであ
る。
【０００８】また、請求項２に記載の発明に係るゲート
アレイは、請求項１に記載のゲートアレイに、さらに実
使用論理部の遅延変動を補正する遅延量補正回路とリン
グ発振回路の遅延時間を制御する発振遅延制御回路、お
よび計数手段の最初のカウント値である基準カウント値
と以後のカウント値との差に基づいて遅延量補正回路と
前記発振遅延制御回路への制御データを作成する遅延補
正制御部を設けたものである。
アレイは、請求項１に記載のゲートアレイに、さらに実
使用論理部の遅延変動を補正する遅延量補正回路とリン
グ発振回路の遅延時間を制御する発振遅延制御回路、お
よび計数手段の最初のカウント値である基準カウント値
と以後のカウント値との差に基づいて遅延量補正回路と
前記発振遅延制御回路への制御データを作成する遅延補
正制御部を設けたものである。
【０００９】また、請求項３に記載の発明に係るゲート
アレイは、請求項１に記載のゲートアレイに、さらに実
使用論理部およびリング発振回路の電源電圧を制御する
電源電圧制御回路と、計数手段の最初のカウント値であ
る基準カウント値と以後のカウント値との差に基づいて
電源電圧制御回路への補正電圧を作成する遅延補正制御
部を設けたものである。
アレイは、請求項１に記載のゲートアレイに、さらに実
使用論理部およびリング発振回路の電源電圧を制御する
電源電圧制御回路と、計数手段の最初のカウント値であ
る基準カウント値と以後のカウント値との差に基づいて
電源電圧制御回路への補正電圧を作成する遅延補正制御
部を設けたものである。
【００１０】また、請求項４に記載の発明に係るゲート
アレイは、請求項３に記載のゲートアレイに、さらに基
準状態の時の基準状態データと基準状態における計数手
段のカウント値である基準カウント数、および基準状態
以外の時の状態データとその時の計数手段のカウント値
を補正データとして記憶する記憶手段を設け、遅延補正
制御部に、この記憶手段を計数手段のカウント値と基準
カウント数との比較結果に基づいて検索して、電源電圧
制御回路への補正電圧を生成する機能を持たせたもので
ある。
アレイは、請求項３に記載のゲートアレイに、さらに基
準状態の時の基準状態データと基準状態における計数手
段のカウント値である基準カウント数、および基準状態
以外の時の状態データとその時の計数手段のカウント値
を補正データとして記憶する記憶手段を設け、遅延補正
制御部に、この記憶手段を計数手段のカウント値と基準
カウント数との比較結果に基づいて検索して、電源電圧
制御回路への補正電圧を生成する機能を持たせたもので
ある。
【００１１】また、請求項５に記載の発明に係るゲート
アレイは、請求項２に記載のゲートアレイに、さらに基
準状態の時の基準状態データと基準状態における計数手
段のカウント値である基準カウント数、および基準状態
以外の時の状態データとその時の計数手段のカウント値
を補正データとして記憶する記憶手段を設け、遅延補正
制御部に、この記憶手段を計数手段のカウント値と基準
カウント数との比較結果に基づいて検索して、遅延量補
正回路および発振遅延制御回路への制御データを生成す
る機能を持たせたものである。
アレイは、請求項２に記載のゲートアレイに、さらに基
準状態の時の基準状態データと基準状態における計数手
段のカウント値である基準カウント数、および基準状態
以外の時の状態データとその時の計数手段のカウント値
を補正データとして記憶する記憶手段を設け、遅延補正
制御部に、この記憶手段を計数手段のカウント値と基準
カウント数との比較結果に基づいて検索して、遅延量補
正回路および発振遅延制御回路への制御データを生成す
る機能を持たせたものである。
【００１２】また、請求項６に記載の発明に係るゲート
アレイ組合回路は、実使用論理部とダミーゲート列を有
する複数のゲートアレイの、各実使用論理部を直列に接
続するとともに、ダミーゲート列を互いにリング状に接
続してリング発振回路を形成し、この複数のゲートアレ
イに対して、リング発振回路の発振パルスを基準パルス
信号に基づいてカウントする計数手段、遅延量補正回
路、発振遅延制御回路、および計数手段の最初のカウン
ト値である基準カウント値と以後のカウント値との差よ
り遅延変動を補正するための制御データを生成する遅延
補正制御部を１つずつ共通に設けたものである。
アレイ組合回路は、実使用論理部とダミーゲート列を有
する複数のゲートアレイの、各実使用論理部を直列に接
続するとともに、ダミーゲート列を互いにリング状に接
続してリング発振回路を形成し、この複数のゲートアレ
イに対して、リング発振回路の発振パルスを基準パルス
信号に基づいてカウントする計数手段、遅延量補正回
路、発振遅延制御回路、および計数手段の最初のカウン
ト値である基準カウント値と以後のカウント値との差よ
り遅延変動を補正するための制御データを生成する遅延
補正制御部を１つずつ共通に設けたものである。
【００１３】また、請求項７に記載の発明に係るゲート
アレイ組合回路は、実使用論理部、ダミーゲート列、お
よび電源電圧制御回路を有する複数のゲートアレイの、
各実使用論理部を直列に接続するとともに、ダミーゲー
ト列を互いにリング状に接続してリング発振回路を形成
し、この複数のゲートアレイに対して、リング発振回路
の発振パルスを基準パルス信号に基づいてカウントする
計数手段、および計数手段の最初のカウント値である基
準カウント値と以後のカウント値との差より遅延変動を
補正するための補正電圧を生成する遅延補正制御部を１
つずつ共通に設けたものである。
アレイ組合回路は、実使用論理部、ダミーゲート列、お
よび電源電圧制御回路を有する複数のゲートアレイの、
各実使用論理部を直列に接続するとともに、ダミーゲー
ト列を互いにリング状に接続してリング発振回路を形成
し、この複数のゲートアレイに対して、リング発振回路
の発振パルスを基準パルス信号に基づいてカウントする
計数手段、および計数手段の最初のカウント値である基
準カウント値と以後のカウント値との差より遅延変動を
補正するための補正電圧を生成する遅延補正制御部を１
つずつ共通に設けたものである。
【００１４】また、請求項８に記載の発明に係るゲート
アレイ組合回路は、請求項６に記載のゲートアレイ組合
回路を１つのチャンネルとし、計数手段、記憶手段、お
よび遅延補正制御部を複数のチャンネルに対して１つず
つ共通に設け、その遅延補正制御部より各チャンネルに
宛てて、遅延変動を補正するための制御データを送出す
るものである。
アレイ組合回路は、請求項６に記載のゲートアレイ組合
回路を１つのチャンネルとし、計数手段、記憶手段、お
よび遅延補正制御部を複数のチャンネルに対して１つず
つ共通に設け、その遅延補正制御部より各チャンネルに
宛てて、遅延変動を補正するための制御データを送出す
るものである。
【００１５】また、請求項９に記載の発明に係るゲート
アレイ組合回路は、請求項７に記載のゲートアレイ組合
回路を１つのチャンネルとし、計数手段、記憶手段、お
よび遅延補正制御部を複数のチャンネルに対して１つず
つ共通に設け、遅延補正制御部の発生する補正電圧を伝
達手段を用いて各チャンネルに個別に伝達するものであ
る。
アレイ組合回路は、請求項７に記載のゲートアレイ組合
回路を１つのチャンネルとし、計数手段、記憶手段、お
よび遅延補正制御部を複数のチャンネルに対して１つず
つ共通に設け、遅延補正制御部の発生する補正電圧を伝
達手段を用いて各チャンネルに個別に伝達するものであ
る。
【００１６】
【作用】請求項１に記載の発明における計数手段は、実
使用論理部とは独立のダミーゲートで形成したリング発
振回路の発振パルスを、基本パルス信号を基準にしてカ
ウントすることにより、温度変化等に伴うゲートアレイ
の遅延変動をそのカウント値によって認識可能とする。
使用論理部とは独立のダミーゲートで形成したリング発
振回路の発振パルスを、基本パルス信号を基準にしてカ
ウントすることにより、温度変化等に伴うゲートアレイ
の遅延変動をそのカウント値によって認識可能とする。
【００１７】また、請求項２に記載の発明における遅延
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
制御データを、実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給することにより、温度変化に
伴うゲートアレイの遅延変動の自動補正を可能とする。
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
制御データを、実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給することにより、温度変化に
伴うゲートアレイの遅延変動の自動補正を可能とする。
【００１８】また、請求項３に記載の発明における遅延
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
補正電圧を、実使用論理部およびリング発振回路の電源
電圧を制御する電源電圧制御回路に供給することによ
り、温度変化に伴うゲートアレイの遅延変動の自動補正
を可能とする。
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
補正電圧を、実使用論理部およびリング発振回路の電源
電圧を制御する電源電圧制御回路に供給することによ
り、温度変化に伴うゲートアレイの遅延変動の自動補正
を可能とする。
【００１９】また、請求項４に記載の発明における遅延
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、補正電圧を生成して電源電圧制御回路へ供給
することにより、温度変化に伴うゲートアレイの遅延変
動を自動的かつ最適に補正することを可能とする。
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、補正電圧を生成して電源電圧制御回路へ供給
することにより、温度変化に伴うゲートアレイの遅延変
動を自動的かつ最適に補正することを可能とする。
【００２０】また、請求項５に記載の発明における遅延
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、制御データを生成して遅延量補正回路および
発振遅延制御回路へ供給することにより、温度変化に伴
うゲートアレイの遅延変動を自動的かつ最適に補正する
ことを可能とする。
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、制御データを生成して遅延量補正回路および
発振遅延制御回路へ供給することにより、温度変化に伴
うゲートアレイの遅延変動を自動的かつ最適に補正する
ことを可能とする。
【００２１】また、請求項６に記載の発明における遅延
補正制御部は、直列接続された複数のゲートアレイに対
して共通に設けられ、各ゲートアレイのダミーゲート列
をリング状に接続して成るリング発振回路の発振パルス
をカウントする計数手段の、最初のカウント値である基
準カウント値と以後のカウント値との差より遅延変動を
補正するための制御データを生成し、それを複数のゲー
トアレイに共通に設けられた遅延量補正回路および発振
遅延制御回路に供給することにより、ゲートアレイ組合
回路トータルとしての遅延変動の自動補正を可能とす
る。
補正制御部は、直列接続された複数のゲートアレイに対
して共通に設けられ、各ゲートアレイのダミーゲート列
をリング状に接続して成るリング発振回路の発振パルス
をカウントする計数手段の、最初のカウント値である基
準カウント値と以後のカウント値との差より遅延変動を
補正するための制御データを生成し、それを複数のゲー
トアレイに共通に設けられた遅延量補正回路および発振
遅延制御回路に供給することにより、ゲートアレイ組合
回路トータルとしての遅延変動の自動補正を可能とす
る。
【００２２】また、請求項７に記載の発明における遅延
補正制御部は、直列接続された複数のゲートアレイに対
して共通に設けられ、各ゲートアレイのダミーゲート列
をリング状に接続して成るリング発振回路の発振パルス
をカウントする計数手段の、最初のカウント値である基
準カウント値と以後のカウント値との差より遅延変動を
補正するための補正電圧を生成し、それを各ゲートアレ
イの電源電圧制御回路に供給することにより、ゲートア
レイ組合回路トータルとしての遅延変動の自動補正を可
能とする。
補正制御部は、直列接続された複数のゲートアレイに対
して共通に設けられ、各ゲートアレイのダミーゲート列
をリング状に接続して成るリング発振回路の発振パルス
をカウントする計数手段の、最初のカウント値である基
準カウント値と以後のカウント値との差より遅延変動を
補正するための補正電圧を生成し、それを各ゲートアレ
イの電源電圧制御回路に供給することにより、ゲートア
レイ組合回路トータルとしての遅延変動の自動補正を可
能とする。
【００２３】また、請求項８に記載の発明におけるゲー
トアレイ組合回路は、請求項６に記載のゲートアレイ組
合回路を１つのチャンネルとし、各チャンネルに対して
１つずつの計数手段、記憶手段、および遅延補正制御部
を共通に設け、遅延補正制御部から各チャンネルに宛て
て制御データを送出することにより、チャンネル間の遅
延のバラツキも自動的に補正可能とする。
トアレイ組合回路は、請求項６に記載のゲートアレイ組
合回路を１つのチャンネルとし、各チャンネルに対して
１つずつの計数手段、記憶手段、および遅延補正制御部
を共通に設け、遅延補正制御部から各チャンネルに宛て
て制御データを送出することにより、チャンネル間の遅
延のバラツキも自動的に補正可能とする。
【００２４】また、請求項９に記載の発明におけるゲー
トアレイ組合回路は、請求項７に記載のゲートアレイ組
合回路を１つのチャンネルとし、各チャンネルに対して
１つずつの計数手段、記憶手段、および遅延補正制御部
を共通に設け、遅延補正制御部からの補正電圧を、各チ
ャンネル対応に設けられた伝達手段を介して供給するこ
とにより、チャンネル間の遅延のバラツキも自動的に補
正可能とする。
トアレイ組合回路は、請求項７に記載のゲートアレイ組
合回路を１つのチャンネルとし、各チャンネルに対して
１つずつの計数手段、記憶手段、および遅延補正制御部
を共通に設け、遅延補正制御部からの補正電圧を、各チ
ャンネル対応に設けられた伝達手段を介して供給するこ
とにより、チャンネル間の遅延のバラツキも自動的に補
正可能とする。
【００２５】
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１は請求項１に記載した発明の一実
施例を示すブロック図で、相当部分には図２１と同一符
号を付してその説明を省略する。図において、７は実使
用論理部１とは独立したダミーゲートをリング状に直列
接続して形成したリング発振回路、８はこのリング発振
回路７の発振パルスをカウントする計数手段としてのア
ップ・ダウンカウンタ、９ａ〜９ｄは各種信号の入力ピ
ン、１０ａ〜１０ｄはアップ・ダウンカウンタ８の設定
データが入力される入力ピン、１０ｅ〜１０ｉはアップ
・ダウンカウンタ８の計数データが出力される出力ピン
を示す。
ついて説明する。図１は請求項１に記載した発明の一実
施例を示すブロック図で、相当部分には図２１と同一符
号を付してその説明を省略する。図において、７は実使
用論理部１とは独立したダミーゲートをリング状に直列
接続して形成したリング発振回路、８はこのリング発振
回路７の発振パルスをカウントする計数手段としてのア
ップ・ダウンカウンタ、９ａ〜９ｄは各種信号の入力ピ
ン、１０ａ〜１０ｄはアップ・ダウンカウンタ８の設定
データが入力される入力ピン、１０ｅ〜１０ｉはアップ
・ダウンカウンタ８の計数データが出力される出力ピン
を示す。
【００２６】次に動作について説明する。なお、図１に
おいて実使用論理部１に関しては従来のものと同一回路
であるためその説明は省略する。図中のリング発振回路
７は入力ピン９ａに単パルスによる信号ＲＩＮＧＳＴが
入力されると、それがリング状のダミーゲート列を巡回
して発振する。このダミーゲート列のゲートを実使用論
理部１の入力から出力までのゲート数およびゲート種と
合わせておけば、このリング発振回路７のパルス間隔が
実使用論理部１の入力から出力までの遅延量とほぼ等し
くなる。
おいて実使用論理部１に関しては従来のものと同一回路
であるためその説明は省略する。図中のリング発振回路
７は入力ピン９ａに単パルスによる信号ＲＩＮＧＳＴが
入力されると、それがリング状のダミーゲート列を巡回
して発振する。このダミーゲート列のゲートを実使用論
理部１の入力から出力までのゲート数およびゲート種と
合わせておけば、このリング発振回路７のパルス間隔が
実使用論理部１の入力から出力までの遅延量とほぼ等し
くなる。
【００２７】このリング発振回路７の発振したパルスは
アップ・ダウンカウンタ８に入力される。アップ・ダウ
ンカウンタ８は入力ピン９ｄの入力信号Ｕ／Ｄによりア
ップカウントするか、ダウンカウントするかを決定す
る。ダウンカウントする場合には入力ピン１０ａ〜１０
ｄに与えられた値を入力ピン９ｂのロード信号Ｌ／Ｄに
て取り込み、それを初期値としてカウントダウンし、０
になった時点で出力ピン１０ｅに信号ＲＣＯを出力す
る。なお、アップカウント時にはカウント数が出力ピン
１０ｆ〜１０ｉに出力される。このアップ・ダウンカウ
ンタ８の入力ピン９ｃにイネーブル信号として高精度の
基本パルス信号ＳＴＤＣＬＫを入力すれば、この基本パ
ルス信号ＳＴＤＣＬＫのハイレベル時のみリング発振回
路７の発振パルスをカウントする。
アップ・ダウンカウンタ８に入力される。アップ・ダウ
ンカウンタ８は入力ピン９ｄの入力信号Ｕ／Ｄによりア
ップカウントするか、ダウンカウントするかを決定す
る。ダウンカウントする場合には入力ピン１０ａ〜１０
ｄに与えられた値を入力ピン９ｂのロード信号Ｌ／Ｄに
て取り込み、それを初期値としてカウントダウンし、０
になった時点で出力ピン１０ｅに信号ＲＣＯを出力す
る。なお、アップカウント時にはカウント数が出力ピン
１０ｆ〜１０ｉに出力される。このアップ・ダウンカウ
ンタ８の入力ピン９ｃにイネーブル信号として高精度の
基本パルス信号ＳＴＤＣＬＫを入力すれば、この基本パ
ルス信号ＳＴＤＣＬＫのハイレベル時のみリング発振回
路７の発振パルスをカウントする。
【００２８】図２はその動作を説明するためのタイムチ
ャートであり、図中、１５はその基本パルス信号（ＳＴ
ＤＣＬＫ信号）、１６はリング発振回路７の発振パルス
である。図示のように、ＳＴＤＣＬＫ信号１５がハイレ
ベルの間、即ち図２に１７で示した期間にリング発振回
路７の発振するパルス数がカウントされる。ここで、こ
のＳＴＤＣＬＫ信号１５が高精度であり、またゲートア
レイ内部の遅延変動をほとんど受けないものとすれば、
ゲートアレイ内部の遅延変動によりこの期間１７におけ
るカウント数に差が生じる。つまり、カウント数が多け
れば遅延量は小さく、カウント数が少なければ遅延量は
大きいことになる。
ャートであり、図中、１５はその基本パルス信号（ＳＴ
ＤＣＬＫ信号）、１６はリング発振回路７の発振パルス
である。図示のように、ＳＴＤＣＬＫ信号１５がハイレ
ベルの間、即ち図２に１７で示した期間にリング発振回
路７の発振するパルス数がカウントされる。ここで、こ
のＳＴＤＣＬＫ信号１５が高精度であり、またゲートア
レイ内部の遅延変動をほとんど受けないものとすれば、
ゲートアレイ内部の遅延変動によりこの期間１７におけ
るカウント数に差が生じる。つまり、カウント数が多け
れば遅延量は小さく、カウント数が少なければ遅延量は
大きいことになる。
【００２９】実施例２．次にこの発明の実施例２を図に
ついて説明する。図３は請求項１に記載した発明の他の
実施例を示すブロック図であり、図において、１１はリ
ング発振回路７の発振パルスをカウントする計数手段と
してのダウンカウンタ、１２はダウンカウンタ１１の出
力よりゲート信号を生成するセット・リセット型のフリ
ップフロップ、１３はフリップフロップ１２からのゲー
ト信号で開閉されるアンドゲート、１４はアンドゲート
１３を通過した基本パルス信号としての基準クロックＳ
ＴＤＣＬＫ２をカウントする計数手段としてのアップカ
ウンタを示し、９ｅはアップカウンタ１４のリセット信
号ＲＳＥＴが入力される入力ピンである。なお、その他
の部分には図１と同一符号を付してその説明を省略す
る。
ついて説明する。図３は請求項１に記載した発明の他の
実施例を示すブロック図であり、図において、１１はリ
ング発振回路７の発振パルスをカウントする計数手段と
してのダウンカウンタ、１２はダウンカウンタ１１の出
力よりゲート信号を生成するセット・リセット型のフリ
ップフロップ、１３はフリップフロップ１２からのゲー
ト信号で開閉されるアンドゲート、１４はアンドゲート
１３を通過した基本パルス信号としての基準クロックＳ
ＴＤＣＬＫ２をカウントする計数手段としてのアップカ
ウンタを示し、９ｅはアップカウンタ１４のリセット信
号ＲＳＥＴが入力される入力ピンである。なお、その他
の部分には図１と同一符号を付してその説明を省略す
る。
【００３０】次にその動作について説明する。ダウンカ
ウンタ１１は入力ピン１０ａ〜１０ｄに与えられる入力
値を入力ピン９ｂのロード信号Ｌ／Ｄにて取り込み、そ
れを初期値としてリング発振回路７の発振するパルス数
をカウントする。それと同時に入力ピン９ｂのロード信
号Ｌ／Ｄはフリップフロップ１２のセット端子Ｓにも入
力され、このフリップフロップ１２の否定側の出力Ｐは
ハイレベルとなり、アンドゲート１３に入力される。
ウンタ１１は入力ピン１０ａ〜１０ｄに与えられる入力
値を入力ピン９ｂのロード信号Ｌ／Ｄにて取り込み、そ
れを初期値としてリング発振回路７の発振するパルス数
をカウントする。それと同時に入力ピン９ｂのロード信
号Ｌ／Ｄはフリップフロップ１２のセット端子Ｓにも入
力され、このフリップフロップ１２の否定側の出力Ｐは
ハイレベルとなり、アンドゲート１３に入力される。
【００３１】ここで、図４はその動作を説明するための
タイムチャートである。図において、１６はリング発振
回路７からの発振パルス、１８は入力ピン９ｂのロード
信号、１９はダウンカウンタ１１から出力されるボロー
信号、２０はフリップフロップの否定出力Ｐ、２１は入
力ピン９ｃに入力される基本パルス信号としての基準ク
ロック信号（ＳＴＤＣＬＫ信号）を示す。カウントダウ
ンを始めたダウンカウンタ１１は、カウント値が０にな
った時、ボロー信号をフリップフロップ１２のリセット
端子Ｒに入力する。これによりフリップフロップ１２の
否定出力Ｐはローレベルとなる。従って、アンドゲート
１３は入力ピン９ｂにロード信号が与えられてからフリ
ップフロップ１２がボロー信号を発生するまでの間アク
ティブ状態となる。このアクティブ状態中、入力ピン９
ｃに入力されたＳＴＤＣＬＫ２信号がアンドゲート１３
を通り、アップカウンタ１４にてカウントされる。ＳＴ
ＤＣＬＫ２信号に高い周波数のパルスを用いれば、ゲー
トアレイ内部の遅延変動の検出能力が上がる。
タイムチャートである。図において、１６はリング発振
回路７からの発振パルス、１８は入力ピン９ｂのロード
信号、１９はダウンカウンタ１１から出力されるボロー
信号、２０はフリップフロップの否定出力Ｐ、２１は入
力ピン９ｃに入力される基本パルス信号としての基準ク
ロック信号（ＳＴＤＣＬＫ信号）を示す。カウントダウ
ンを始めたダウンカウンタ１１は、カウント値が０にな
った時、ボロー信号をフリップフロップ１２のリセット
端子Ｒに入力する。これによりフリップフロップ１２の
否定出力Ｐはローレベルとなる。従って、アンドゲート
１３は入力ピン９ｂにロード信号が与えられてからフリ
ップフロップ１２がボロー信号を発生するまでの間アク
ティブ状態となる。このアクティブ状態中、入力ピン９
ｃに入力されたＳＴＤＣＬＫ２信号がアンドゲート１３
を通り、アップカウンタ１４にてカウントされる。ＳＴ
ＤＣＬＫ２信号に高い周波数のパルスを用いれば、ゲー
トアレイ内部の遅延変動の検出能力が上がる。
【００３２】実施例３．次にこの発明の実施例３を図に
ついて説明する。図５は請求項２に記載した発明の一実
施例を示すブロック図であり、図１および図３と同一部
分には同一符号を付して説明を省く。図５において、１
ｂは実使用論理部、８ｂはアップカウント用とダウンカ
ウント用のクロック入力が独立したアップ・ダウンカウ
ンタ、１０ｊはそのアップ・ダウンカウンタ８ｂの初期
値が入力される入力ピン、９ｅは初期データセット用の
信号（ＤＳＥＴ信号）が入力される入力ピン、１３ｂ〜
１３ｄは動作制御用のアンドゲート、２２ａ〜２２ｄは
同じく動作制御用オアゲート、２３はディレイ回路、２
４ａ〜２４ｂは動作制御用の排他論理和ゲート、２５ａ
はアップカウンタ１４の内容をラッチするラッチ回路、
２５ｂはアップカウンタ１４の内容とラッチ回路２５の
内容を比較する比較手段としてのディジタル比較器、２
６はアップ・ダウンカウンタ８ｂ、フリップフロップ１
２、アンドゲート１３ｂ〜１３ｄ、オアゲート２２ａ〜
２２ｄ、ディレイ回路２３、排他論理和ゲート２４ａ，
２４ｂ、ラッチ回路２５ａ、ディジタル比較器２５ｂよ
り成る遅延補正制御部、２７はアップ・ダウンカウンタ
８ｂのカウント値をデコードするデコーダ、２８ａは実
使用論理部１ｂの同期クロックタイミング制御を行う遅
延量補正回路、２８ｂは遅延量補正回路２８ａの制御に
合わせてリング発振用ダミーゲートの制御を行う発振遅
延制御回路を示す。なお、７ｂはこの発振遅延制御回路
２８ｂを含んでいる点で図１に符号７を付したものとは
異なるリング発振回路である。
ついて説明する。図５は請求項２に記載した発明の一実
施例を示すブロック図であり、図１および図３と同一部
分には同一符号を付して説明を省く。図５において、１
ｂは実使用論理部、８ｂはアップカウント用とダウンカ
ウント用のクロック入力が独立したアップ・ダウンカウ
ンタ、１０ｊはそのアップ・ダウンカウンタ８ｂの初期
値が入力される入力ピン、９ｅは初期データセット用の
信号（ＤＳＥＴ信号）が入力される入力ピン、１３ｂ〜
１３ｄは動作制御用のアンドゲート、２２ａ〜２２ｄは
同じく動作制御用オアゲート、２３はディレイ回路、２
４ａ〜２４ｂは動作制御用の排他論理和ゲート、２５ａ
はアップカウンタ１４の内容をラッチするラッチ回路、
２５ｂはアップカウンタ１４の内容とラッチ回路２５の
内容を比較する比較手段としてのディジタル比較器、２
６はアップ・ダウンカウンタ８ｂ、フリップフロップ１
２、アンドゲート１３ｂ〜１３ｄ、オアゲート２２ａ〜
２２ｄ、ディレイ回路２３、排他論理和ゲート２４ａ，
２４ｂ、ラッチ回路２５ａ、ディジタル比較器２５ｂよ
り成る遅延補正制御部、２７はアップ・ダウンカウンタ
８ｂのカウント値をデコードするデコーダ、２８ａは実
使用論理部１ｂの同期クロックタイミング制御を行う遅
延量補正回路、２８ｂは遅延量補正回路２８ａの制御に
合わせてリング発振用ダミーゲートの制御を行う発振遅
延制御回路を示す。なお、７ｂはこの発振遅延制御回路
２８ｂを含んでいる点で図１に符号７を付したものとは
異なるリング発振回路である。
【００３３】また、図６はその動作を説明するためのタ
イミングチャートであり、図において、２９は入力ピン
９ｃに入力されるＳＴＤＣＬＫ信号で、アップカウンタ
１４のイネーブル入力および排他論理和ゲート２４ａの
入力信号、３０はＳＴＤＣＬＫ信号２９がディレイ回路
２３によりディレイしたもので、オアゲート２２ｂ入力
および排他論理和ゲート２４ｂの入力信号、３１はオア
ゲート２２ｂにより論理和がとられた排他論理和ゲート
２４ａおよび２４ｂの入力信号、３２は排他論理和ゲー
ト２４ｂの出力でアップカウンタ１４のリセット信号、
３３は排他論理和ゲート２４ａの出力でアンドゲート１
３ｂ，１３ｃ，１３ｄそれぞれの入力信号、３４は入力
ピン９ｅに入力される初期データを取り込むためのＤＳ
ＥＴ信号により動作するフリップフロップ１２の出力信
号、３５はアンドゲート１３ｄの出力でラッチ回路２５
ａのトリガ信号、３６はリング発振回路７ｂによる発振
パルスでアップカウンタ１４のクロック入力信号、３７
はディジタル比較器２５ｂのＡ＞Ｂ出力信号、３８は同
じくＡ＜Ｂ出力信号、３９はディジタル比較器２５ｂの
比較結果によりアップ・ダウンカウンタ８ｂのカウント
値を制御するアンドゲート１３ｂの出力信号、４０は同
じくアンドゲート１３ｃの出力信号を示す。
イミングチャートであり、図において、２９は入力ピン
９ｃに入力されるＳＴＤＣＬＫ信号で、アップカウンタ
１４のイネーブル入力および排他論理和ゲート２４ａの
入力信号、３０はＳＴＤＣＬＫ信号２９がディレイ回路
２３によりディレイしたもので、オアゲート２２ｂ入力
および排他論理和ゲート２４ｂの入力信号、３１はオア
ゲート２２ｂにより論理和がとられた排他論理和ゲート
２４ａおよび２４ｂの入力信号、３２は排他論理和ゲー
ト２４ｂの出力でアップカウンタ１４のリセット信号、
３３は排他論理和ゲート２４ａの出力でアンドゲート１
３ｂ，１３ｃ，１３ｄそれぞれの入力信号、３４は入力
ピン９ｅに入力される初期データを取り込むためのＤＳ
ＥＴ信号により動作するフリップフロップ１２の出力信
号、３５はアンドゲート１３ｄの出力でラッチ回路２５
ａのトリガ信号、３６はリング発振回路７ｂによる発振
パルスでアップカウンタ１４のクロック入力信号、３７
はディジタル比較器２５ｂのＡ＞Ｂ出力信号、３８は同
じくＡ＜Ｂ出力信号、３９はディジタル比較器２５ｂの
比較結果によりアップ・ダウンカウンタ８ｂのカウント
値を制御するアンドゲート１３ｂの出力信号、４０は同
じくアンドゲート１３ｃの出力信号を示す。
【００３４】次に動作について説明する。入力ピン９ｃ
に入力されるＳＴＤＣＬＫ信号は高精度の周期パルスで
図６に示すような信号とすると、図５のディレイ回路２
３の出力はそれよりＴｄだけ遅延した図６に３０で示す
信号となり、これら両信号を入力したオアゲート２２ｂ
の出力は図６に３１で示すものとなる。なお、２２ａ，
２２ｃ，２２ｄのオアゲートはタイミング合わせのため
のダミーゲートであり、図６のタイミングチャートでは
無視されている。故に、排他論理和ゲート２４ａおよび
２４ｂの出力信号はそれぞれ図６に３２および３３で示
される信号となる。初期の基準カウント値を検出する際
は、初期データセット用の入力ピン１０ｊからの入力値
により実使用論理部１ｂの遅延量補正回路２８ａおよび
発振遅延制御回路２８ｂのセレクトを初期値にし、入力
ピン９ｅよりＤＳＥＴ信号を入力する。
に入力されるＳＴＤＣＬＫ信号は高精度の周期パルスで
図６に示すような信号とすると、図５のディレイ回路２
３の出力はそれよりＴｄだけ遅延した図６に３０で示す
信号となり、これら両信号を入力したオアゲート２２ｂ
の出力は図６に３１で示すものとなる。なお、２２ａ，
２２ｃ，２２ｄのオアゲートはタイミング合わせのため
のダミーゲートであり、図６のタイミングチャートでは
無視されている。故に、排他論理和ゲート２４ａおよび
２４ｂの出力信号はそれぞれ図６に３２および３３で示
される信号となる。初期の基準カウント値を検出する際
は、初期データセット用の入力ピン１０ｊからの入力値
により実使用論理部１ｂの遅延量補正回路２８ａおよび
発振遅延制御回路２８ｂのセレクトを初期値にし、入力
ピン９ｅよりＤＳＥＴ信号を入力する。
【００３５】図６に３２で示す排他論理和ゲート２４ｂ
の出力信号は、アップカウンタ１４をリセットし、ＳＴ
ＤＣＬＫ信号２９がハイレベルの間だけ、アップカウン
タ１４はリング発振回路７ｂの発振パルス３６を０から
カウントする。ここで入力ピン９ｅに初期データ取り込
み用の信号ＤＳＥＴ信号が入力されると、セット・リセ
ット型のフリップフロップ１２の肯定出力Ｑは図６に３
４で示すようにハイレベルとなり、排他論理和ゲート２
４ａより出力される図６に３３で示した信号のパルスを
１発だけ通してアンドゲート１３ｄより出力する。この
アンドゲート１３ｄを通過した信号３５によりラッチ回
路２５ａはアップカウンタ１４のカウント値をラッチ
し、この最初のラッチデータを基準カウント値としてデ
ィジタル比較器２５ｂのＢデータに入力する。以降、Ｓ
ＴＤＣＬＫ信号２９がハイレベル期間だけリング発振回
路７ｂの発振パルスはカウントされ、そのカウント値は
ディジタル比較器２５ｂのＡデータに入力される。
の出力信号は、アップカウンタ１４をリセットし、ＳＴ
ＤＣＬＫ信号２９がハイレベルの間だけ、アップカウン
タ１４はリング発振回路７ｂの発振パルス３６を０から
カウントする。ここで入力ピン９ｅに初期データ取り込
み用の信号ＤＳＥＴ信号が入力されると、セット・リセ
ット型のフリップフロップ１２の肯定出力Ｑは図６に３
４で示すようにハイレベルとなり、排他論理和ゲート２
４ａより出力される図６に３３で示した信号のパルスを
１発だけ通してアンドゲート１３ｄより出力する。この
アンドゲート１３ｄを通過した信号３５によりラッチ回
路２５ａはアップカウンタ１４のカウント値をラッチ
し、この最初のラッチデータを基準カウント値としてデ
ィジタル比較器２５ｂのＢデータに入力する。以降、Ｓ
ＴＤＣＬＫ信号２９がハイレベル期間だけリング発振回
路７ｂの発振パルスはカウントされ、そのカウント値は
ディジタル比較器２５ｂのＡデータに入力される。
【００３６】ディジタル比較器２５ｂでは基準カウント
値であるＡデータと、現状のカウント値であるＢデータ
とを比較し、その大小を図６に３７または３８で示す信
号のように出力する。今、基準カウント値よりも現状の
カウント値が多かった場合、カウント終了時の図６に３
３で示す信号のタイミングにて、アップ・ダウンカウン
タ８ｂのアップカウント用入力にパルス信号３９が送ら
れる。このパルス信号３９によりアップ・ダウンカウン
タ８ｂはカウントアップされ、そのデータがデコーダ２
７に出力される。デコーダ２７はアップ・ダウンカウン
タ８ｂのカウント値により遅延量補正回路２８ａの適当
なゲート数をセレクトし、実使用論理部１ｂの同期クロ
ックを遅延させる。例えば、上記取り上げた基準カウン
ト値よりも現状のカウント値が多かった場合は、実使用
論理部１ｂの内部動作が全体的に速くなっていると考え
られるため、遅延量補正回路２８ａのゲートを現状より
も少なくすると同時に、発振遅延制御回路２８ｂのゲー
トも遅延量補正回路２８ａのゲートと同数もしくは同等
分少なくする。
値であるＡデータと、現状のカウント値であるＢデータ
とを比較し、その大小を図６に３７または３８で示す信
号のように出力する。今、基準カウント値よりも現状の
カウント値が多かった場合、カウント終了時の図６に３
３で示す信号のタイミングにて、アップ・ダウンカウン
タ８ｂのアップカウント用入力にパルス信号３９が送ら
れる。このパルス信号３９によりアップ・ダウンカウン
タ８ｂはカウントアップされ、そのデータがデコーダ２
７に出力される。デコーダ２７はアップ・ダウンカウン
タ８ｂのカウント値により遅延量補正回路２８ａの適当
なゲート数をセレクトし、実使用論理部１ｂの同期クロ
ックを遅延させる。例えば、上記取り上げた基準カウン
ト値よりも現状のカウント値が多かった場合は、実使用
論理部１ｂの内部動作が全体的に速くなっていると考え
られるため、遅延量補正回路２８ａのゲートを現状より
も少なくすると同時に、発振遅延制御回路２８ｂのゲー
トも遅延量補正回路２８ａのゲートと同数もしくは同等
分少なくする。
【００３７】以下、上記の動作を繰り返し、リング発振
回路７ｂによるカウント数を初期の基準値に合わせるよ
う自動補正がかけられる。
回路７ｂによるカウント数を初期の基準値に合わせるよ
う自動補正がかけられる。
【００３８】実施例４．次にこの発明の実施例４を図に
ついて説明する。図７は請求項２に記載した発明の他の
実施例を示すブロック図で、図５に示した実施例３にお
けるアンドゲート１３ｂ，１３ｃ、ラッチ回路２５ａ、
ディジタル比較器２５ｂ、デコーダ２７、アップ・ダウ
ンカウンタ８ｂなどの種々の制御回路をマイクロコンピ
ュータ（以下、ＭＣＵという）４５で置き換えたもの
で、図５とほぼ同様な動作をする。なお、この実施例４
では、ＭＣＵ４５を実使用論理部１ｂと同一チップ上に
構成してあるが、別チップとしてもよい。
ついて説明する。図７は請求項２に記載した発明の他の
実施例を示すブロック図で、図５に示した実施例３にお
けるアンドゲート１３ｂ，１３ｃ、ラッチ回路２５ａ、
ディジタル比較器２５ｂ、デコーダ２７、アップ・ダウ
ンカウンタ８ｂなどの種々の制御回路をマイクロコンピ
ュータ（以下、ＭＣＵという）４５で置き換えたもの
で、図５とほぼ同様な動作をする。なお、この実施例４
では、ＭＣＵ４５を実使用論理部１ｂと同一チップ上に
構成してあるが、別チップとしてもよい。
【００３９】実施例５．次にこの発明の実施例５を図に
ついて説明する。図８は請求項３に記載した発明の一実
施例に示すブロック図で、これまでに説明された部分に
ついてはその説明を省略する。図８において、５０ａお
よび５０ｂはアップ・ダウンカウンタ８のアップ・ダウ
ン制御信号を作るアンドゲート、５１は同じくアップ・
ダウン制御信号を作るセット・リセット型のフリップフ
ロップ、５２ａはアップ・ダウンカウンタ８の基準値を
保持するラッチ回路、５２ｂはアップ・ダウンカウンタ
８のダウン残値を保持するラッチ回路、５３はラッチ回
路５２ｂにて保持されたデータに基づく電圧を発生する
Ｄ／Ａコンバータ、５４はＤ／Ａコンバータ５３の出力
を電源の電圧Ｖｃｃに加算して出力するオペアンプを示
す。
ついて説明する。図８は請求項３に記載した発明の一実
施例に示すブロック図で、これまでに説明された部分に
ついてはその説明を省略する。図８において、５０ａお
よび５０ｂはアップ・ダウンカウンタ８のアップ・ダウ
ン制御信号を作るアンドゲート、５１は同じくアップ・
ダウン制御信号を作るセット・リセット型のフリップフ
ロップ、５２ａはアップ・ダウンカウンタ８の基準値を
保持するラッチ回路、５２ｂはアップ・ダウンカウンタ
８のダウン残値を保持するラッチ回路、５３はラッチ回
路５２ｂにて保持されたデータに基づく電圧を発生する
Ｄ／Ａコンバータ、５４はＤ／Ａコンバータ５３の出力
を電源の電圧Ｖｃｃに加算して出力するオペアンプを示
す。
【００４０】また、図９において、３５ｂは入力ピン９
ｅより入力されるＤＳＥＴ信号、４１はフリップフロッ
プ５１の肯定出力Ｑ、４２はアップ・ダウンカウンタ８
のカウントアップ値、４３は同カウンタのカウントダウ
ン値、４４はラッチ回路５２ｂにて保持されたカウント
ダウン残値を示す。
ｅより入力されるＤＳＥＴ信号、４１はフリップフロッ
プ５１の肯定出力Ｑ、４２はアップ・ダウンカウンタ８
のカウントアップ値、４３は同カウンタのカウントダウ
ン値、４４はラッチ回路５２ｂにて保持されたカウント
ダウン残値を示す。
【００４１】次に動作について説明する。図８におい
て、初期データを取り込むためのＤＳＥＴ信号３５ｂ
は、初期の基準カウント値を検出する際に、図９に３５
ｂで示すタイミングで入力ピン９ｅに入力される。この
ＤＳＥＴ信号３５ｂはフリップフロップ１２のセット端
子Ｓに送られ、それによってフリップフロップ１２の肯
定出力Ｑはハイ状態となり、アンドゲート５０ａおよび
５０ｂはアクティブ状態となる。この状態にてＳＴＤＣ
ＬＫ信号２９と同期して排他論理和ゲート２４ｂより出
力される。図９に３２で示す信号がアンドゲート５０ａ
に入力されると、その信号はそのままアンドゲート５０
ａを通過してフリップフロップ５１のセット端子Ｓに入
力される。従って、フリップフロップ５１の肯定出力Ｑ
はハイ状態となる。次に、排他論理和ゲート２４ａより
出力される、図９に３３で示す信号がアクティブ状態と
なっているアンドゲート５０ｂを通過してフリップフロ
ップ５１のリセット端子Ｒに入力される。これによりフ
リップフロップ５１の肯定出力Ｑはロー状態となり、図
９に４１で示す信号のように変化する。又、同時にフリ
ップフロップ１２もこのアンドゲート５０ａからの信号
によってロー状態となり、アンドゲート５０ａおよび５
０ｂは閉じられる。
て、初期データを取り込むためのＤＳＥＴ信号３５ｂ
は、初期の基準カウント値を検出する際に、図９に３５
ｂで示すタイミングで入力ピン９ｅに入力される。この
ＤＳＥＴ信号３５ｂはフリップフロップ１２のセット端
子Ｓに送られ、それによってフリップフロップ１２の肯
定出力Ｑはハイ状態となり、アンドゲート５０ａおよび
５０ｂはアクティブ状態となる。この状態にてＳＴＤＣ
ＬＫ信号２９と同期して排他論理和ゲート２４ｂより出
力される。図９に３２で示す信号がアンドゲート５０ａ
に入力されると、その信号はそのままアンドゲート５０
ａを通過してフリップフロップ５１のセット端子Ｓに入
力される。従って、フリップフロップ５１の肯定出力Ｑ
はハイ状態となる。次に、排他論理和ゲート２４ａより
出力される、図９に３３で示す信号がアクティブ状態と
なっているアンドゲート５０ｂを通過してフリップフロ
ップ５１のリセット端子Ｒに入力される。これによりフ
リップフロップ５１の肯定出力Ｑはロー状態となり、図
９に４１で示す信号のように変化する。又、同時にフリ
ップフロップ１２もこのアンドゲート５０ａからの信号
によってロー状態となり、アンドゲート５０ａおよび５
０ｂは閉じられる。
【００４２】ここで、図９に４１で示す信号がハイ状態
の時には、アップ・ダウンカウンタ８はカウントアップ
され、この信号４１およびＳＴＤＣＬＫ信号２９がとも
にロー状態になるまでリング発振回路７の発振パルス３
６をカウントし続ける。なお、このアップ・ダウンカウ
ンタ８のカウント値は、ラッチ回路５２ａにより保持さ
れる。この保持データが図９に４２で示す基準カウント
値となる。
の時には、アップ・ダウンカウンタ８はカウントアップ
され、この信号４１およびＳＴＤＣＬＫ信号２９がとも
にロー状態になるまでリング発振回路７の発振パルス３
６をカウントし続ける。なお、このアップ・ダウンカウ
ンタ８のカウント値は、ラッチ回路５２ａにより保持さ
れる。この保持データが図９に４２で示す基準カウント
値となる。
【００４３】なお、ＤＳＥＴ信号３５ｂが入力されない
時は、ＳＴＤＣＬＫ信号２９がハイ状態の時に、アップ
・ダウンカウンタ８はこの基準カウント値から、リング
発振回路７の発振パルス３６をカウントダウンしてゆ
く。そして、図９に４３で示すカウントダウン残値は一
旦ラッチ回路５２ｂによりラッチされ、図９に４４で示
すＤ／Ａコンバータ５３の入力ディジタル値となる。Ｄ
／Ａコンバータ５３はこのラッチ回路５２ｂがラッチし
ているカウントダウン残値の保持データ４４に見合う補
正電圧をオペアンプ５４に出力し、オペアンプ５４はこ
のＤ／Ａコンバータ５３からの補正電圧を電源の電圧Ｖ
ｃｃに加算して、実使用論理部１およびリング発振回路
７に供給し、それが電源電圧として使用される。
時は、ＳＴＤＣＬＫ信号２９がハイ状態の時に、アップ
・ダウンカウンタ８はこの基準カウント値から、リング
発振回路７の発振パルス３６をカウントダウンしてゆ
く。そして、図９に４３で示すカウントダウン残値は一
旦ラッチ回路５２ｂによりラッチされ、図９に４４で示
すＤ／Ａコンバータ５３の入力ディジタル値となる。Ｄ
／Ａコンバータ５３はこのラッチ回路５２ｂがラッチし
ているカウントダウン残値の保持データ４４に見合う補
正電圧をオペアンプ５４に出力し、オペアンプ５４はこ
のＤ／Ａコンバータ５３からの補正電圧を電源の電圧Ｖ
ｃｃに加算して、実使用論理部１およびリング発振回路
７に供給し、それが電源電圧として使用される。
【００４４】例えば、基準カウント値を検出した時より
も周囲温度が上がり、実使用論理部１の動作が遅くなれ
ば、図９に４３で示すカウントダウン残値は大きくな
り、Ｄ／Ａコンバータ５３の出力電圧はその分だけ大き
くなる。この電圧が大きくなると、当然、オペアンプ５
４の出力する補正電圧も上昇し、実使用論理部１および
リング発振回路７に供給される電源電圧は高くなる。Ｃ
ＭＯＳ回路では電源電圧が高くなれば、一般に動作速度
が速くなるため、リング発振回路７の動作速度も速くな
り、一定時間内に出力されるパルス数は増える。パルス
数が増えれば、カウントダウン残値４３は減り、基準カ
ウント値と同等、またはそれに近くなる。
も周囲温度が上がり、実使用論理部１の動作が遅くなれ
ば、図９に４３で示すカウントダウン残値は大きくな
り、Ｄ／Ａコンバータ５３の出力電圧はその分だけ大き
くなる。この電圧が大きくなると、当然、オペアンプ５
４の出力する補正電圧も上昇し、実使用論理部１および
リング発振回路７に供給される電源電圧は高くなる。Ｃ
ＭＯＳ回路では電源電圧が高くなれば、一般に動作速度
が速くなるため、リング発振回路７の動作速度も速くな
り、一定時間内に出力されるパルス数は増える。パルス
数が増えれば、カウントダウン残値４３は減り、基準カ
ウント値と同等、またはそれに近くなる。
【００４５】実施例６．次にこの発明の実施例６につい
て説明する。図１０は請求項３に記載した発明の他の実
施例に示すブロック図で、図８に示した実施例５におけ
るラッチ回路５２ａおよび５２ｂ、Ｄ／Ａコンバータ５
３等の種々の制御回路をＭＣＵ５５に置き換えたもの
で、図８とほぼ同様の動作をする。なお、この実施例６
ではＭＣＵ５５を同チップ上に構成したものを示した
が、外部の別チップ上に配置してもよい。
て説明する。図１０は請求項３に記載した発明の他の実
施例に示すブロック図で、図８に示した実施例５におけ
るラッチ回路５２ａおよび５２ｂ、Ｄ／Ａコンバータ５
３等の種々の制御回路をＭＣＵ５５に置き換えたもの
で、図８とほぼ同様の動作をする。なお、この実施例６
ではＭＣＵ５５を同チップ上に構成したものを示した
が、外部の別チップ上に配置してもよい。
【００４６】実施例７．次にこの発明の実施例７を図に
ついて説明する。図１１は請求項３に記載した発明のさ
らに他の実施例を示すブロック図で、これまでに説明さ
れた部分についてはその説明を省く。図１１において、
５６はアップ・ダウンカウンタ８のカウント値をもと
に、パルスを作るＤ型のフリップフロップ、５７はＳＴ
ＤＣＬＫ信号とフリップフロップ５６にて作られたパル
スとの位相差を検出して、それに見合う補正電圧を発生
させるフェーズドロックループ回路（ＰＬＬ回路）を示
す。
ついて説明する。図１１は請求項３に記載した発明のさ
らに他の実施例を示すブロック図で、これまでに説明さ
れた部分についてはその説明を省く。図１１において、
５６はアップ・ダウンカウンタ８のカウント値をもと
に、パルスを作るＤ型のフリップフロップ、５７はＳＴ
ＤＣＬＫ信号とフリップフロップ５６にて作られたパル
スとの位相差を検出して、それに見合う補正電圧を発生
させるフェーズドロックループ回路（ＰＬＬ回路）を示
す。
【００４７】また、図１２において、４５はアップ・ダ
ウンカウンタ８の出力するボロー信号、４６はフリップ
フロップ５６にて作られるパルス、４７は入力ピン９ｃ
に入力されるＳＴＤＣＬＫ信号、４８はフリップフロッ
プ５６で作られるパルス４７とＳＴＤＣＬＫ信号４７と
の位相差を示す。
ウンカウンタ８の出力するボロー信号、４６はフリップ
フロップ５６にて作られるパルス、４７は入力ピン９ｃ
に入力されるＳＴＤＣＬＫ信号、４８はフリップフロッ
プ５６で作られるパルス４７とＳＴＤＣＬＫ信号４７と
の位相差を示す。
【００４８】次に動作について説明する。図１２に３２
で示される排他論理和ゲート２４ｂの出力信号がＳＴＤ
ＣＬＫ信号４７の立上り部と同時にフリップフロップ５
６のリセット端子Ｒに入力されると、その否定出力Ｐも
図１２に４６で示すようにハイ状態になる。また、アッ
プ・ダウンカウンタ８がカウントダウンを終了し、ボロ
ー信号を出力すると、このフリップフロップ５６の否定
出力Ｐからの信号４６はロー状態となる。ＰＬＬ回路５
７はこの信号４６とＳＴＤＣＬＫ信号４７との位相差４
８を検出し、それに見合う電圧をオペアンプ５４に出力
する構成にしておけば、実施例５および６と同様に動作
をする。
で示される排他論理和ゲート２４ｂの出力信号がＳＴＤ
ＣＬＫ信号４７の立上り部と同時にフリップフロップ５
６のリセット端子Ｒに入力されると、その否定出力Ｐも
図１２に４６で示すようにハイ状態になる。また、アッ
プ・ダウンカウンタ８がカウントダウンを終了し、ボロ
ー信号を出力すると、このフリップフロップ５６の否定
出力Ｐからの信号４６はロー状態となる。ＰＬＬ回路５
７はこの信号４６とＳＴＤＣＬＫ信号４７との位相差４
８を検出し、それに見合う電圧をオペアンプ５４に出力
する構成にしておけば、実施例５および６と同様に動作
をする。
【００４９】実施例８．次にこの発明の実施例８を図に
ついて説明する。図１３は請求項４に記載した発明の一
実施例を示すブロック図で、これまでに説明された部分
についてはその説明を省く。図１３において、５９は基
準状態における状態データと基準カウント数、およびそ
れ以外の状態における状態データとカウント値を保持す
る記憶手段としてのデータメモリ、６０はアップ・ダウ
ンカウンタ８のカウント値と基準カウント数との差に基
づいてデータメモリ５９を検索し、オペアンプ５４に与
える補正電圧を生成するＭＣＵを示す。
ついて説明する。図１３は請求項４に記載した発明の一
実施例を示すブロック図で、これまでに説明された部分
についてはその説明を省く。図１３において、５９は基
準状態における状態データと基準カウント数、およびそ
れ以外の状態における状態データとカウント値を保持す
る記憶手段としてのデータメモリ、６０はアップ・ダウ
ンカウンタ８のカウント値と基準カウント数との差に基
づいてデータメモリ５９を検索し、オペアンプ５４に与
える補正電圧を生成するＭＣＵを示す。
【００５０】次に動作について説明する。ここで、図１
４および図１５はそのＭＣＵ６０の動作の流れを示すフ
ローチャートである。なお、ＭＣＵ６０およびデータメ
モリ５９以外の部分の動作については実施例１〜７まで
に説明されているのでその説明を省略する。
４および図１５はそのＭＣＵ６０の動作の流れを示すフ
ローチャートである。なお、ＭＣＵ６０およびデータメ
モリ５９以外の部分の動作については実施例１〜７まで
に説明されているのでその説明を省略する。
【００５１】ＭＣＵ６０はステップＳＴ１０２にてまず
各種パラメータを初期化し、ステップＳＴ１０３にてリ
ング発振回路７のリング発振をスタートさせて、全ての
回路が安定動作するよう一定の時間待った後、ステップ
ＳＴ１０４にてこのリング発振によって発生させられた
パルス数を、入力ピン９ｃより入力されるＳＴＤＣＬＫ
信号に合わせてアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０５でそのカウント値を基準カウン
ト数としてデータメモリ５９に保存する。次に、ステッ
プＳＴ１０７にて内蔵するＤ／Ａコンバータのデータに
“１”を加算し、ステップＳＴ１０８にて再びリング発
振のパルス数をアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０９でそのカウント数が前記基準カ
ウント数よりも１つだけ大きいかどうかをチェックす
る。その結果、１つだけ大きくなければステップＳＴ１
０６に戻り、１つだけ大きい場合にはステップＳＴ１１
１にてその時のＤ／Ａコンバータのデータをデータメモ
リ５９のＣ番地に保存する。以下、ステップＳＴ１１０
でＣ番地のインクリメントを行いながらこの動作を繰り
返してゆくと、基準カウント数よりも測定カウント数が
大きい場合のカウント数の差によるＤ／Ａコンバータの
補正最適値がデータメモリ５９内に準備されたことにな
る。
各種パラメータを初期化し、ステップＳＴ１０３にてリ
ング発振回路７のリング発振をスタートさせて、全ての
回路が安定動作するよう一定の時間待った後、ステップ
ＳＴ１０４にてこのリング発振によって発生させられた
パルス数を、入力ピン９ｃより入力されるＳＴＤＣＬＫ
信号に合わせてアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０５でそのカウント値を基準カウン
ト数としてデータメモリ５９に保存する。次に、ステッ
プＳＴ１０７にて内蔵するＤ／Ａコンバータのデータに
“１”を加算し、ステップＳＴ１０８にて再びリング発
振のパルス数をアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０９でそのカウント数が前記基準カ
ウント数よりも１つだけ大きいかどうかをチェックす
る。その結果、１つだけ大きくなければステップＳＴ１
０６に戻り、１つだけ大きい場合にはステップＳＴ１１
１にてその時のＤ／Ａコンバータのデータをデータメモ
リ５９のＣ番地に保存する。以下、ステップＳＴ１１０
でＣ番地のインクリメントを行いながらこの動作を繰り
返してゆくと、基準カウント数よりも測定カウント数が
大きい場合のカウント数の差によるＤ／Ａコンバータの
補正最適値がデータメモリ５９内に準備されたことにな
る。
【００５２】また、同様にステップＳＴ１２１〜ＳＴ１
３０を繰り返し実行してゆくと、基準カウント数より測
定カウント数が小さい場合の補正最適値がデータメモリ
５９内に準備される。
３０を繰り返し実行してゆくと、基準カウント数より測
定カウント数が小さい場合の補正最適値がデータメモリ
５９内に準備される。
【００５３】上記のように、予め補正最適値がデータメ
モリ５９上に準備された後、ステップＳＴ１４３にてリ
ング発振のパルス数をカウントし、そのカウント数が基
準カウント数と同じであれば、ステップＳＴ１４６にて
一定時間待機した後、ステップＳＴ１４３に戻る。ま
た、カウント値が基準カウント数と異なる場合には、そ
の差により図１４で説明した処理にて準備された最適補
正値をステップＳＴ１５０にてセレクトして内蔵するＤ
／Ａコンバータにセットし、再びステップＳＴ１４３に
処理を戻してリング発振のパルス数をカウントする。
モリ５９上に準備された後、ステップＳＴ１４３にてリ
ング発振のパルス数をカウントし、そのカウント数が基
準カウント数と同じであれば、ステップＳＴ１４６にて
一定時間待機した後、ステップＳＴ１４３に戻る。ま
た、カウント値が基準カウント数と異なる場合には、そ
の差により図１４で説明した処理にて準備された最適補
正値をステップＳＴ１５０にてセレクトして内蔵するＤ
／Ａコンバータにセットし、再びステップＳＴ１４３に
処理を戻してリング発振のパルス数をカウントする。
【００５４】このように、図１５に示す動作を繰り返
し、その都度オペアンプ５４に相当する補正電圧を出力
することにより、温度変化等によるＣＭＯＳ内部の遅延
変化を自動補正することができる。なお、ステップＳＴ
１４８にてカウント値と基準カウント数との差が準備さ
れた補正最適値のデータ範囲を逸脱していることが検出
された場合には、ステップＳＴ１４９にてエラー処理が
行われる。
し、その都度オペアンプ５４に相当する補正電圧を出力
することにより、温度変化等によるＣＭＯＳ内部の遅延
変化を自動補正することができる。なお、ステップＳＴ
１４８にてカウント値と基準カウント数との差が準備さ
れた補正最適値のデータ範囲を逸脱していることが検出
された場合には、ステップＳＴ１４９にてエラー処理が
行われる。
【００５５】実施例９．なお、上記実施例８では、検索
処理手段としてのＭＣＵ６０の出力を電源電圧制御回路
としてのオペアンプ５４に入力し、電源電圧を調整して
実使用論理部１およびリング発振回路７の遅延量を制御
する場合について説明したが、検索処理手段の出力を遅
延量補正回路および発振遅延制御回路に入力して、実使
用論理部１およびリング発振回路７の遅延量を制御する
ようにしてもよい。図１６は請求項５に記載したそのよ
うな発明の一実施例を示すブロック図であり、図におい
て、５９ｂは基準状態における状態データと基準カウン
ト数、およびそれ以外の状態における状態データとカウ
ント値を保持する記憶手段としてのデータメモリ、６０
ｂはアップカウンタ１４のカウント値と基準カウント数
との差に基づいてデータメモリ５９ｂを検索し、遅延量
補正回路２８ａおよび発振遅延制御回路２８ｂに与える
制御データを生成するＭＣＵを示す。
処理手段としてのＭＣＵ６０の出力を電源電圧制御回路
としてのオペアンプ５４に入力し、電源電圧を調整して
実使用論理部１およびリング発振回路７の遅延量を制御
する場合について説明したが、検索処理手段の出力を遅
延量補正回路および発振遅延制御回路に入力して、実使
用論理部１およびリング発振回路７の遅延量を制御する
ようにしてもよい。図１６は請求項５に記載したそのよ
うな発明の一実施例を示すブロック図であり、図におい
て、５９ｂは基準状態における状態データと基準カウン
ト数、およびそれ以外の状態における状態データとカウ
ント値を保持する記憶手段としてのデータメモリ、６０
ｂはアップカウンタ１４のカウント値と基準カウント数
との差に基づいてデータメモリ５９ｂを検索し、遅延量
補正回路２８ａおよび発振遅延制御回路２８ｂに与える
制御データを生成するＭＣＵを示す。
【００５６】このＭＣＵ６０ｂも前記実施例８における
ＭＣＵ６０と同様に動作し、制御データを遅延量補正回
路２８ａおよび発振遅延制御回路２８ｂに出力すること
により、温度変化等によるＣＭＯＳ内部の遅延変化を自
動補正する。
ＭＣＵ６０と同様に動作し、制御データを遅延量補正回
路２８ａおよび発振遅延制御回路２８ｂに出力すること
により、温度変化等によるＣＭＯＳ内部の遅延変化を自
動補正する。
【００５７】実施例１０．次にこの発明の実施例１０を
図について説明する。図１７は請求項６に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１７において、６１
は実施例３で説明した図５に示すものと同様のゲートア
レイであるが、リング発振回路を形成する部分に入出力
ピンが設けられたタイプのもの、６２ａ〜６２ｎは実使
用論理部１ｂとリング発振回路を形成する部分のみを有
するゲートアレイで、これらゲートアレイ６１および６
２ａ〜６２ｎの実使用論理部１ｂはその論理が直列に接
続されている。また、リング発振を形成する部分には入
出力ピンが独自に設けられており、６３ａ〜６３ｎはリ
ング発振回路を形成する部分のダミーゲート出力ピン、
６４ａ〜６４ｎは同じくダミーゲート入力ピン、６５ａ
〜６５ｎはリング発振部の帰還入力ピン、６６ａ〜６６
ｎは同じく帰還出力ピンを示し、６７は直列接続された
複数のダミーゲートより成り、前記各入出力ピン６３ａ
〜６６ｎにてリング状に接続されてリング状発振回路を
形成するダミーゲート列を示す。
図について説明する。図１７は請求項６に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１７において、６１
は実施例３で説明した図５に示すものと同様のゲートア
レイであるが、リング発振回路を形成する部分に入出力
ピンが設けられたタイプのもの、６２ａ〜６２ｎは実使
用論理部１ｂとリング発振回路を形成する部分のみを有
するゲートアレイで、これらゲートアレイ６１および６
２ａ〜６２ｎの実使用論理部１ｂはその論理が直列に接
続されている。また、リング発振を形成する部分には入
出力ピンが独自に設けられており、６３ａ〜６３ｎはリ
ング発振回路を形成する部分のダミーゲート出力ピン、
６４ａ〜６４ｎは同じくダミーゲート入力ピン、６５ａ
〜６５ｎはリング発振部の帰還入力ピン、６６ａ〜６６
ｎは同じく帰還出力ピンを示し、６７は直列接続された
複数のダミーゲートより成り、前記各入出力ピン６３ａ
〜６６ｎにてリング状に接続されてリング状発振回路を
形成するダミーゲート列を示す。
【００５８】次に動作について説明する。ゲートアレイ
６１および６２ａ〜６２ｎのダミーゲート列６７は、図
１６に示すように、ダミーゲート出力ピン６３ａをダミ
ーゲート入力ピン６４ａへ、ダミーゲート出力ピン６３
ｂをダミーゲート入力ピン６４ｂへ、・・・とそれぞれ
接続し、ダミーゲート出力ピン６３ｎを帰還入力ピン６
５ｎへ接続する。また、同様に帰還入力ピン６５ａを帰
還出力ピン６６ａへ、帰還入力ピン６５ｂを帰還出力ピ
ン６６ｂへ、・・・とそれぞれ接続することにより、ゲ
ートアレイ６１および６２ａ〜６２ｎの全てのダミーゲ
ート列６７が１つのリングで繋ったことになり、リング
発振回路が形成される。この状態にてリング発振をさ
せ、そのパルス数に応じて遅延量補正回路２８ａと発振
遅延制御回路２８ｂを遅延補正制御部２６で制御して、
各ゲートアレイ６１，６２ａ〜６２ｎまでの各実使用論
理部１ｂのトータルの伝搬遅延の変動を補正する。その
補正制御動作に関しては実施例５の場合と同様であるた
めその説明を省略する。
６１および６２ａ〜６２ｎのダミーゲート列６７は、図
１６に示すように、ダミーゲート出力ピン６３ａをダミ
ーゲート入力ピン６４ａへ、ダミーゲート出力ピン６３
ｂをダミーゲート入力ピン６４ｂへ、・・・とそれぞれ
接続し、ダミーゲート出力ピン６３ｎを帰還入力ピン６
５ｎへ接続する。また、同様に帰還入力ピン６５ａを帰
還出力ピン６６ａへ、帰還入力ピン６５ｂを帰還出力ピ
ン６６ｂへ、・・・とそれぞれ接続することにより、ゲ
ートアレイ６１および６２ａ〜６２ｎの全てのダミーゲ
ート列６７が１つのリングで繋ったことになり、リング
発振回路が形成される。この状態にてリング発振をさ
せ、そのパルス数に応じて遅延量補正回路２８ａと発振
遅延制御回路２８ｂを遅延補正制御部２６で制御して、
各ゲートアレイ６１，６２ａ〜６２ｎまでの各実使用論
理部１ｂのトータルの伝搬遅延の変動を補正する。その
補正制御動作に関しては実施例５の場合と同様であるた
めその説明を省略する。
【００５９】実施例１１．次にこの発明の実施例１１を
図について説明する。図１８は請求項７に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分に関してはその説明を省く。図１８において、６８
は実施例５で説明したものと同様のゲートアレイである
が、リング発振用回路を形成する部分に入出力ピンが設
けられたタイプのもの、６９ａ〜６９ｎは実使用論理部
１とダミーゲート列６７および遅延変動補正のために電
源電圧Ｖｃｃを制御する電源電圧制御回路としてのオペ
アンプ５４のみを有するゲートアレイで、これらゲート
アレイ６８，６９ａ〜６９ｎの実使用論理部１はその論
理が直列に接続されており、ダミーゲート列６７も入出
力ピン６３ａ〜６３ｎ，６４ａ〜６４ｎ，６５ａ〜６５
ｎ，６６ａ〜６６ｎによってリング状に接続されてい
る。また、７０ａ〜７０ｎは各ゲートアレイ６９ａ〜６
９ｎのオペアンプ５４への補正電圧が入力される入力ピ
ンを示し、７１はゲートアレイ６８よりその補正電圧を
出力する出力ピンを示す。
図について説明する。図１８は請求項７に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分に関してはその説明を省く。図１８において、６８
は実施例５で説明したものと同様のゲートアレイである
が、リング発振用回路を形成する部分に入出力ピンが設
けられたタイプのもの、６９ａ〜６９ｎは実使用論理部
１とダミーゲート列６７および遅延変動補正のために電
源電圧Ｖｃｃを制御する電源電圧制御回路としてのオペ
アンプ５４のみを有するゲートアレイで、これらゲート
アレイ６８，６９ａ〜６９ｎの実使用論理部１はその論
理が直列に接続されており、ダミーゲート列６７も入出
力ピン６３ａ〜６３ｎ，６４ａ〜６４ｎ，６５ａ〜６５
ｎ，６６ａ〜６６ｎによってリング状に接続されてい
る。また、７０ａ〜７０ｎは各ゲートアレイ６９ａ〜６
９ｎのオペアンプ５４への補正電圧が入力される入力ピ
ンを示し、７１はゲートアレイ６８よりその補正電圧を
出力する出力ピンを示す。
【００６０】次に動作について説明する。この場合も前
記実施例１０の場合と同様にダミーゲート列６７は１つ
のリングとして接続されてリング状発振回路を形成して
リング発振している。遅延補正制御部２６はそのリング
発振のパルス数に応じた補正電圧を出力するが、この一
連の動作は図８に示した実施例５の場合と同様である。
この補正電圧はゲートアレイ６８の出力ピン７１より出
力され、各ゲートアレイ６９ａ〜６９ｎの入力ピン７０
ａ〜７０ｎに入力される。各ゲートアレイ６８，６９ａ
〜６９ｎではその補正電圧をそれぞれのオペアンプ５４
に入力し、オペアンプ５４はその補正電圧を電源電圧Ｖ
ｃｃと加算する。各ゲートアレイ６８，６９ａ〜６９ｎ
ではこのオペアンプ５４の出力電圧が実使用論理部１お
よびダミーゲート列６７の電源電圧として使用される。
このことにより各ゲートアレイ６８，６９ａ〜６９ｎま
での実使用論理部１のトータル伝搬遅延の変動が補正さ
れる。
記実施例１０の場合と同様にダミーゲート列６７は１つ
のリングとして接続されてリング状発振回路を形成して
リング発振している。遅延補正制御部２６はそのリング
発振のパルス数に応じた補正電圧を出力するが、この一
連の動作は図８に示した実施例５の場合と同様である。
この補正電圧はゲートアレイ６８の出力ピン７１より出
力され、各ゲートアレイ６９ａ〜６９ｎの入力ピン７０
ａ〜７０ｎに入力される。各ゲートアレイ６８，６９ａ
〜６９ｎではその補正電圧をそれぞれのオペアンプ５４
に入力し、オペアンプ５４はその補正電圧を電源電圧Ｖ
ｃｃと加算する。各ゲートアレイ６８，６９ａ〜６９ｎ
ではこのオペアンプ５４の出力電圧が実使用論理部１お
よびダミーゲート列６７の電源電圧として使用される。
このことにより各ゲートアレイ６８，６９ａ〜６９ｎま
での実使用論理部１のトータル伝搬遅延の変動が補正さ
れる。
【００６１】実施例１２．次にこの発明の実施例１２を
図について説明する。図１９は請求項８に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１９において、６１
ａ〜６１ｍは図１７に符号６１を付したゲートアレイの
中から遅延補正制御部２６とアップカウンタ１４を除い
たものであり、このゲートアレイ６１ａ〜６１ｍの１つ
とゲートアレイ６２ａ〜６２ｎとによって１つのチャン
ネルが構成され、システムにはこのような同一構成のチ
ャンネルがｍチャンネルある。また、７２は各チャンネ
ルのダミーゲート列６７で形成されるリング発振回路に
よるパルス出力をチャンネル毎にセレクトするセレク
タ、７３は図１６に示した実施例９におけるデータメモ
リ５９をチャンネル毎に拡張した記憶手段としてのデー
タメモリ、７４はこのデータメモリ７３を検索して制御
データを生成するとともにセレクタ７２の制御や各チャ
ンネルへの制御データの分配等、種々のデータ処理を司
る遅延補正制御部としてのＭＣＵを示す。
図について説明する。図１９は請求項８に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１９において、６１
ａ〜６１ｍは図１７に符号６１を付したゲートアレイの
中から遅延補正制御部２６とアップカウンタ１４を除い
たものであり、このゲートアレイ６１ａ〜６１ｍの１つ
とゲートアレイ６２ａ〜６２ｎとによって１つのチャン
ネルが構成され、システムにはこのような同一構成のチ
ャンネルがｍチャンネルある。また、７２は各チャンネ
ルのダミーゲート列６７で形成されるリング発振回路に
よるパルス出力をチャンネル毎にセレクトするセレク
タ、７３は図１６に示した実施例９におけるデータメモ
リ５９をチャンネル毎に拡張した記憶手段としてのデー
タメモリ、７４はこのデータメモリ７３を検索して制御
データを生成するとともにセレクタ７２の制御や各チャ
ンネルへの制御データの分配等、種々のデータ処理を司
る遅延補正制御部としてのＭＣＵを示す。
【００６２】次に動作について説明する。１つのチャン
ネルにおいては各ゲートアレイのダミーゲート列６７が
１つのリング発振回路を形成しており、それぞれのチャ
ンネルのリング発振回路の発振パルスはセレクタ７２に
入力される。セレクタ７２はＭＣＵ７４の指示に従い、
各チャンネルを１チャンネルずつセレクトし、その発振
パルスをアップ・ダウンカウンタ８に入力する。ＭＣＵ
７４はアップ・ダウンカウンタ８にてカウントされた値
に基づいてデータメモリ７３を検索し、各チャンネル毎
の制御データと、チャンネルを区別するためのコード信
号を送信する。各チャンネルでは自身のコードが付けら
れた制御データを受け取ると、基準カウント数に等しい
遅延を得るように遅延量補正回路２８ａおよび発振遅延
制御回路２８ｂを制御する。なお、その一連の動作は実
施例３の場合と同様であるのでその説明は省略する。
ネルにおいては各ゲートアレイのダミーゲート列６７が
１つのリング発振回路を形成しており、それぞれのチャ
ンネルのリング発振回路の発振パルスはセレクタ７２に
入力される。セレクタ７２はＭＣＵ７４の指示に従い、
各チャンネルを１チャンネルずつセレクトし、その発振
パルスをアップ・ダウンカウンタ８に入力する。ＭＣＵ
７４はアップ・ダウンカウンタ８にてカウントされた値
に基づいてデータメモリ７３を検索し、各チャンネル毎
の制御データと、チャンネルを区別するためのコード信
号を送信する。各チャンネルでは自身のコードが付けら
れた制御データを受け取ると、基準カウント数に等しい
遅延を得るように遅延量補正回路２８ａおよび発振遅延
制御回路２８ｂを制御する。なお、その一連の動作は実
施例３の場合と同様であるのでその説明は省略する。
【００６３】実施例１３．次にこの発明の実施例１３を
図について説明する。図２０は請求項９に記載した発明
の一実施例を示すブロック図で、これまでに説明した部
分に関してはその説明を省く。図２０において、６８ａ
〜６８ｍは図１８に符号６８を付したゲートアレイの中
から遅延補正制御部２６とアップ・ダウンカウンタ８を
除いたものであり、このゲートアレイ６８ａ〜６８ｍの
１つとゲートアレイ６９ａ〜６９ｎとによって１つのチ
ャンネルが構成され、システムにはこのような同一構成
のチャンネルがｍチャンネルある。また、７５ａ〜７５
ｍは各チャンネル毎に設けられ、ＭＣＵ７３が各チャン
ネル毎に発生した補正電圧を該当するチャンネルに供給
するための伝達手段としてのサンプルアンドホールド回
路を示す。
図について説明する。図２０は請求項９に記載した発明
の一実施例を示すブロック図で、これまでに説明した部
分に関してはその説明を省く。図２０において、６８ａ
〜６８ｍは図１８に符号６８を付したゲートアレイの中
から遅延補正制御部２６とアップ・ダウンカウンタ８を
除いたものであり、このゲートアレイ６８ａ〜６８ｍの
１つとゲートアレイ６９ａ〜６９ｎとによって１つのチ
ャンネルが構成され、システムにはこのような同一構成
のチャンネルがｍチャンネルある。また、７５ａ〜７５
ｍは各チャンネル毎に設けられ、ＭＣＵ７３が各チャン
ネル毎に発生した補正電圧を該当するチャンネルに供給
するための伝達手段としてのサンプルアンドホールド回
路を示す。
【００６４】次に動作について説明する。各チャンネル
のリング発振回路の発振パルスをアップ・ダウンカウン
タ８でカウントし、そのカウント値に基づいてデータメ
モリ７３を検索し、各チャンネルの制御データを作るま
では実施例１２の場合と同様である。ＭＣＵ７４はこの
制御データより各チャンネル毎の補正電圧と各チャンネ
ルを区別するためのサンプルおよびホールド信号をそれ
ぞれのチャンネルのサンプルアンドホールド回路７５ａ
〜７５ｍに送る。各チャンネルでは電源電圧制御回路５
４が与えられた補正電圧に基づいて、基準カウント数に
等しい遅延を得るように電源電圧を制御する。なお、そ
の一連の動作は実施例５の場合と同様であるのでその説
明は省略する。
のリング発振回路の発振パルスをアップ・ダウンカウン
タ８でカウントし、そのカウント値に基づいてデータメ
モリ７３を検索し、各チャンネルの制御データを作るま
では実施例１２の場合と同様である。ＭＣＵ７４はこの
制御データより各チャンネル毎の補正電圧と各チャンネ
ルを区別するためのサンプルおよびホールド信号をそれ
ぞれのチャンネルのサンプルアンドホールド回路７５ａ
〜７５ｍに送る。各チャンネルでは電源電圧制御回路５
４が与えられた補正電圧に基づいて、基準カウント数に
等しい遅延を得るように電源電圧を制御する。なお、そ
の一連の動作は実施例５の場合と同様であるのでその説
明は省略する。
【００６５】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、実使用論理部とは独立のダミーゲートでリング
発振回路を形成し、その発振パルスを基本パルス信号を
基準にしてカウントするように構成したので、そのカウ
ント値によって、温度変化等に伴う実使用論理部におけ
る伝搬遅延量の変動を検出することが可能なゲートアレ
イが得られる効果がある。
よれば、実使用論理部とは独立のダミーゲートでリング
発振回路を形成し、その発振パルスを基本パルス信号を
基準にしてカウントするように構成したので、そのカウ
ント値によって、温度変化等に伴う実使用論理部におけ
る伝搬遅延量の変動を検出することが可能なゲートアレ
イが得られる効果がある。
【００６６】また、請求項２に記載の発明によれば、計
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて制御データを生成し、そ
の制御データを実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給するように構成したので、温
度変化に伴う実使用論理部の伝搬遅延量の変動を自動的
に補正できるゲートアレイが得られる効果がある。
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて制御データを生成し、そ
の制御データを実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給するように構成したので、温
度変化に伴う実使用論理部の伝搬遅延量の変動を自動的
に補正できるゲートアレイが得られる効果がある。
【００６７】また、請求項３に記載の発明によれば、計
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて補正電圧を生成し、その
補正電圧を実使用論理部およびリング発振回路の電源電
圧を制御する電源電圧制御回路に供給するように構成し
たので、温度変化に伴う実使用論理部の伝搬遅延量の変
動を自動的に補正できるゲートアレイが得られる効果が
ある。
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて補正電圧を生成し、その
補正電圧を実使用論理部およびリング発振回路の電源電
圧を制御する電源電圧制御回路に供給するように構成し
たので、温度変化に伴う実使用論理部の伝搬遅延量の変
動を自動的に補正できるゲートアレイが得られる効果が
ある。
【００６８】また、請求項４に記載の発明によれば、補
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して補正電圧を生成し、それを電源電圧
制御回路に供給するように構成したので、状態変更量を
考察した最適な補正値を導き出すことができるゲートア
レイが得られる効果がある。
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して補正電圧を生成し、それを電源電圧
制御回路に供給するように構成したので、状態変更量を
考察した最適な補正値を導き出すことができるゲートア
レイが得られる効果がある。
【００６９】また、請求項５に記載の発明によれば、補
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して制御データを生成し、それを遅延量
補正回路および発振遅延制御回路に供給するように構成
したので、状態変更量を考察した最適な補正値を導き出
すことができるゲートアレイが得られる効果がある。
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して制御データを生成し、それを遅延量
補正回路および発振遅延制御回路に供給するように構成
したので、状態変更量を考察した最適な補正値を導き出
すことができるゲートアレイが得られる効果がある。
【００７０】また、請求項６に記載の発明によれば、複
数のゲートアレイを直列に接続してそれらのダミーゲー
ト列をリング状に接続してリング発振回路を形成し、そ
の発振パルスをカウントする計数手段を１つ設けて、そ
の最初のカウント値である基準カウント値と以後のカウ
ント値との差より遅延変動を補正するための制御データ
を生成して、共通の遅延量補正回路および発振遅延制御
回路に供給するように構成したので、回路トータルでの
遅延変動を自動補正できるゲートアレイ組合回路が得ら
れる効果がある。
数のゲートアレイを直列に接続してそれらのダミーゲー
ト列をリング状に接続してリング発振回路を形成し、そ
の発振パルスをカウントする計数手段を１つ設けて、そ
の最初のカウント値である基準カウント値と以後のカウ
ント値との差より遅延変動を補正するための制御データ
を生成して、共通の遅延量補正回路および発振遅延制御
回路に供給するように構成したので、回路トータルでの
遅延変動を自動補正できるゲートアレイ組合回路が得ら
れる効果がある。
【００７１】また、請求項７に記載の発明によれば、複
数のゲートアレイを直列に接続してそれらのダミーゲー
ト列をリング状に接続してリング発振回路を形成し、そ
の発振パルスをカウントする計数手段を１つ設けて、そ
の最初のカウント値である基準カウント値と以後のカウ
ント値との差より遅延変動を補正するための補正電圧を
生成し、それを各ゲートアレイの電源電圧制御回路に供
給するように構成したので、回路トータルでの遅延変動
を自動補正できるゲートアレイ組合回路が得られる効果
がある。
数のゲートアレイを直列に接続してそれらのダミーゲー
ト列をリング状に接続してリング発振回路を形成し、そ
の発振パルスをカウントする計数手段を１つ設けて、そ
の最初のカウント値である基準カウント値と以後のカウ
ント値との差より遅延変動を補正するための補正電圧を
生成し、それを各ゲートアレイの電源電圧制御回路に供
給するように構成したので、回路トータルでの遅延変動
を自動補正できるゲートアレイ組合回路が得られる効果
がある。
【００７２】また、請求項８に記載の発明によれば、請
求項６に記載のゲートアレイ組合回路を１つのチャンネ
ルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部から各チャンネル宛に制御データを送出する
ように構成したので、チャンネル毎の伝搬遅延量の補正
ができ、チャンネル間の遅延のバラツキも自動的に補正
できるゲートアレイ組合回路が得られる効果がある。
求項６に記載のゲートアレイ組合回路を１つのチャンネ
ルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部から各チャンネル宛に制御データを送出する
ように構成したので、チャンネル毎の伝搬遅延量の補正
ができ、チャンネル間の遅延のバラツキも自動的に補正
できるゲートアレイ組合回路が得られる効果がある。
【００７３】また、請求項９に記載の発明によれば、請
求項７に記載のゲートアレイ組合回路を１つのチャンネ
ルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部からの補正電圧を、各チャンネル対応に設け
られた伝達手段を介して供給するように構成したので、
チャンネル毎の伝搬遅延量の補正ができ、チャンネル間
の遅延のバラツキも自動的に補正できるゲートアレイ組
合回路が得られる効果がある。
求項７に記載のゲートアレイ組合回路を１つのチャンネ
ルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部からの補正電圧を、各チャンネル対応に設け
られた伝達手段を介して供給するように構成したので、
チャンネル毎の伝搬遅延量の補正ができ、チャンネル間
の遅延のバラツキも自動的に補正できるゲートアレイ組
合回路が得られる効果がある。
【図１】この発明の実施例１によるゲートアレイを示す
ブロック図である。
ブロック図である。
【図２】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図３】この発明の実施例２によるゲートアレイを示す
ブロック図である。
ブロック図である。
【図４】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図５】この発明の実施例３によるゲートアレイを示す
ブロック図である。
ブロック図である。
【図６】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図７】この発明の実施例４によるゲートアレイを示す
ブロック図である。
ブロック図である。
【図８】この発明の実施例５によるゲートアレイを示す
ブロック図である。
ブロック図である。
【図９】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図１０】この発明の実施例６によるゲートアレイを示
すブロック図である。
すブロック図である。
【図１１】この発明の実施例７によるゲートアレイを示
すブロック図である。
すブロック図である。
【図１２】上記実施例の内部動作のタイミングを示すタ
イムチャートである。
イムチャートである。
【図１３】この発明の実施例８によるゲートアレイを示
すブロック図である。
すブロック図である。
【図１４】上記実施例の動作の流れを示すフローチャー
トである。
トである。
【図１５】上記実施例の動作の流れを示すフローチャー
トである。
トである。
【図１６】この発明の実施例９によるゲートアレイを示
すブロック図である。
すブロック図である。
【図１７】この発明の実施例１０によるゲートアレイ組
合回路を示すブロック図である。
合回路を示すブロック図である。
【図１８】この発明の実施例１１によるゲートアレイ組
合回路を示すブロック図である。
合回路を示すブロック図である。
【図１９】この発明の実施例１２によるゲートアレイ組
合回路を示すブロック図である。
合回路を示すブロック図である。
【図２０】この発明の実施例１３を示すゲートアレイ組
合回路を示すブロック図である。
合回路を示すブロック図である。
【図２１】従来のゲートアレイを示すブロック図であ
る。
る。
１ 実使用論理部 １ｂ 実使用論理部 ７ リング発振回路 ７ｂ リング発振回路 ８ 計数手段（アップ・ダウンカウンタ） １１ 計数手段（ダウンカウンタ） １４ 計数手段（アップカウンタ） ２６ 遅延補正制御部 ２８ａ 遅延量補正回路 ２８ｂ 発振遅延制御回路 ５４ 電源電圧制御回路（オペアンプ） ５９ 記憶手段（データメモリ） ５９ｂ 記憶手段（データメモリ） ６１ ゲートアレイ ６１ａ〜６１ｍ ゲートアレイ ６２ａ〜６２ｎ ゲートアレイ ６７ ダミーゲート列 ６８ ゲートアレイ ６８ａ〜６８ｍ ゲートアレイ ６９ａ〜６９ｎ ゲートアレイ ７３ 記憶手段（データメモリ） ７４ 遅延補正制御部（ＭＣＵ） ７５ａ〜７５ｍ 伝達手段（サンプルアンドホールド回
路）
路）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体集積回路、およびそれを用いた
半導体集積回路組合回路
半導体集積回路組合回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数のゲートが接続
されて所定の論理動作を実現する半導体集積回路と、そ
れを組み合わせて形成した半導体集積回路組合回路に関
するものである。
されて所定の論理動作を実現する半導体集積回路と、そ
れを組み合わせて形成した半導体集積回路組合回路に関
するものである。
【０００２】
【従来の技術】図２１は従来の半導体集積回路を示すブ
ロック図であり、この場合、その一例として、出力制御
付２入力デコード式セレクタ用のクロック同期式回路を
示している。図において、１はこの半導体集積回路の論
理機能を実現する実使用論理部を示し、２ａ，２ｂは出
力制御用の信号が入力される入力ピン、３ａ，３ｂはセ
レクト信号が入力される入力ピン、４は同期信号が入力
されるクロックピン、５ａ〜５ｄは当該実使用論理部１
の出力信号が出力される出力ピン、６ａ〜６ｄは実際に
論理動作を実行するナンドゲートを示す。
ロック図であり、この場合、その一例として、出力制御
付２入力デコード式セレクタ用のクロック同期式回路を
示している。図において、１はこの半導体集積回路の論
理機能を実現する実使用論理部を示し、２ａ，２ｂは出
力制御用の信号が入力される入力ピン、３ａ，３ｂはセ
レクト信号が入力される入力ピン、４は同期信号が入力
されるクロックピン、５ａ〜５ｄは当該実使用論理部１
の出力信号が出力される出力ピン、６ａ〜６ｄは実際に
論理動作を実行するナンドゲートを示す。
【０００３】次に動作について説明する。入力ピン２ａ
および２ｂに入力される出力制御用の信号ＯＥ1 および
ＯＥ2 が共にローレベルであれば、ナンドゲート６ａ〜
６ｄは全てアクティブ状態となる。逆に信号ＯＥ1 がハ
イレベルであればナンドゲート６ａおよび６ｂが、信号
ＯＥ2 がハイレベルであればナンドゲート６ｃおよび６
ｄが出力禁止状態となり、その出力ピン５ａおよび５ｂ
または出力ピン５ｃおよび５ｄは他の入力ピン３ａ，３
ｂ、およびクロックピン４の入力がいかなる信号であろ
うとローレベルに固定される。従って、信号ＯＥ1 およ
びＯＥ2 が共にローレベルである場合、入力ピン３ａお
よび３ｂのセレクト信号Ｉ1 およびＩ2により、出力ピ
ン５ａ〜５ｄの出力信号Ｙ1 〜Ｙ4 がセレクトできる。
セレクト信号Ｉ1 およびＩ2 が共にローレベルの時、出
力信号Ｙ1 として出力ピン５ａにクロックピン４に入力
された同期信号ＣＬＫが出力される。また、セレクト信
号Ｉ1 およびＩ2 が共にハイレベル時には出力ピン５ｂ
に、セレクト信号Ｉ1 がハイレベルでＩ2 がローレベル
時には出力ピン５ｃに、セレクト信号Ｉ1 がローレベ
ル、Ｉ2 がハイレベル時には出力ピン５ｄにそれぞれ同
期信号ＣＬＫが出力される。
および２ｂに入力される出力制御用の信号ＯＥ1 および
ＯＥ2 が共にローレベルであれば、ナンドゲート６ａ〜
６ｄは全てアクティブ状態となる。逆に信号ＯＥ1 がハ
イレベルであればナンドゲート６ａおよび６ｂが、信号
ＯＥ2 がハイレベルであればナンドゲート６ｃおよび６
ｄが出力禁止状態となり、その出力ピン５ａおよび５ｂ
または出力ピン５ｃおよび５ｄは他の入力ピン３ａ，３
ｂ、およびクロックピン４の入力がいかなる信号であろ
うとローレベルに固定される。従って、信号ＯＥ1 およ
びＯＥ2 が共にローレベルである場合、入力ピン３ａお
よび３ｂのセレクト信号Ｉ1 およびＩ2により、出力ピ
ン５ａ〜５ｄの出力信号Ｙ1 〜Ｙ4 がセレクトできる。
セレクト信号Ｉ1 およびＩ2 が共にローレベルの時、出
力信号Ｙ1 として出力ピン５ａにクロックピン４に入力
された同期信号ＣＬＫが出力される。また、セレクト信
号Ｉ1 およびＩ2 が共にハイレベル時には出力ピン５ｂ
に、セレクト信号Ｉ1 がハイレベルでＩ2 がローレベル
時には出力ピン５ｃに、セレクト信号Ｉ1 がローレベ
ル、Ｉ2 がハイレベル時には出力ピン５ｄにそれぞれ同
期信号ＣＬＫが出力される。
【０００４】なお、このような従来の半導体集積回路に
関連した技術が記載された文献としては、米国特許明細
書第４，９０２，９８６号（１９９０．２．２０）など
がある。
関連した技術が記載された文献としては、米国特許明細
書第４，９０２，９８６号（１９９０．２．２０）など
がある。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、ＩＣ使用時の温度
変動等により内部回路の遅延に狂いが生じることがあ
り、この狂いにより半導体集積回路の出力信号とそれ以
外の信号とを組み合わせる場合には、遅延の狂いを考慮
したマージンを見積る必要があり、またゲートを使用し
たディレイ回路のようなタイミング精度の重要な回路は
半導体集積回路内部に入れることができないなどの問題
点があった。
は以上のように構成されているので、ＩＣ使用時の温度
変動等により内部回路の遅延に狂いが生じることがあ
り、この狂いにより半導体集積回路の出力信号とそれ以
外の信号とを組み合わせる場合には、遅延の狂いを考慮
したマージンを見積る必要があり、またゲートを使用し
たディレイ回路のようなタイミング精度の重要な回路は
半導体集積回路内部に入れることができないなどの問題
点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、温度変動等による半導体集積回
路内部の遅延の狂いが検出でき、その遅延を自動補正で
きる半導体集積回路を得ることを目的としており、さら
に半導体集積回路を複数個組み合わせたシステム回路全
体の遅延の狂いをも検出，補正できる半導体集積回路組
合回路を得ることを目的とする。
ためになされたもので、温度変動等による半導体集積回
路内部の遅延の狂いが検出でき、その遅延を自動補正で
きる半導体集積回路を得ることを目的としており、さら
に半導体集積回路を複数個組み合わせたシステム回路全
体の遅延の狂いをも検出，補正できる半導体集積回路組
合回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の発明に
係る半導体集積回路は、実使用論理部とは独立のダミー
ゲートを実使用論理部のゲート段数と同数だけリング状
に接続したリング発振回路と、このリング発振回路の発
生する発振パルスを基本パルス信号を基準としてカウン
トする計数手段を設けたものである。
係る半導体集積回路は、実使用論理部とは独立のダミー
ゲートを実使用論理部のゲート段数と同数だけリング状
に接続したリング発振回路と、このリング発振回路の発
生する発振パルスを基本パルス信号を基準としてカウン
トする計数手段を設けたものである。
【０００８】また、請求項２に記載の発明に係る半導体
集積回路は、請求項１に記載の半導体集積回路に、さら
に実使用論理部の遅延変動を補正する遅延量補正回路と
リング発振回路の遅延時間を制御する発振遅延制御回
路、および計数手段の最初のカウント値である基準カウ
ント値と以後のカウント値との差に基づいて遅延量補正
回路と前記発振遅延制御回路への制御データを作成する
遅延補正制御部を設けたものである。
集積回路は、請求項１に記載の半導体集積回路に、さら
に実使用論理部の遅延変動を補正する遅延量補正回路と
リング発振回路の遅延時間を制御する発振遅延制御回
路、および計数手段の最初のカウント値である基準カウ
ント値と以後のカウント値との差に基づいて遅延量補正
回路と前記発振遅延制御回路への制御データを作成する
遅延補正制御部を設けたものである。
【０００９】また、請求項３に記載の発明に係る半導体
集積回路は、請求項１に記載の半導体集積回路に、さら
に実使用論理部およびリング発振回路の電源電圧を制御
する電源電圧制御回路と、計数手段の最初のカウント値
である基準カウント値と以後のカウント値との差に基づ
いて電源電圧制御回路への補正電圧を作成する遅延補正
制御部を設けたものである。
集積回路は、請求項１に記載の半導体集積回路に、さら
に実使用論理部およびリング発振回路の電源電圧を制御
する電源電圧制御回路と、計数手段の最初のカウント値
である基準カウント値と以後のカウント値との差に基づ
いて電源電圧制御回路への補正電圧を作成する遅延補正
制御部を設けたものである。
【００１０】また、請求項４に記載の発明に係る半導体
集積回路は、請求項３に記載の半導体集積回路に、さら
に基準状態の時の基準状態データと基準状態における計
数手段のカウント値である基準カウント数、および基準
状態以外の時の状態データとその時の計数手段のカウン
ト値を補正データとして記憶する記憶手段を設け、遅延
補正制御部に、この記憶手段を計数手段のカウント値と
基準カウント数との比較結果に基づいて検索して、電源
電圧制御回路への補正電圧を生成する機能を持たせたも
のである。
集積回路は、請求項３に記載の半導体集積回路に、さら
に基準状態の時の基準状態データと基準状態における計
数手段のカウント値である基準カウント数、および基準
状態以外の時の状態データとその時の計数手段のカウン
ト値を補正データとして記憶する記憶手段を設け、遅延
補正制御部に、この記憶手段を計数手段のカウント値と
基準カウント数との比較結果に基づいて検索して、電源
電圧制御回路への補正電圧を生成する機能を持たせたも
のである。
【００１１】また、請求項５に記載の発明に係る半導体
集積回路は、請求項２に記載の半導体集積回路に、さら
に基準状態の時の基準状態データと基準状態における計
数手段のカウント値である基準カウント数、および基準
状態以外の時の状態データとその時の計数手段のカウン
ト値を補正データとして記憶する記憶手段を設け、遅延
補正制御部に、この記憶手段を計数手段のカウント値と
基準カウント数との比較結果に基づいて検索して、遅延
量補正回路および発振遅延制御回路への制御データを生
成する機能を持たせたものである。
集積回路は、請求項２に記載の半導体集積回路に、さら
に基準状態の時の基準状態データと基準状態における計
数手段のカウント値である基準カウント数、および基準
状態以外の時の状態データとその時の計数手段のカウン
ト値を補正データとして記憶する記憶手段を設け、遅延
補正制御部に、この記憶手段を計数手段のカウント値と
基準カウント数との比較結果に基づいて検索して、遅延
量補正回路および発振遅延制御回路への制御データを生
成する機能を持たせたものである。
【００１２】また、請求項６に記載の発明に係る半導体
集積回路組合回路は、実使用論理部とダミーゲート列を
有する複数の半導体集積回路の、各実使用論理部を直列
に接続するとともに、ダミーゲート列を互いにリング状
に接続してリング発振回路を形成し、この複数の半導体
集積回路に対して、リング発振回路の発振パルスを基準
パルス信号に基づいてカウントする計数手段、遅延量補
正回路、発振遅延制御回路、および計数手段の最初のカ
ウント値である基準カウント値と以後のカウント値との
差より遅延変動を補正するための制御データを生成する
遅延補正制御部を１つずつ共通に設けたものである。
集積回路組合回路は、実使用論理部とダミーゲート列を
有する複数の半導体集積回路の、各実使用論理部を直列
に接続するとともに、ダミーゲート列を互いにリング状
に接続してリング発振回路を形成し、この複数の半導体
集積回路に対して、リング発振回路の発振パルスを基準
パルス信号に基づいてカウントする計数手段、遅延量補
正回路、発振遅延制御回路、および計数手段の最初のカ
ウント値である基準カウント値と以後のカウント値との
差より遅延変動を補正するための制御データを生成する
遅延補正制御部を１つずつ共通に設けたものである。
【００１３】また、請求項７に記載の発明に係る半導体
集積回路組合回路は、実使用論理部、ダミーゲート列、
および電源電圧制御回路を有する複数の半導体集積回路
の、各実使用論理部を直列に接続するとともに、ダミー
ゲート列を互いにリング状に接続してリング発振回路を
形成し、この複数の半導体集積回路に対して、リング発
振回路の発振パルスを基準パルス信号に基づいてカウン
トする計数手段、および計数手段の最初のカウント値で
ある基準カウント値と以後のカウント値との差より遅延
変動を補正するための補正電圧を生成する遅延補正制御
部を１つずつ共通に設けたものである。
集積回路組合回路は、実使用論理部、ダミーゲート列、
および電源電圧制御回路を有する複数の半導体集積回路
の、各実使用論理部を直列に接続するとともに、ダミー
ゲート列を互いにリング状に接続してリング発振回路を
形成し、この複数の半導体集積回路に対して、リング発
振回路の発振パルスを基準パルス信号に基づいてカウン
トする計数手段、および計数手段の最初のカウント値で
ある基準カウント値と以後のカウント値との差より遅延
変動を補正するための補正電圧を生成する遅延補正制御
部を１つずつ共通に設けたものである。
【００１４】また、請求項８に記載の発明に係る半導体
集積回路組合回路は、請求項６に記載の半導体集積回路
組合回路を１つのチャンネルとし、計数手段、記憶手
段、および遅延補正制御部を複数のチャンネルに対して
１つずつ共通に設け、その遅延補正制御部より各チャン
ネルに宛てて、遅延変動を補正するための制御データを
送出するものである。
集積回路組合回路は、請求項６に記載の半導体集積回路
組合回路を１つのチャンネルとし、計数手段、記憶手
段、および遅延補正制御部を複数のチャンネルに対して
１つずつ共通に設け、その遅延補正制御部より各チャン
ネルに宛てて、遅延変動を補正するための制御データを
送出するものである。
【００１５】また、請求項９に記載の発明に係る半導体
集積回路組合回路は、請求項７に記載の半導体集積回路
組合回路を１つのチャンネルとし、計数手段、記憶手
段、および遅延補正制御部を複数のチャンネルに対して
１つずつ共通に設け、遅延補正制御部の発生する補正電
圧を伝達手段を用いて各チャンネルに個別に伝達するも
のである。
集積回路組合回路は、請求項７に記載の半導体集積回路
組合回路を１つのチャンネルとし、計数手段、記憶手
段、および遅延補正制御部を複数のチャンネルに対して
１つずつ共通に設け、遅延補正制御部の発生する補正電
圧を伝達手段を用いて各チャンネルに個別に伝達するも
のである。
【００１６】
【作用】請求項１に記載の発明における計数手段は、実
使用論理部とは独立した、当該実使用論理部のゲート段
数と同数のダミーゲートで形成したリング発振回路の発
振パルスを、基本パルス信号を基準にしてカウントする
ことにより、温度変化等に伴う半導体集積回路の遅延変
動をそのカウント値によって認識可能とする。
使用論理部とは独立した、当該実使用論理部のゲート段
数と同数のダミーゲートで形成したリング発振回路の発
振パルスを、基本パルス信号を基準にしてカウントする
ことにより、温度変化等に伴う半導体集積回路の遅延変
動をそのカウント値によって認識可能とする。
【００１７】また、請求項２に記載の発明における遅延
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
制御データを、実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給することにより、温度変化に
伴う半導体集積回路の遅延変動の自動補正を可能とす
る。
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
制御データを、実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給することにより、温度変化に
伴う半導体集積回路の遅延変動の自動補正を可能とす
る。
【００１８】また、請求項３に記載の発明における遅延
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
補正電圧を、実使用論理部およびリング発振回路の電源
電圧を制御する電源電圧制御回路に供給することによ
り、温度変化に伴う半導体集積回路の遅延変動の自動補
正を可能とする。
補正制御部は、計数手段の最初のカウント値である基準
カウント値と以後のカウント値の差に基づいて生成した
補正電圧を、実使用論理部およびリング発振回路の電源
電圧を制御する電源電圧制御回路に供給することによ
り、温度変化に伴う半導体集積回路の遅延変動の自動補
正を可能とする。
【００１９】また、請求項４に記載の発明における遅延
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、補正電圧を生成して電源電圧制御回路へ供給
することにより、温度変化に伴う半導体集積回路の遅延
変動を自動的かつ最適に補正することを可能とする。
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、補正電圧を生成して電源電圧制御回路へ供給
することにより、温度変化に伴う半導体集積回路の遅延
変動を自動的かつ最適に補正することを可能とする。
【００２０】また、請求項５に記載の発明における遅延
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、制御データを生成して遅延量補正回路および
発振遅延制御回路へ供給することにより、温度変化に伴
う半導体集積回路の遅延変動を自動的かつ最適に補正す
ることを可能とする。
補正制御部は、基準状態の時の基準状態データと基準カ
ウント数、および基準状態以外の時の状態データとカウ
ント値を補正データとして記憶する記憶手段を、計数手
段のカウント値と基準カウント数との比較結果に基づい
て検索し、制御データを生成して遅延量補正回路および
発振遅延制御回路へ供給することにより、温度変化に伴
う半導体集積回路の遅延変動を自動的かつ最適に補正す
ることを可能とする。
【００２１】また、請求項６に記載の発明における遅延
補正制御部は、直列接続された複数の半導体集積回路に
対して共通に設けられ、各半導体集積回路のダミーゲー
ト列をリング状に接続して成るリング発振回路の発振パ
ルスをカウントする計数手段の、最初のカウント値であ
る基準カウント値と以後のカウント値との差より遅延変
動を補正するための制御データを生成し、それを複数の
半導体集積回路に共通に設けられた遅延量補正回路およ
び発振遅延制御回路に供給することにより、半導体集積
回路組合回路トータルとしての遅延変動の自動補正を可
能とする。
補正制御部は、直列接続された複数の半導体集積回路に
対して共通に設けられ、各半導体集積回路のダミーゲー
ト列をリング状に接続して成るリング発振回路の発振パ
ルスをカウントする計数手段の、最初のカウント値であ
る基準カウント値と以後のカウント値との差より遅延変
動を補正するための制御データを生成し、それを複数の
半導体集積回路に共通に設けられた遅延量補正回路およ
び発振遅延制御回路に供給することにより、半導体集積
回路組合回路トータルとしての遅延変動の自動補正を可
能とする。
【００２２】また、請求項７に記載の発明における遅延
補正制御部は、直列接続された複数の半導体集積回路に
対して共通に設けられ、各半導体集積回路のダミーゲー
ト列をリング状に接続して成るリング発振回路の発振パ
ルスをカウントする計数手段の、最初のカウント値であ
る基準カウント値と以後のカウント値との差より遅延変
動を補正するための補正電圧を生成し、それを各半導体
集積回路の電源電圧制御回路に供給することにより、半
導体集積回路組合回路トータルとしての遅延変動の自動
補正を可能とする。
補正制御部は、直列接続された複数の半導体集積回路に
対して共通に設けられ、各半導体集積回路のダミーゲー
ト列をリング状に接続して成るリング発振回路の発振パ
ルスをカウントする計数手段の、最初のカウント値であ
る基準カウント値と以後のカウント値との差より遅延変
動を補正するための補正電圧を生成し、それを各半導体
集積回路の電源電圧制御回路に供給することにより、半
導体集積回路組合回路トータルとしての遅延変動の自動
補正を可能とする。
【００２３】また、請求項８に記載の発明における半導
体集積回路組合回路は、請求項６に記載の半導体集積回
路組合回路を１つのチャンネルとし、各チャンネルに対
して１つずつの計数手段、記憶手段、および遅延補正制
御部を共通に設け、遅延補正制御部から各チャンネルに
宛てて制御データを送出することにより、チャンネル間
の遅延のバラツキも自動的に補正可能とする。
体集積回路組合回路は、請求項６に記載の半導体集積回
路組合回路を１つのチャンネルとし、各チャンネルに対
して１つずつの計数手段、記憶手段、および遅延補正制
御部を共通に設け、遅延補正制御部から各チャンネルに
宛てて制御データを送出することにより、チャンネル間
の遅延のバラツキも自動的に補正可能とする。
【００２４】また、請求項９に記載の発明における半導
体集積回路組合回路は、請求項７に記載の半導体集積回
路組合回路を１つのチャンネルとし、各チャンネルに対
して１つずつの計数手段、記憶手段、および遅延補正制
御部を共通に設け、遅延補正制御部からの補正電圧を、
各チャンネル対応に設けられた伝達手段を介して供給す
ることにより、チャンネル間の遅延のバラツキも自動的
に補正可能とする。
体集積回路組合回路は、請求項７に記載の半導体集積回
路組合回路を１つのチャンネルとし、各チャンネルに対
して１つずつの計数手段、記憶手段、および遅延補正制
御部を共通に設け、遅延補正制御部からの補正電圧を、
各チャンネル対応に設けられた伝達手段を介して供給す
ることにより、チャンネル間の遅延のバラツキも自動的
に補正可能とする。
【００２５】
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１は請求項１に記載した発明の一実
施例を示すブロック図で、相当部分には図２１と同一符
号を付してその説明を省略する。図において、７は実使
用論理部１とは独立して配置され、実使用論理部１の入
力から出力までのゲート段数と等しい数のダミーゲート
をリング状に直列接続して形成したリング発振回路、８
はこのリング発振回路７の発振パルスをカウントする計
数手段としてのアップ・ダウンカウンタ、９ａ〜９ｄは
各種信号の入力ピン、１０ａ〜１０ｄはアップ・ダウン
カウンタ８の設定データが入力される入力ピン、１０ｅ
〜１０ｉはアップ・ダウンカウンタ８の計数データが出
力される出力ピンを示す。
ついて説明する。図１は請求項１に記載した発明の一実
施例を示すブロック図で、相当部分には図２１と同一符
号を付してその説明を省略する。図において、７は実使
用論理部１とは独立して配置され、実使用論理部１の入
力から出力までのゲート段数と等しい数のダミーゲート
をリング状に直列接続して形成したリング発振回路、８
はこのリング発振回路７の発振パルスをカウントする計
数手段としてのアップ・ダウンカウンタ、９ａ〜９ｄは
各種信号の入力ピン、１０ａ〜１０ｄはアップ・ダウン
カウンタ８の設定データが入力される入力ピン、１０ｅ
〜１０ｉはアップ・ダウンカウンタ８の計数データが出
力される出力ピンを示す。
【００２６】次に動作について説明する。なお、図１に
おいて実使用論理部１に関しては従来のものと同一回路
であるためその説明は省略する。図中のリング発振回路
７は入力ピン９ａに単パルスによる信号ＲＩＮＧＳＴが
入力されると、それがリング状のダミーゲート列を巡回
して発振する。このダミーゲート列のゲートの数を実使
用論理部１の入力から出力までのゲート段数に合わせ、
類似したゲート種を用いれば、このリング発振回路７の
パルス間隔が実使用論理部１の入力から出力までの遅延
量とほぼ等しくすることができる。
おいて実使用論理部１に関しては従来のものと同一回路
であるためその説明は省略する。図中のリング発振回路
７は入力ピン９ａに単パルスによる信号ＲＩＮＧＳＴが
入力されると、それがリング状のダミーゲート列を巡回
して発振する。このダミーゲート列のゲートの数を実使
用論理部１の入力から出力までのゲート段数に合わせ、
類似したゲート種を用いれば、このリング発振回路７の
パルス間隔が実使用論理部１の入力から出力までの遅延
量とほぼ等しくすることができる。
【００２７】このリング発振回路７の発振したパルスは
アップ・ダウンカウンタ８に入力される。アップ・ダウ
ンカウンタ８は入力ピン９ｄの入力信号Ｕ／Ｄによりア
ップカウントするか、ダウンカウントするかを決定す
る。ダウンカウントする場合には入力ピン１０ａ〜１０
ｄに与えられた値を入力ピン９ｂのロード信号Ｌ／Ｄに
て取り込み、それを初期値としてカウントダウンし、０
になった時点で出力ピン１０ｅに信号ＲＣＯを出力す
る。なお、アップカウント時にはカウント数が出力ピン
１０ｆ〜１０ｉに出力される。このアップ・ダウンカウ
ンタ８の入力ピン９ｃにイネーブル信号として高精度の
基本パルス信号ＳＴＤＣＬＫを入力すれば、この基本パ
ルス信号ＳＴＤＣＬＫのハイレベル時のみリング発振回
路７の発振パルスをカウントする。
アップ・ダウンカウンタ８に入力される。アップ・ダウ
ンカウンタ８は入力ピン９ｄの入力信号Ｕ／Ｄによりア
ップカウントするか、ダウンカウントするかを決定す
る。ダウンカウントする場合には入力ピン１０ａ〜１０
ｄに与えられた値を入力ピン９ｂのロード信号Ｌ／Ｄに
て取り込み、それを初期値としてカウントダウンし、０
になった時点で出力ピン１０ｅに信号ＲＣＯを出力す
る。なお、アップカウント時にはカウント数が出力ピン
１０ｆ〜１０ｉに出力される。このアップ・ダウンカウ
ンタ８の入力ピン９ｃにイネーブル信号として高精度の
基本パルス信号ＳＴＤＣＬＫを入力すれば、この基本パ
ルス信号ＳＴＤＣＬＫのハイレベル時のみリング発振回
路７の発振パルスをカウントする。
【００２８】図２はその動作を説明するためのタイムチ
ャートであり、図中、１５はその基本パルス信号（ＳＴ
ＤＣＬＫ信号）、１６はリング発振回路７の発振パルス
である。図示のように、ＳＴＤＣＬＫ信号１５がハイレ
ベルの間、即ち図２に１７で示した期間にリング発振回
路７の発振するパルス数がカウントされる。ここで、こ
のＳＴＤＣＬＫ信号１５が高精度であり、また半導体集
積回路内部の遅延変動をほとんど受けないものとすれ
ば、半導体集積回路内部の遅延変動によりこの期間１７
におけるカウント数に差が生じる。つまり、カウント数
が多ければ遅延量は小さく、カウント数が少なければ遅
延量は大きいことになる。
ャートであり、図中、１５はその基本パルス信号（ＳＴ
ＤＣＬＫ信号）、１６はリング発振回路７の発振パルス
である。図示のように、ＳＴＤＣＬＫ信号１５がハイレ
ベルの間、即ち図２に１７で示した期間にリング発振回
路７の発振するパルス数がカウントされる。ここで、こ
のＳＴＤＣＬＫ信号１５が高精度であり、また半導体集
積回路内部の遅延変動をほとんど受けないものとすれ
ば、半導体集積回路内部の遅延変動によりこの期間１７
におけるカウント数に差が生じる。つまり、カウント数
が多ければ遅延量は小さく、カウント数が少なければ遅
延量は大きいことになる。
【００２９】実施例２．次にこの発明の実施例２を図に
ついて説明する。図３は請求項１に記載した発明の他の
実施例を示すブロック図であり、図において、１１はリ
ング発振回路７の発振パルスをカウントする計数手段と
してのダウンカウンタ、１２はダウンカウンタ１１の出
力よりゲート信号を生成するセット・リセット型のフリ
ップフロップ、１３はフリップフロップ１２からのゲー
ト信号で開閉されるアンドゲート、１４はアンドゲート
１３を通過した基本パルス信号としての基準クロックＳ
ＴＤＣＬＫ２をカウントする計数手段としてのアップカ
ウンタを示し、９ｅはアップカウンタ１４のリセット信
号ＲＳＥＴが入力される入力ピンである。なお、その他
の部分には図１と同一符号を付してその説明を省略す
る。
ついて説明する。図３は請求項１に記載した発明の他の
実施例を示すブロック図であり、図において、１１はリ
ング発振回路７の発振パルスをカウントする計数手段と
してのダウンカウンタ、１２はダウンカウンタ１１の出
力よりゲート信号を生成するセット・リセット型のフリ
ップフロップ、１３はフリップフロップ１２からのゲー
ト信号で開閉されるアンドゲート、１４はアンドゲート
１３を通過した基本パルス信号としての基準クロックＳ
ＴＤＣＬＫ２をカウントする計数手段としてのアップカ
ウンタを示し、９ｅはアップカウンタ１４のリセット信
号ＲＳＥＴが入力される入力ピンである。なお、その他
の部分には図１と同一符号を付してその説明を省略す
る。
【００３０】次にその動作について説明する。ダウンカ
ウンタ１１は入力ピン１０ａ〜１０ｄに与えられる入力
値を入力ピン９ｂのロード信号Ｌ／Ｄにて取り込み、そ
れを初期値としてリング発振回路７の発振するパルス数
をカウントする。それと同時に入力ピン９ｂのロード信
号Ｌ／Ｄはフリップフロップ１２のセット端子Ｓにも入
力され、このフリップフロップ１２の否定側の出力Ｐは
ハイレベルとなり、アンドゲート１３に入力される。
ウンタ１１は入力ピン１０ａ〜１０ｄに与えられる入力
値を入力ピン９ｂのロード信号Ｌ／Ｄにて取り込み、そ
れを初期値としてリング発振回路７の発振するパルス数
をカウントする。それと同時に入力ピン９ｂのロード信
号Ｌ／Ｄはフリップフロップ１２のセット端子Ｓにも入
力され、このフリップフロップ１２の否定側の出力Ｐは
ハイレベルとなり、アンドゲート１３に入力される。
【００３１】ここで、図４はその動作を説明するための
タイムチャートである。図において、１６はリング発振
回路７からの発振パルス、１８は入力ピン９ｂのロード
信号、１９はダウンカウンタ１１から出力されるボロー
信号、２０はフリップフロップの否定出力Ｐ、２１は入
力ピン９ｃに入力される基本パルス信号としての基準ク
ロック信号（ＳＴＤＣＬＫ２信号）を示す。カウントダ
ウンを始めたダウンカウンタ１１は、カウント値が０に
なった時、ボロー信号をフリップフロップ１２のリセッ
ト端子Ｒに入力する。これによりフリップフロップ１２
の否定出力Ｐはローレベルとなる。従って、アンドゲー
ト１３は入力ピン９ｂにロード信号が与えられてからフ
リップフロップ１２がボロー信号を発生するまでの間ア
クティブ状態となる。このアクティブ状態中、入力ピン
９ｃに入力されたＳＴＤＣＬＫ２信号がアンドゲート１
３を通り、アップカウンタ１４にてカウントされる。Ｓ
ＴＤＣＬＫ２信号に高い周波数のパルスを用いれば、半
導体集積回路内部の遅延変動の検出能力が上がる。
タイムチャートである。図において、１６はリング発振
回路７からの発振パルス、１８は入力ピン９ｂのロード
信号、１９はダウンカウンタ１１から出力されるボロー
信号、２０はフリップフロップの否定出力Ｐ、２１は入
力ピン９ｃに入力される基本パルス信号としての基準ク
ロック信号（ＳＴＤＣＬＫ２信号）を示す。カウントダ
ウンを始めたダウンカウンタ１１は、カウント値が０に
なった時、ボロー信号をフリップフロップ１２のリセッ
ト端子Ｒに入力する。これによりフリップフロップ１２
の否定出力Ｐはローレベルとなる。従って、アンドゲー
ト１３は入力ピン９ｂにロード信号が与えられてからフ
リップフロップ１２がボロー信号を発生するまでの間ア
クティブ状態となる。このアクティブ状態中、入力ピン
９ｃに入力されたＳＴＤＣＬＫ２信号がアンドゲート１
３を通り、アップカウンタ１４にてカウントされる。Ｓ
ＴＤＣＬＫ２信号に高い周波数のパルスを用いれば、半
導体集積回路内部の遅延変動の検出能力が上がる。
【００３２】実施例３．次にこの発明の実施例３を図に
ついて説明する。図５は請求項２に記載した発明の一実
施例を示すブロック図であり、図１および図３と同一部
分には同一符号を付して説明を省く。図５において、１
ｂは実使用論理部、８ｂはアップカウント用とダウンカ
ウント用のクロック入力が独立したアップ・ダウンカウ
ンタ、１０ｊはそのアップ・ダウンカウンタ８ｂの初期
値が入力される入力ピン、９ｅは初期データセット用の
信号（ＤＳＥＴ信号）が入力される入力ピン、１３ｂ〜
１３ｄは動作制御用のアンドゲート、２２ａ〜２２ｄは
同じく動作制御用オアゲート、２３はディレイ回路、２
４ａ〜２４ｂは動作制御用の排他論理和ゲート、２５ａ
はアップカウンタ１４の内容をラッチするラッチ回路、
２５ｂはアップカウンタ１４の内容とラッチ回路２５の
内容を比較する比較手段としてのディジタル比較器、２
６はアップ・ダウンカウンタ８ｂ、フリップフロップ１
２、アンドゲート１３ｂ〜１３ｄ、オアゲート２２ａ〜
２２ｄ、ディレイ回路２３、排他論理和ゲート２４ａ，
２４ｂ、ラッチ回路２５ａ、ディジタル比較器２５ｂよ
り成る遅延補正制御部、２７はアップ・ダウンカウンタ
８ｂのカウント値をデコードするデコーダ、２８ａは実
使用論理部１ｂの同期クロックタイミング制御を行う遅
延量補正回路、２８ｂは遅延量補正回路２８ａの制御に
合わせてリング発振用ダミーゲートの制御を行う発振遅
延制御回路を示す。なお、７ｂはこの発振遅延制御回路
２８ｂを含んでいる点で図１に符号７を付したものとは
異なるリング発振回路である。
ついて説明する。図５は請求項２に記載した発明の一実
施例を示すブロック図であり、図１および図３と同一部
分には同一符号を付して説明を省く。図５において、１
ｂは実使用論理部、８ｂはアップカウント用とダウンカ
ウント用のクロック入力が独立したアップ・ダウンカウ
ンタ、１０ｊはそのアップ・ダウンカウンタ８ｂの初期
値が入力される入力ピン、９ｅは初期データセット用の
信号（ＤＳＥＴ信号）が入力される入力ピン、１３ｂ〜
１３ｄは動作制御用のアンドゲート、２２ａ〜２２ｄは
同じく動作制御用オアゲート、２３はディレイ回路、２
４ａ〜２４ｂは動作制御用の排他論理和ゲート、２５ａ
はアップカウンタ１４の内容をラッチするラッチ回路、
２５ｂはアップカウンタ１４の内容とラッチ回路２５の
内容を比較する比較手段としてのディジタル比較器、２
６はアップ・ダウンカウンタ８ｂ、フリップフロップ１
２、アンドゲート１３ｂ〜１３ｄ、オアゲート２２ａ〜
２２ｄ、ディレイ回路２３、排他論理和ゲート２４ａ，
２４ｂ、ラッチ回路２５ａ、ディジタル比較器２５ｂよ
り成る遅延補正制御部、２７はアップ・ダウンカウンタ
８ｂのカウント値をデコードするデコーダ、２８ａは実
使用論理部１ｂの同期クロックタイミング制御を行う遅
延量補正回路、２８ｂは遅延量補正回路２８ａの制御に
合わせてリング発振用ダミーゲートの制御を行う発振遅
延制御回路を示す。なお、７ｂはこの発振遅延制御回路
２８ｂを含んでいる点で図１に符号７を付したものとは
異なるリング発振回路である。
【００３３】また、図６はその動作を説明するためのタ
イミングチャートであり、図において、２９は入力ピン
９ｃに入力されるＳＴＤＣＬＫ信号で、アップカウンタ
１４のイネーブル入力および排他論理和ゲート２４ａの
入力信号、３０はＳＴＤＣＬＫ信号２９がディレイ回路
２３によりディレイしたもので、オアゲート２２ｂ入力
および排他論理和ゲート２４ｂの入力信号、３１はオア
ゲート２２ｂにより論理和がとられた排他論理和ゲート
２４ａおよび２４ｂの入力信号、３２は排他論理和ゲー
ト２４ｂの出力でアップカウンタ１４のリセット信号、
３３は排他論理和ゲート２４ａの出力でアンドゲート１
３ｂ，１３ｃ，１３ｄそれぞれの入力信号、３４は入力
ピン９ｅに入力される初期データを取り込むためのＤＳ
ＥＴ信号により動作するフリップフロップ１２の出力信
号、３５はアンドゲート１３ｄの出力でラッチ回路２５
ａのトリガ信号、３６はリング発振回路７ｂによる発振
パルスでアップカウンタ１４のクロック入力信号、３７
はディジタル比較器２５ｂのＡ＞Ｂ出力信号、３８は同
じくＡ＜Ｂ出力信号、３９はディジタル比較器２５ｂの
比較結果によりアップ・ダウンカウンタ８ｂのカウント
値を制御するアンドゲート１３ｂの出力信号、４０は同
じくアンドゲート１３ｃの出力信号を示す。
イミングチャートであり、図において、２９は入力ピン
９ｃに入力されるＳＴＤＣＬＫ信号で、アップカウンタ
１４のイネーブル入力および排他論理和ゲート２４ａの
入力信号、３０はＳＴＤＣＬＫ信号２９がディレイ回路
２３によりディレイしたもので、オアゲート２２ｂ入力
および排他論理和ゲート２４ｂの入力信号、３１はオア
ゲート２２ｂにより論理和がとられた排他論理和ゲート
２４ａおよび２４ｂの入力信号、３２は排他論理和ゲー
ト２４ｂの出力でアップカウンタ１４のリセット信号、
３３は排他論理和ゲート２４ａの出力でアンドゲート１
３ｂ，１３ｃ，１３ｄそれぞれの入力信号、３４は入力
ピン９ｅに入力される初期データを取り込むためのＤＳ
ＥＴ信号により動作するフリップフロップ１２の出力信
号、３５はアンドゲート１３ｄの出力でラッチ回路２５
ａのトリガ信号、３６はリング発振回路７ｂによる発振
パルスでアップカウンタ１４のクロック入力信号、３７
はディジタル比較器２５ｂのＡ＞Ｂ出力信号、３８は同
じくＡ＜Ｂ出力信号、３９はディジタル比較器２５ｂの
比較結果によりアップ・ダウンカウンタ８ｂのカウント
値を制御するアンドゲート１３ｂの出力信号、４０は同
じくアンドゲート１３ｃの出力信号を示す。
【００３４】次に動作について説明する。入力ピン９ｃ
に入力されるＳＴＤＣＬＫ信号は高精度の周期パルスで
図６に２９で示すような信号とすると、図５のディレイ
回路２３の出力はそれよりＴｄだけ遅延した図６に３０
で示す信号となり、これら両信号を入力したオアゲート
２２ｂの出力は図６に３１で示すものとなる。なお、２
２ａ，２２ｃ，２２ｄのオアゲートはタイミング合わせ
のためのダミーゲートであり、図６のタイミングチャー
トでは無視されている。故に、排他論理和ゲート２４ａ
および２４ｂの出力信号はそれぞれ図６に３２および３
３で示される信号となる。初期の基準カウント値を検出
する際は、初期データセット用の入力ピン１０ｊからの
入力値により実使用論理部１ｂの遅延量補正回路２８ａ
および発振遅延制御回路２８ｂのセレクトを初期値に
し、入力ピン９ｅよりＤＳＥＴ信号を入力する。
に入力されるＳＴＤＣＬＫ信号は高精度の周期パルスで
図６に２９で示すような信号とすると、図５のディレイ
回路２３の出力はそれよりＴｄだけ遅延した図６に３０
で示す信号となり、これら両信号を入力したオアゲート
２２ｂの出力は図６に３１で示すものとなる。なお、２
２ａ，２２ｃ，２２ｄのオアゲートはタイミング合わせ
のためのダミーゲートであり、図６のタイミングチャー
トでは無視されている。故に、排他論理和ゲート２４ａ
および２４ｂの出力信号はそれぞれ図６に３２および３
３で示される信号となる。初期の基準カウント値を検出
する際は、初期データセット用の入力ピン１０ｊからの
入力値により実使用論理部１ｂの遅延量補正回路２８ａ
および発振遅延制御回路２８ｂのセレクトを初期値に
し、入力ピン９ｅよりＤＳＥＴ信号を入力する。
【００３５】図６に３２で示す排他論理和ゲート２４ｂ
の出力信号は、アップカウンタ１４をリセットし、ＳＴ
ＤＣＬＫ信号２９がハイレベルの間だけ、アップカウン
タ１４はリング発振回路７ｂの発振パルス３６を０から
カウントする。ここで入力ピン９ｅに初期データ取り込
み用の信号ＤＳＥＴ信号が入力されると、セット・リセ
ット型のフリップフロップ１２の肯定出力Ｑは図６に３
４で示すようにハイレベルとなり、排他論理和ゲート２
４ａより出力される図６に３３で示した信号のパルスを
１発だけ通してアンドゲート１３ｄより出力する。この
アンドゲート１３ｄを通過した信号３５によりラッチ回
路２５ａはアップカウンタ１４のカウント値をラッチ
し、この最初のラッチデータを基準カウント値としてデ
ィジタル比較器２５ｂのＢデータに入力する。以降、Ｓ
ＴＤＣＬＫ信号２９がハイレベル期間だけリング発振回
路７ｂの発振パルスはカウントされ、そのカウント値は
ディジタル比較器２５ｂのＡデータに入力される。
の出力信号は、アップカウンタ１４をリセットし、ＳＴ
ＤＣＬＫ信号２９がハイレベルの間だけ、アップカウン
タ１４はリング発振回路７ｂの発振パルス３６を０から
カウントする。ここで入力ピン９ｅに初期データ取り込
み用の信号ＤＳＥＴ信号が入力されると、セット・リセ
ット型のフリップフロップ１２の肯定出力Ｑは図６に３
４で示すようにハイレベルとなり、排他論理和ゲート２
４ａより出力される図６に３３で示した信号のパルスを
１発だけ通してアンドゲート１３ｄより出力する。この
アンドゲート１３ｄを通過した信号３５によりラッチ回
路２５ａはアップカウンタ１４のカウント値をラッチ
し、この最初のラッチデータを基準カウント値としてデ
ィジタル比較器２５ｂのＢデータに入力する。以降、Ｓ
ＴＤＣＬＫ信号２９がハイレベル期間だけリング発振回
路７ｂの発振パルスはカウントされ、そのカウント値は
ディジタル比較器２５ｂのＡデータに入力される。
【００３６】ディジタル比較器２５ｂでは基準カウント
値であるＢデータと、現状のカウント値であるＡデータ
とを比較し、その大小を図６に３７または３８で示す信
号のように出力する。今、基準カウント値よりも現状の
カウント値が多かった場合、カウント終了時の図６に３
３で示す信号のタイミングにて、アップ・ダウンカウン
タ８ｂのアップカウント用入力にパルス信号３９が送ら
れる。このパルス信号３９によりアップ・ダウンカウン
タ８ｂはカウントアップされ、そのデータがデコーダ２
７に出力される。デコーダ２７はアップ・ダウンカウン
タ８ｂのカウント値により遅延量補正回路２８ａの適当
なゲート数をセレクトし、実使用論理部１ｂの同期クロ
ックを遅延させる。例えば、上記取り上げた基準カウン
ト値よりも現状のカウント値が多かった場合は、実使用
論理部１ｂの内部動作が全体的に速くなっていると考え
られるため、遅延量補正回路２８ａのゲートを現状より
も少なくすると同時に、発振遅延制御回路２８ｂのゲー
トも遅延量補正回路２８ａのゲートと同数もしくは同等
分少なくする。
値であるＢデータと、現状のカウント値であるＡデータ
とを比較し、その大小を図６に３７または３８で示す信
号のように出力する。今、基準カウント値よりも現状の
カウント値が多かった場合、カウント終了時の図６に３
３で示す信号のタイミングにて、アップ・ダウンカウン
タ８ｂのアップカウント用入力にパルス信号３９が送ら
れる。このパルス信号３９によりアップ・ダウンカウン
タ８ｂはカウントアップされ、そのデータがデコーダ２
７に出力される。デコーダ２７はアップ・ダウンカウン
タ８ｂのカウント値により遅延量補正回路２８ａの適当
なゲート数をセレクトし、実使用論理部１ｂの同期クロ
ックを遅延させる。例えば、上記取り上げた基準カウン
ト値よりも現状のカウント値が多かった場合は、実使用
論理部１ｂの内部動作が全体的に速くなっていると考え
られるため、遅延量補正回路２８ａのゲートを現状より
も少なくすると同時に、発振遅延制御回路２８ｂのゲー
トも遅延量補正回路２８ａのゲートと同数もしくは同等
分少なくする。
【００３７】以下、上記の動作を繰り返し、リング発振
回路７ｂによるカウント数を初期の基準値に合わせるよ
う自動補正がかけられる。
回路７ｂによるカウント数を初期の基準値に合わせるよ
う自動補正がかけられる。
【００３８】実施例４．次にこの発明の実施例４を図に
ついて説明する。図７は請求項２に記載した発明の他の
実施例を示すブロック図で、図５に示した実施例３にお
けるアンドゲート１３ｂ，１３ｃ、ラッチ回路２５ａ、
ディジタル比較器２５ｂ、デコーダ２７、アップ・ダウ
ンカウンタ８ｂなどの種々の制御回路をマイクロコンピ
ュータ（以下、ＭＣＵという）４５で置き換えたもの
で、図５とほぼ同様な動作をする。なお、この実施例４
では、ＭＣＵ４５を実使用論理部１ｂと同一チップ上に
構成してあるが、別チップとしてもよい。
ついて説明する。図７は請求項２に記載した発明の他の
実施例を示すブロック図で、図５に示した実施例３にお
けるアンドゲート１３ｂ，１３ｃ、ラッチ回路２５ａ、
ディジタル比較器２５ｂ、デコーダ２７、アップ・ダウ
ンカウンタ８ｂなどの種々の制御回路をマイクロコンピ
ュータ（以下、ＭＣＵという）４５で置き換えたもの
で、図５とほぼ同様な動作をする。なお、この実施例４
では、ＭＣＵ４５を実使用論理部１ｂと同一チップ上に
構成してあるが、別チップとしてもよい。
【００３９】実施例５．次にこの発明の実施例５を図に
ついて説明する。図８は請求項３に記載した発明の一実
施例に示すブロック図で、これまでに説明された部分に
ついてはその説明を省略する。図８において、５０ａお
よび５０ｂはアップ・ダウンカウンタ８のアップ・ダウ
ン制御信号を作るアンドゲート、５１は同じくアップ・
ダウン制御信号を作るセット・リセット型のフリップフ
ロップ、５２ａはアップ・ダウンカウンタ８の基準値を
保持するラッチ回路、５２ｂはアップ・ダウンカウンタ
８のダウン残値を保持するラッチ回路、５３はラッチ回
路５２ｂにて保持されたデータに基づく電圧を発生する
Ｄ／Ａコンバータ、５４はＤ／Ａコンバータ５３の出力
を電源の電圧Ｖｃｃに加算して出力する、電源電圧制御
回路としてのオペアンプを示す。
ついて説明する。図８は請求項３に記載した発明の一実
施例に示すブロック図で、これまでに説明された部分に
ついてはその説明を省略する。図８において、５０ａお
よび５０ｂはアップ・ダウンカウンタ８のアップ・ダウ
ン制御信号を作るアンドゲート、５１は同じくアップ・
ダウン制御信号を作るセット・リセット型のフリップフ
ロップ、５２ａはアップ・ダウンカウンタ８の基準値を
保持するラッチ回路、５２ｂはアップ・ダウンカウンタ
８のダウン残値を保持するラッチ回路、５３はラッチ回
路５２ｂにて保持されたデータに基づく電圧を発生する
Ｄ／Ａコンバータ、５４はＤ／Ａコンバータ５３の出力
を電源の電圧Ｖｃｃに加算して出力する、電源電圧制御
回路としてのオペアンプを示す。
【００４０】また、図９において、３５ｂは入力ピン９
ｅより入力されるＤＳＥＴ信号、４１はフリップフロッ
プ５１の肯定出力Ｑ、４２はアップ・ダウンカウンタ８
のカウントアップ値、４３は同カウンタのカウントダウ
ン値、４４はラッチ回路５２ｂにて保持されたカウント
ダウン残値を示す。
ｅより入力されるＤＳＥＴ信号、４１はフリップフロッ
プ５１の肯定出力Ｑ、４２はアップ・ダウンカウンタ８
のカウントアップ値、４３は同カウンタのカウントダウ
ン値、４４はラッチ回路５２ｂにて保持されたカウント
ダウン残値を示す。
【００４１】次に動作について説明する。図８におい
て、初期データを取り込むためのＤＳＥＴ信号３５ｂ
は、初期の基準カウント値を検出する際に、図９に３５
ｂで示すタイミングで入力ピン９ｅに入力される。この
ＤＳＥＴ信号３５ｂはフリップフロップ１２のセット端
子Ｓに送られ、それによってフリップフロップ１２の肯
定出力Ｑはハイ状態となり、アンドゲート５０ａおよび
５０ｂはアクティブ状態となる。この状態にてＳＴＤＣ
ＬＫ信号２９と同期して排他論理和ゲート２４ｂより出
力される。図９に３２で示す信号がアンドゲート５０ａ
に入力されると、その信号はそのままアンドゲート５０
ａを通過してフリップフロップ５１のセット端子Ｓに入
力される。従って、フリップフロップ５１の肯定出力Ｑ
はハイ状態となる。次に、排他論理和ゲート２４ａより
出力される、図９に３３で示す信号がアクティブ状態と
なっているアンドゲート５０ｂを通過してフリップフロ
ップ５１のリセット端子Ｒに入力される。これによりフ
リップフロップ５１の肯定出力Ｑはロー状態となり、図
９に４１で示す信号のように変化する。又、同時にフリ
ップフロップ１２もこのアンドゲート５０ａからの信号
によってロー状態となり、アンドゲート５０ａおよび５
０ｂは閉じられる。
て、初期データを取り込むためのＤＳＥＴ信号３５ｂ
は、初期の基準カウント値を検出する際に、図９に３５
ｂで示すタイミングで入力ピン９ｅに入力される。この
ＤＳＥＴ信号３５ｂはフリップフロップ１２のセット端
子Ｓに送られ、それによってフリップフロップ１２の肯
定出力Ｑはハイ状態となり、アンドゲート５０ａおよび
５０ｂはアクティブ状態となる。この状態にてＳＴＤＣ
ＬＫ信号２９と同期して排他論理和ゲート２４ｂより出
力される。図９に３２で示す信号がアンドゲート５０ａ
に入力されると、その信号はそのままアンドゲート５０
ａを通過してフリップフロップ５１のセット端子Ｓに入
力される。従って、フリップフロップ５１の肯定出力Ｑ
はハイ状態となる。次に、排他論理和ゲート２４ａより
出力される、図９に３３で示す信号がアクティブ状態と
なっているアンドゲート５０ｂを通過してフリップフロ
ップ５１のリセット端子Ｒに入力される。これによりフ
リップフロップ５１の肯定出力Ｑはロー状態となり、図
９に４１で示す信号のように変化する。又、同時にフリ
ップフロップ１２もこのアンドゲート５０ａからの信号
によってロー状態となり、アンドゲート５０ａおよび５
０ｂは閉じられる。
【００４２】ここで、図９に４１で示す信号がハイ状態
の時には、アップ・ダウンカウンタ８はカウントアップ
され、この信号４１およびＳＴＤＣＬＫ信号２９がとも
にロー状態になるまでリング発振回路７の発振パルス３
６をカウントし続ける。なお、このアップ・ダウンカウ
ンタ８のカウント値は、ラッチ回路５２ａにより保持さ
れる。この保持データが図９に４２で示す基準カウント
値となる。
の時には、アップ・ダウンカウンタ８はカウントアップ
され、この信号４１およびＳＴＤＣＬＫ信号２９がとも
にロー状態になるまでリング発振回路７の発振パルス３
６をカウントし続ける。なお、このアップ・ダウンカウ
ンタ８のカウント値は、ラッチ回路５２ａにより保持さ
れる。この保持データが図９に４２で示す基準カウント
値となる。
【００４３】なお、ＤＳＥＴ信号３５ｂが入力されない
時は、ＳＴＤＣＬＫ信号２９がハイ状態の時に、アップ
・ダウンカウンタ８はこの基準カウント値から、リング
発振回路７の発振パルス３６をカウントダウンしてゆ
く。そして、図９に４３で示すカウントダウン残値は一
旦ラッチ回路５２ｂによりラッチされ、図９に４４で示
すＤ／Ａコンバータ５３の入力ディジタル値となる。Ｄ
／Ａコンバータ５３はこのラッチ回路５２ｂがラッチし
ているカウントダウン残値の保持データ４４に見合う補
正電圧をオペアンプ５４に出力し、オペアンプ５４はこ
のＤ／Ａコンバータ５３からの補正電圧を電源の電圧Ｖ
ｃｃに加算して、実使用論理部１およびリング発振回路
７に供給し、それが電源電圧として使用される。
時は、ＳＴＤＣＬＫ信号２９がハイ状態の時に、アップ
・ダウンカウンタ８はこの基準カウント値から、リング
発振回路７の発振パルス３６をカウントダウンしてゆ
く。そして、図９に４３で示すカウントダウン残値は一
旦ラッチ回路５２ｂによりラッチされ、図９に４４で示
すＤ／Ａコンバータ５３の入力ディジタル値となる。Ｄ
／Ａコンバータ５３はこのラッチ回路５２ｂがラッチし
ているカウントダウン残値の保持データ４４に見合う補
正電圧をオペアンプ５４に出力し、オペアンプ５４はこ
のＤ／Ａコンバータ５３からの補正電圧を電源の電圧Ｖ
ｃｃに加算して、実使用論理部１およびリング発振回路
７に供給し、それが電源電圧として使用される。
【００４４】例えば、基準カウント値を検出した時より
も周囲温度が上がり、実使用論理部１の動作が遅くなれ
ば、図９に４３で示すカウントダウン残値は大きくな
り、Ｄ／Ａコンバータ５３の出力電圧はその分だけ大き
くなる。この電圧が大きくなると、当然、オペアンプ５
４の出力する補正電圧も上昇し、実使用論理部１および
リング発振回路７に供給される電源電圧は高くなる。Ｃ
ＭＯＳ回路では電源電圧が高くなれば、一般に動作速度
が速くなるため、リング発振回路７の動作速度も速くな
り、一定時間内に出力されるパルス数は増える。パルス
数が増えれば、カウントダウン残値４３は減り、基準カ
ウント値と同等、またはそれに近くなる。
も周囲温度が上がり、実使用論理部１の動作が遅くなれ
ば、図９に４３で示すカウントダウン残値は大きくな
り、Ｄ／Ａコンバータ５３の出力電圧はその分だけ大き
くなる。この電圧が大きくなると、当然、オペアンプ５
４の出力する補正電圧も上昇し、実使用論理部１および
リング発振回路７に供給される電源電圧は高くなる。Ｃ
ＭＯＳ回路では電源電圧が高くなれば、一般に動作速度
が速くなるため、リング発振回路７の動作速度も速くな
り、一定時間内に出力されるパルス数は増える。パルス
数が増えれば、カウントダウン残値４３は減り、基準カ
ウント値と同等、またはそれに近くなる。
【００４５】実施例６．次にこの発明の実施例６につい
て説明する。図１０は請求項３に記載した発明の他の実
施例に示すブロック図で、図８に示した実施例５におけ
るラッチ回路５２ａおよび５２ｂ、Ｄ／Ａコンバータ５
３等の種々の制御回路をＭＣＵ５５に置き換えたもの
で、図８とほぼ同様の動作をする。なお、この実施例６
ではＭＣＵ５５を同チップ上に構成したものを示した
が、外部の別チップ上に配置してもよい。
て説明する。図１０は請求項３に記載した発明の他の実
施例に示すブロック図で、図８に示した実施例５におけ
るラッチ回路５２ａおよび５２ｂ、Ｄ／Ａコンバータ５
３等の種々の制御回路をＭＣＵ５５に置き換えたもの
で、図８とほぼ同様の動作をする。なお、この実施例６
ではＭＣＵ５５を同チップ上に構成したものを示した
が、外部の別チップ上に配置してもよい。
【００４６】実施例７．次にこの発明の実施例７を図に
ついて説明する。図１１は請求項３に記載した発明のさ
らに他の実施例を示すブロック図で、これまでに説明さ
れた部分についてはその説明を省く。図１１において、
５６はアップ・ダウンカウンタ８のカウント値をもと
に、パルスを作るＤ型のフリップフロップ、５７はＳＴ
ＤＣＬＫ信号とフリップフロップ５６にて作られたパル
スとの位相差を検出して、それに見合う補正電圧を発生
させるフェーズドロックループ回路（ＰＬＬ回路）を示
す。
ついて説明する。図１１は請求項３に記載した発明のさ
らに他の実施例を示すブロック図で、これまでに説明さ
れた部分についてはその説明を省く。図１１において、
５６はアップ・ダウンカウンタ８のカウント値をもと
に、パルスを作るＤ型のフリップフロップ、５７はＳＴ
ＤＣＬＫ信号とフリップフロップ５６にて作られたパル
スとの位相差を検出して、それに見合う補正電圧を発生
させるフェーズドロックループ回路（ＰＬＬ回路）を示
す。
【００４７】また、図１２において、４５はアップ・ダ
ウンカウンタ８の出力するボロー信号、４６はフリップ
フロップ５６にて作られるパルス、４７は入力ピン９ｃ
に入力されるＳＴＤＣＬＫ信号、４８はフリップフロッ
プ５６で作られるパルス４７とＳＴＤＣＬＫ信号４７と
の位相差を示す。
ウンカウンタ８の出力するボロー信号、４６はフリップ
フロップ５６にて作られるパルス、４７は入力ピン９ｃ
に入力されるＳＴＤＣＬＫ信号、４８はフリップフロッ
プ５６で作られるパルス４７とＳＴＤＣＬＫ信号４７と
の位相差を示す。
【００４８】次に動作について説明する。図１２に３２
で示される排他論理和ゲート２４ｂの出力信号がＳＴＤ
ＣＬＫ信号４７の立上り部と同時にフリップフロップ５
６のリセット端子Ｒに入力されると、その否定出力Ｐも
図１２に４６で示すようにハイ状態になる。また、アッ
プ・ダウンカウンタ８がカウントダウンを終了し、ボロ
ー信号を出力すると、このフリップフロップ５６の否定
出力Ｐからの信号４６はロー状態となる。ＰＬＬ回路５
７はこの信号４６とＳＴＤＣＬＫ信号４７との位相差４
８を検出し、それに見合う電圧をオペアンプ５４に出力
する構成にしておけば、実施例５および６と同様に動作
をする。
で示される排他論理和ゲート２４ｂの出力信号がＳＴＤ
ＣＬＫ信号４７の立上り部と同時にフリップフロップ５
６のリセット端子Ｒに入力されると、その否定出力Ｐも
図１２に４６で示すようにハイ状態になる。また、アッ
プ・ダウンカウンタ８がカウントダウンを終了し、ボロ
ー信号を出力すると、このフリップフロップ５６の否定
出力Ｐからの信号４６はロー状態となる。ＰＬＬ回路５
７はこの信号４６とＳＴＤＣＬＫ信号４７との位相差４
８を検出し、それに見合う電圧をオペアンプ５４に出力
する構成にしておけば、実施例５および６と同様に動作
をする。
【００４９】実施例８．次にこの発明の実施例８を図に
ついて説明する。図１３は請求項４に記載した発明の一
実施例を示すブロック図で、これまでに説明された部分
についてはその説明を省く。図１３において、５９は基
準状態における状態データと基準カウント数、およびそ
れ以外の状態における状態データとカウント値を保持す
る記憶手段としてのデータメモリ、６０はアップ・ダウ
ンカウンタ８のカウント値と基準カウント数との差に基
づいてデータメモリ５９を検索し、オペアンプ５４に与
える補正電圧を生成するＭＣＵを示す。
ついて説明する。図１３は請求項４に記載した発明の一
実施例を示すブロック図で、これまでに説明された部分
についてはその説明を省く。図１３において、５９は基
準状態における状態データと基準カウント数、およびそ
れ以外の状態における状態データとカウント値を保持す
る記憶手段としてのデータメモリ、６０はアップ・ダウ
ンカウンタ８のカウント値と基準カウント数との差に基
づいてデータメモリ５９を検索し、オペアンプ５４に与
える補正電圧を生成するＭＣＵを示す。
【００５０】次に動作について説明する。ここで、図１
４および図１５はそのＭＣＵ６０の動作の流れを示すフ
ローチャートである。なお、ＭＣＵ６０およびデータメ
モリ５９以外の部分の動作については実施例１〜７まで
に説明されているのでその説明を省略する。
４および図１５はそのＭＣＵ６０の動作の流れを示すフ
ローチャートである。なお、ＭＣＵ６０およびデータメ
モリ５９以外の部分の動作については実施例１〜７まで
に説明されているのでその説明を省略する。
【００５１】ＭＣＵ６０はステップＳＴ１０２にてまず
各種パラメータを初期化し、ステップＳＴ１０３にてリ
ング発振回路７のリング発振をスタートさせて、全ての
回路が安定動作するよう一定の時間待った後、ステップ
ＳＴ１０４にてこのリング発振によって発生させられた
パルス数を、入力ピン９ｃより入力されるＳＴＤＣＬＫ
信号に合わせてアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０５でそのカウント値を基準カウン
ト数としてデータメモリ５９に保存する。次に、ステッ
プＳＴ１０７にて内蔵するＤ／Ａコンバータのデータに
“１”を加算し、ステップＳＴ１０８にて再びリング発
振のパルス数をアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０９でそのカウント数が前記基準カ
ウント数よりも１つだけ大きいかどうかをチェックす
る。その結果、１つだけ大きくなければステップＳＴ１
０６に戻り、１つだけ大きい場合にはステップＳＴ１１
１にてその時のＤ／Ａコンバータのデータをデータメモ
リ５９のＣ番地に保存する。以下、ステップＳＴ１１０
でＣ番地のインクリメントを行いながらこの動作を繰り
返してゆくと、基準カウント数よりも測定カウント数が
大きい場合のカウント数の差によるＤ／Ａコンバータの
補正最適値がデータメモリ５９内に準備されたことにな
る。
各種パラメータを初期化し、ステップＳＴ１０３にてリ
ング発振回路７のリング発振をスタートさせて、全ての
回路が安定動作するよう一定の時間待った後、ステップ
ＳＴ１０４にてこのリング発振によって発生させられた
パルス数を、入力ピン９ｃより入力されるＳＴＤＣＬＫ
信号に合わせてアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０５でそのカウント値を基準カウン
ト数としてデータメモリ５９に保存する。次に、ステッ
プＳＴ１０７にて内蔵するＤ／Ａコンバータのデータに
“１”を加算し、ステップＳＴ１０８にて再びリング発
振のパルス数をアップ・ダウンカウンタ８でカウント
し、ステップＳＴ１０９でそのカウント数が前記基準カ
ウント数よりも１つだけ大きいかどうかをチェックす
る。その結果、１つだけ大きくなければステップＳＴ１
０６に戻り、１つだけ大きい場合にはステップＳＴ１１
１にてその時のＤ／Ａコンバータのデータをデータメモ
リ５９のＣ番地に保存する。以下、ステップＳＴ１１０
でＣ番地のインクリメントを行いながらこの動作を繰り
返してゆくと、基準カウント数よりも測定カウント数が
大きい場合のカウント数の差によるＤ／Ａコンバータの
補正最適値がデータメモリ５９内に準備されたことにな
る。
【００５２】また、同様にステップＳＴ１２１〜ＳＴ１
３０を繰り返し実行してゆくと、基準カウント数より測
定カウント数が小さい場合の補正最適値がデータメモリ
５９内に準備される。
３０を繰り返し実行してゆくと、基準カウント数より測
定カウント数が小さい場合の補正最適値がデータメモリ
５９内に準備される。
【００５３】上記のように、予め補正最適値がデータメ
モリ５９上に準備された後、ステップＳＴ１４３にてリ
ング発振のパルス数をカウントし、そのカウント数が基
準カウント数と同じであれば、ステップＳＴ１４６にて
一定時間待機した後、ステップＳＴ１４３に戻る。ま
た、カウント値が基準カウント数と異なる場合には、そ
の差により図１４で説明した処理にて準備された最適補
正値をステップＳＴ１５０にてセレクトして内蔵するＤ
／Ａコンバータにセットし、再びステップＳＴ１４３に
処理を戻してリング発振のパルス数をカウントする。
モリ５９上に準備された後、ステップＳＴ１４３にてリ
ング発振のパルス数をカウントし、そのカウント数が基
準カウント数と同じであれば、ステップＳＴ１４６にて
一定時間待機した後、ステップＳＴ１４３に戻る。ま
た、カウント値が基準カウント数と異なる場合には、そ
の差により図１４で説明した処理にて準備された最適補
正値をステップＳＴ１５０にてセレクトして内蔵するＤ
／Ａコンバータにセットし、再びステップＳＴ１４３に
処理を戻してリング発振のパルス数をカウントする。
【００５４】このように、図１５に示す動作を繰り返
し、その都度オペアンプ５４に相当する補正電圧を出力
することにより、温度変化等によるＣＭＯＳ内部の遅延
変化を自動補正することができる。なお、ステップＳＴ
１４８にてカウント値と基準カウント数との差が準備さ
れた補正最適値のデータ範囲を逸脱していることが検出
された場合には、ステップＳＴ１４９にてエラー処理が
行われる。
し、その都度オペアンプ５４に相当する補正電圧を出力
することにより、温度変化等によるＣＭＯＳ内部の遅延
変化を自動補正することができる。なお、ステップＳＴ
１４８にてカウント値と基準カウント数との差が準備さ
れた補正最適値のデータ範囲を逸脱していることが検出
された場合には、ステップＳＴ１４９にてエラー処理が
行われる。
【００５５】実施例９．なお、上記実施例８では、検索
処理手段としてのＭＣＵ６０の出力を電源電圧制御回路
としてのオペアンプ５４に入力し、電源電圧を調整して
実使用論理部１およびリング発振回路７の遅延量を制御
する場合について説明したが、検索処理手段の出力を遅
延量補正回路および発振遅延制御回路に入力して、実使
用論理部１およびリング発振回路７の遅延量を制御する
ようにしてもよい。図１６は請求項５に記載したそのよ
うな発明の一実施例を示すブロック図であり、図におい
て、５９ｂは基準状態における状態データと基準カウン
ト数、およびそれ以外の状態における状態データとカウ
ント値を保持する記憶手段としてのデータメモリ、ータ
メモリ５９ｂを検索し、遅延量補正回路２８ａおよび発
振遅延制御回路２８ｂに与える制御データを生成するＭ
ＣＵを示す。
処理手段としてのＭＣＵ６０の出力を電源電圧制御回路
としてのオペアンプ５４に入力し、電源電圧を調整して
実使用論理部１およびリング発振回路７の遅延量を制御
する場合について説明したが、検索処理手段の出力を遅
延量補正回路および発振遅延制御回路に入力して、実使
用論理部１およびリング発振回路７の遅延量を制御する
ようにしてもよい。図１６は請求項５に記載したそのよ
うな発明の一実施例を示すブロック図であり、図におい
て、５９ｂは基準状態における状態データと基準カウン
ト数、およびそれ以外の状態における状態データとカウ
ント値を保持する記憶手段としてのデータメモリ、ータ
メモリ５９ｂを検索し、遅延量補正回路２８ａおよび発
振遅延制御回路２８ｂに与える制御データを生成するＭ
ＣＵを示す。
【００５６】このＭＣＵ６０ｂも前記実施例８における
ＭＣＵ６０と同様に動作し、制御データを遅延量補正回
路２８ａおよび発振遅延制御回路２８ｂに出力すること
により、温度変化等によるＣＭＯＳ内部の遅延変化を自
動補正する。
ＭＣＵ６０と同様に動作し、制御データを遅延量補正回
路２８ａおよび発振遅延制御回路２８ｂに出力すること
により、温度変化等によるＣＭＯＳ内部の遅延変化を自
動補正する。
【００５７】実施例１０．次にこの発明の実施例１０を
図について説明する。図１７は請求項６に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１７において、６１
は実施例３で説明した図５に示すものと同様の半導体集
積回路であるが、リング発振回路を形成する部分に入出
力ピンが設けられたタイプのもの、６２ａ〜６２ｎは実
使用論理部１ｂとリング発振回路を形成する部分のみを
有する半導体集積回路で、これら半導体集積回路６１お
よび６２ａ〜６２ｎの実使用論理部１ｂはその論理が直
列に接続されている。また、リング発振を形成する部分
には入出力ピンが独自に設けられており、６３ａ〜６３
ｎはリング発振回路を形成する部分のダミーゲート出力
ピン、６４ａ〜６４ｎは同じくダミーゲート入力ピン、
６５ａ〜６５ｎはリング発振部の帰還入力ピン、６６ａ
〜６６ｎは同じく帰還出力ピンを示し、６７は直列接続
された複数のダミーゲートより成り、前記各入出力ピン
６３ａ〜６６ｎにてリング状に接続されてリング状発振
回路を形成するダミーゲート列を示す。
図について説明する。図１７は請求項６に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１７において、６１
は実施例３で説明した図５に示すものと同様の半導体集
積回路であるが、リング発振回路を形成する部分に入出
力ピンが設けられたタイプのもの、６２ａ〜６２ｎは実
使用論理部１ｂとリング発振回路を形成する部分のみを
有する半導体集積回路で、これら半導体集積回路６１お
よび６２ａ〜６２ｎの実使用論理部１ｂはその論理が直
列に接続されている。また、リング発振を形成する部分
には入出力ピンが独自に設けられており、６３ａ〜６３
ｎはリング発振回路を形成する部分のダミーゲート出力
ピン、６４ａ〜６４ｎは同じくダミーゲート入力ピン、
６５ａ〜６５ｎはリング発振部の帰還入力ピン、６６ａ
〜６６ｎは同じく帰還出力ピンを示し、６７は直列接続
された複数のダミーゲートより成り、前記各入出力ピン
６３ａ〜６６ｎにてリング状に接続されてリング状発振
回路を形成するダミーゲート列を示す。
【００５８】次に動作について説明する。半導体集積回
路６１および６２ａ〜６２ｎのダミーゲート列６７は、
図１６に示すように、ダミーゲート出力ピン６３ａをダ
ミーゲート入力ピン６４ａへ、ダミーゲート出力ピン６
３ｂをダミーゲート入力ピン６４ｂへ、・・・とそれぞ
れ接続し、ダミーゲート出力ピン６３ｎを帰還入力ピン
６５ｎへ接続する。また、同様に帰還入力ピン６５ａを
帰還出力ピン６６ａへ、帰還入力ピン６５ｂを帰還出力
ピン６６ｂへ、・・・とそれぞれ接続することにより、
ゲートアレイ６１および６２ａ〜６２ｎの全てのダミー
ゲート列６７が１つのリングで繋ったことになり、リン
グ発振回路が形成される。この状態にてリング発振をさ
せ、そのパルス数に応じて遅延量補正回路２８ａと発振
遅延制御回路２８ｂを遅延補正制御部２６で制御して、
各半導体集積回路６１，６２ａ〜６２ｎまでの各実使用
論理部１ｂのトータルの伝搬遅延の変動を補正する。そ
の補正制御動作に関しては実施例５の場合と同様である
ためその説明を省略する。
路６１および６２ａ〜６２ｎのダミーゲート列６７は、
図１６に示すように、ダミーゲート出力ピン６３ａをダ
ミーゲート入力ピン６４ａへ、ダミーゲート出力ピン６
３ｂをダミーゲート入力ピン６４ｂへ、・・・とそれぞ
れ接続し、ダミーゲート出力ピン６３ｎを帰還入力ピン
６５ｎへ接続する。また、同様に帰還入力ピン６５ａを
帰還出力ピン６６ａへ、帰還入力ピン６５ｂを帰還出力
ピン６６ｂへ、・・・とそれぞれ接続することにより、
ゲートアレイ６１および６２ａ〜６２ｎの全てのダミー
ゲート列６７が１つのリングで繋ったことになり、リン
グ発振回路が形成される。この状態にてリング発振をさ
せ、そのパルス数に応じて遅延量補正回路２８ａと発振
遅延制御回路２８ｂを遅延補正制御部２６で制御して、
各半導体集積回路６１，６２ａ〜６２ｎまでの各実使用
論理部１ｂのトータルの伝搬遅延の変動を補正する。そ
の補正制御動作に関しては実施例５の場合と同様である
ためその説明を省略する。
【００５９】実施例１１．次にこの発明の実施例１１を
図について説明する。図１８は請求項７に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分に関してはその説明を省く。図１８において、６８
は実施例５で説明したものと同様の半導体集積回路であ
るが、リング発振用回路を形成する部分に入出力ピンが
設けられたタイプのもの、６９ａ〜６９ｎは実使用論理
部１とダミーゲート列６７および遅延変動補正のために
電源電圧Ｖｃｃを制御する電源電圧制御回路としてのオ
ペアンプ５４のみを有する半導体集積回路で、これら半
導体集積回路６８，６９ａ〜６９ｎの実使用論理部１は
その論理が直列に接続されており、ダミーゲート列６７
も入出力ピン６３ａ〜６３ｎ，６４ａ〜６４ｎ，６５ａ
〜６５ｎ，６６ａ〜６６ｎによってリング状に接続され
ている。また、７０ａ〜７０ｎは各半導体集積回路６９
ａ〜６９ｎのオペアンプ５４への補正電圧が入力される
入力ピンを示し、７１は半導体集積回路６８よりその補
正電圧を出力する出力ピンを示す。
図について説明する。図１８は請求項７に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分に関してはその説明を省く。図１８において、６８
は実施例５で説明したものと同様の半導体集積回路であ
るが、リング発振用回路を形成する部分に入出力ピンが
設けられたタイプのもの、６９ａ〜６９ｎは実使用論理
部１とダミーゲート列６７および遅延変動補正のために
電源電圧Ｖｃｃを制御する電源電圧制御回路としてのオ
ペアンプ５４のみを有する半導体集積回路で、これら半
導体集積回路６８，６９ａ〜６９ｎの実使用論理部１は
その論理が直列に接続されており、ダミーゲート列６７
も入出力ピン６３ａ〜６３ｎ，６４ａ〜６４ｎ，６５ａ
〜６５ｎ，６６ａ〜６６ｎによってリング状に接続され
ている。また、７０ａ〜７０ｎは各半導体集積回路６９
ａ〜６９ｎのオペアンプ５４への補正電圧が入力される
入力ピンを示し、７１は半導体集積回路６８よりその補
正電圧を出力する出力ピンを示す。
【００６０】次に動作について説明する。この場合も前
記実施例１０の場合と同様にダミーゲート列６７は１つ
のリングとして接続されてリング状発振回路を形成して
リング発振している。遅延補正制御部２６はそのリング
発振のパルス数に応じた補正電圧を出力するが、この一
連の動作は図８に示した実施例５の場合と同様である。
この補正電圧は半導体集積回路６８の出力ピン７１より
出力され、各半導体集積回路６９ａ〜６９ｎの入力ピン
７０ａ〜７０ｎに入力される。各ゲートアレイ６８，６
９ａ〜６９ｎではその補正電圧をそれぞれのオペアンプ
５４に入力し、オペアンプ５４はその補正電圧を電源電
圧Ｖｃｃと加算する。各半導体集積回路６８，６９ａ〜
６９ｎではこのオペアンプ５４の出力電圧が実使用論理
部１およびダミーゲート列６７の電源電圧として使用さ
れる。このことにより各半導体集積回路６８，６９ａ〜
６９ｎまでの実使用論理部１のトータル伝搬遅延の変動
が補正される。
記実施例１０の場合と同様にダミーゲート列６７は１つ
のリングとして接続されてリング状発振回路を形成して
リング発振している。遅延補正制御部２６はそのリング
発振のパルス数に応じた補正電圧を出力するが、この一
連の動作は図８に示した実施例５の場合と同様である。
この補正電圧は半導体集積回路６８の出力ピン７１より
出力され、各半導体集積回路６９ａ〜６９ｎの入力ピン
７０ａ〜７０ｎに入力される。各ゲートアレイ６８，６
９ａ〜６９ｎではその補正電圧をそれぞれのオペアンプ
５４に入力し、オペアンプ５４はその補正電圧を電源電
圧Ｖｃｃと加算する。各半導体集積回路６８，６９ａ〜
６９ｎではこのオペアンプ５４の出力電圧が実使用論理
部１およびダミーゲート列６７の電源電圧として使用さ
れる。このことにより各半導体集積回路６８，６９ａ〜
６９ｎまでの実使用論理部１のトータル伝搬遅延の変動
が補正される。
【００６１】実施例１２．次にこの発明の実施例１２を
図について説明する。図１９は請求項８に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１９において、６１
ａ〜６１ｍは図１７に符号６１を付した半導体集積回路
の中から遅延補正制御部２６とアップカウンタ１４を除
いたものであり、この半導体集積回路６１ａ〜６１ｍの
１つと半導体集積回路６２ａ〜６２ｎとによって１つの
チャンネルが構成され、システムにはこのような同一構
成のチャンネルがｍチャンネルある。また、７２は各チ
ャンネルのダミーゲート列６７で形成されるリング発振
回路によるパルス出力をチャンネル毎にセレクトするセ
レクタ、７３は図１６に示した実施例９におけるデータ
メモリ５９をチャンネル毎に拡張した記憶手段としての
データメモリ、７４はこのデータメモリ７３を検索して
制御データを生成するとともにセレクタ７２の制御や各
チャンネルへの制御データの分配等、種々のデータ処理
を司る遅延補正制御部としてのＭＣＵを示す。
図について説明する。図１９は請求項８に記載した発明
の一実施例を示すブロック図で、これまでに説明された
部分についてはその説明を省く。図１９において、６１
ａ〜６１ｍは図１７に符号６１を付した半導体集積回路
の中から遅延補正制御部２６とアップカウンタ１４を除
いたものであり、この半導体集積回路６１ａ〜６１ｍの
１つと半導体集積回路６２ａ〜６２ｎとによって１つの
チャンネルが構成され、システムにはこのような同一構
成のチャンネルがｍチャンネルある。また、７２は各チ
ャンネルのダミーゲート列６７で形成されるリング発振
回路によるパルス出力をチャンネル毎にセレクトするセ
レクタ、７３は図１６に示した実施例９におけるデータ
メモリ５９をチャンネル毎に拡張した記憶手段としての
データメモリ、７４はこのデータメモリ７３を検索して
制御データを生成するとともにセレクタ７２の制御や各
チャンネルへの制御データの分配等、種々のデータ処理
を司る遅延補正制御部としてのＭＣＵを示す。
【００６２】次に動作について説明する。１つのチャン
ネルにおいては各半導体集積回路のダミーゲート列６７
が１つのリング発振回路を形成しており、それぞれのチ
ャンネルのリング発振回路の発振パルスはセレクタ７２
に入力される。セレクタ７２はＭＣＵ７４の指示に従
い、各チャンネルを１チャンネルずつセレクトし、その
発振パルスをアップ・ダウンカウンタ８に入力する。Ｍ
ＣＵ７４はアップ・ダウンカウンタ８にてカウントされ
た値に基づいてデータメモリ７３を検索し、各チャンネ
ル毎の制御データと、チャンネルを区別するためのコー
ド信号を送信する。各チャンネルでは自身のコードが付
けられた制御データを受け取ると、基準カウント数に等
しい遅延を得るように遅延量補正回路２８ａおよび発振
遅延制御回路２８ｂを制御する。なお、その一連の動作
は実施例５の場合と同様であるのでその説明は省略す
る。
ネルにおいては各半導体集積回路のダミーゲート列６７
が１つのリング発振回路を形成しており、それぞれのチ
ャンネルのリング発振回路の発振パルスはセレクタ７２
に入力される。セレクタ７２はＭＣＵ７４の指示に従
い、各チャンネルを１チャンネルずつセレクトし、その
発振パルスをアップ・ダウンカウンタ８に入力する。Ｍ
ＣＵ７４はアップ・ダウンカウンタ８にてカウントされ
た値に基づいてデータメモリ７３を検索し、各チャンネ
ル毎の制御データと、チャンネルを区別するためのコー
ド信号を送信する。各チャンネルでは自身のコードが付
けられた制御データを受け取ると、基準カウント数に等
しい遅延を得るように遅延量補正回路２８ａおよび発振
遅延制御回路２８ｂを制御する。なお、その一連の動作
は実施例５の場合と同様であるのでその説明は省略す
る。
【００６３】実施例１３．次にこの発明の実施例１３を
図について説明する。図２０は請求項９に記載した発明
の一実施例を示すブロック図で、これまでに説明した部
分に関してはその説明を省く。図２０において、６８ａ
〜６８ｍは図１８に符号６８を付した半導体集積回路の
中から遅延補正制御部２６とアップ・ダウンカウンタ８
を除いたものであり、この半導体集積回路６８ａ〜６８
ｍの１つと半導体集積回路６９ａ〜６９ｎとによって１
つのチャンネルが構成され、システムにはこのような同
一構成のチャンネルがｍチャンネルある。また、７５ａ
〜７５ｍは各チャンネル毎に設けられ、ＭＣＵ７４が各
チャンネル毎に発生した補正電圧を該当するチャンネル
に供給するための伝達手段としてのサンプルアンドホー
ルド回路を示す。
図について説明する。図２０は請求項９に記載した発明
の一実施例を示すブロック図で、これまでに説明した部
分に関してはその説明を省く。図２０において、６８ａ
〜６８ｍは図１８に符号６８を付した半導体集積回路の
中から遅延補正制御部２６とアップ・ダウンカウンタ８
を除いたものであり、この半導体集積回路６８ａ〜６８
ｍの１つと半導体集積回路６９ａ〜６９ｎとによって１
つのチャンネルが構成され、システムにはこのような同
一構成のチャンネルがｍチャンネルある。また、７５ａ
〜７５ｍは各チャンネル毎に設けられ、ＭＣＵ７４が各
チャンネル毎に発生した補正電圧を該当するチャンネル
に供給するための伝達手段としてのサンプルアンドホー
ルド回路を示す。
【００６４】次に動作について説明する。各チャンネル
のリング発振回路の発振パルスをアップ・ダウンカウン
タ８でカウントし、そのカウント値に基づいてデータメ
モリ７３を検索し、各チャンネルの制御データを作るま
では実施例１２の場合と同様である。ＭＣＵ７４はこの
制御データより各チャンネル毎の補正電圧と各チャンネ
ルを区別するためのサンプルおよびホールド信号をそれ
ぞれのチャンネルのサンプルアンドホールド回路７５ａ
〜７５ｍに送る。各チャンネルでは電源電圧制御回路５
４が与えられた補正電圧に基づいて、基準カウント数に
等しい遅延を得るように電源電圧を制御する。なお、そ
の一連の動作は実施例４の場合と同様であるのでその説
明は省略する。
のリング発振回路の発振パルスをアップ・ダウンカウン
タ８でカウントし、そのカウント値に基づいてデータメ
モリ７３を検索し、各チャンネルの制御データを作るま
では実施例１２の場合と同様である。ＭＣＵ７４はこの
制御データより各チャンネル毎の補正電圧と各チャンネ
ルを区別するためのサンプルおよびホールド信号をそれ
ぞれのチャンネルのサンプルアンドホールド回路７５ａ
〜７５ｍに送る。各チャンネルでは電源電圧制御回路５
４が与えられた補正電圧に基づいて、基準カウント数に
等しい遅延を得るように電源電圧を制御する。なお、そ
の一連の動作は実施例４の場合と同様であるのでその説
明は省略する。
【００６５】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、実使用論理部とは独立に、当該実使用論理部の
ゲート段数と同数のダミーゲートでリング発振回路を形
成し、その発振パルスを基本パルス信号を基準にしてカ
ウントするように構成したので、そのカウント値によっ
て、温度変化等に伴う実使用論理部における伝搬遅延量
の変動を検出することが可能な半導体集積回路が得られ
る効果がある。
よれば、実使用論理部とは独立に、当該実使用論理部の
ゲート段数と同数のダミーゲートでリング発振回路を形
成し、その発振パルスを基本パルス信号を基準にしてカ
ウントするように構成したので、そのカウント値によっ
て、温度変化等に伴う実使用論理部における伝搬遅延量
の変動を検出することが可能な半導体集積回路が得られ
る効果がある。
【００６６】また、請求項２に記載の発明によれば、計
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて制御データを生成し、そ
の制御データを実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給するように構成したので、温
度変化に伴う実使用論理部の伝搬遅延量の変動を自動的
に補正できる半導体集積回路が得られる効果がある。
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて制御データを生成し、そ
の制御データを実使用論理部の遅延変動を補正する遅延
量補正回路、およびリング発振回路の遅延時間を制御す
る発振遅延制御回路に供給するように構成したので、温
度変化に伴う実使用論理部の伝搬遅延量の変動を自動的
に補正できる半導体集積回路が得られる効果がある。
【００６７】また、請求項３に記載の発明によれば、計
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて補正電圧を生成し、その
補正電圧を実使用論理部およびリング発振回路の電源電
圧を制御する電源電圧制御回路に供給するように構成し
たので、温度変化に伴う実使用論理部の伝搬遅延量の変
動を自動的に補正できる半導体集積回路が得られる効果
がある。
数手段の最初のカウント値である基準カウント値と以後
のカウント値との差に基づいて補正電圧を生成し、その
補正電圧を実使用論理部およびリング発振回路の電源電
圧を制御する電源電圧制御回路に供給するように構成し
たので、温度変化に伴う実使用論理部の伝搬遅延量の変
動を自動的に補正できる半導体集積回路が得られる効果
がある。
【００６８】また、請求項４に記載の発明によれば、補
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して補正電圧を生成し、それを電源電圧
制御回路に供給するように構成したので、状態変更量を
考察した最適な補正値を導き出すことができる半導体集
積回路が得られる効果がある。
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して補正電圧を生成し、それを電源電圧
制御回路に供給するように構成したので、状態変更量を
考察した最適な補正値を導き出すことができる半導体集
積回路が得られる効果がある。
【００６９】また、請求項５に記載の発明によれば、補
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して制御データを生成し、それを遅延量
補正回路および発振遅延制御回路に供給するように構成
したので、状態変更量を考察した最適な補正値を導き出
すことができる半導体集積回路が得られる効果がある。
正データを記憶している記憶手段を設け、計数手段のカ
ウント値と基準カウント数との比較結果に基づいてその
記憶手段を検索して制御データを生成し、それを遅延量
補正回路および発振遅延制御回路に供給するように構成
したので、状態変更量を考察した最適な補正値を導き出
すことができる半導体集積回路が得られる効果がある。
【００７０】また、請求項６に記載の発明によれば、複
数の半導体集積回路を直列に接続してそれらのダミーゲ
ート列をリング状に接続してリング発振回路を形成し、
その発振パルスをカウントする計数手段を１つ設けて、
その最初のカウント値である基準カウント値と以後のカ
ウント値との差より遅延変動を補正するための制御デー
タを生成して、共通の遅延量補正回路および発振遅延制
御回路に供給するように構成したので、回路トータルで
の遅延変動を自動補正できる半導体集積回路組合回路が
得られる効果がある。
数の半導体集積回路を直列に接続してそれらのダミーゲ
ート列をリング状に接続してリング発振回路を形成し、
その発振パルスをカウントする計数手段を１つ設けて、
その最初のカウント値である基準カウント値と以後のカ
ウント値との差より遅延変動を補正するための制御デー
タを生成して、共通の遅延量補正回路および発振遅延制
御回路に供給するように構成したので、回路トータルで
の遅延変動を自動補正できる半導体集積回路組合回路が
得られる効果がある。
【００７１】また、請求項７に記載の発明によれば、複
数の半導体集積回路を直列に接続してそれらのダミーゲ
ート列をリング状に接続してリング発振回路を形成し、
その発振パルスをカウントする計数手段を１つ設けて、
その最初のカウント値である基準カウント値と以後のカ
ウント値との差より遅延変動を補正するための補正電圧
を生成し、それを各半導体集積回路の電源電圧制御回路
に供給するように構成したので、回路トータルでの遅延
変動を自動補正できる半導体集積回路組合回路が得られ
る効果がある。
数の半導体集積回路を直列に接続してそれらのダミーゲ
ート列をリング状に接続してリング発振回路を形成し、
その発振パルスをカウントする計数手段を１つ設けて、
その最初のカウント値である基準カウント値と以後のカ
ウント値との差より遅延変動を補正するための補正電圧
を生成し、それを各半導体集積回路の電源電圧制御回路
に供給するように構成したので、回路トータルでの遅延
変動を自動補正できる半導体集積回路組合回路が得られ
る効果がある。
【００７２】また、請求項８に記載の発明によれば、請
求項６に記載の半導体集積回路組合回路を１つのチャン
ネルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部から各チャンネル宛に制御データを送出する
ように構成したので、チャンネル毎の伝搬遅延量の補正
ができ、チャンネル間の遅延のバラツキも自動的に補正
できる半導体集積回路組合回路が得られる効果がある。
求項６に記載の半導体集積回路組合回路を１つのチャン
ネルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部から各チャンネル宛に制御データを送出する
ように構成したので、チャンネル毎の伝搬遅延量の補正
ができ、チャンネル間の遅延のバラツキも自動的に補正
できる半導体集積回路組合回路が得られる効果がある。
【００７３】また、請求項９に記載の発明によれば、請
求項７に記載の半導体集積回路組合回路を１つのチャン
ネルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部からの補正電圧を、各チャンネル対応に設け
られた伝達手段を介して供給するように構成したので、
チャンネル毎の伝搬遅延量の補正ができ、チャンネル間
の遅延のバラツキも自動的に補正できる半導体集積回路
組合回路が得られる効果がある。
求項７に記載の半導体集積回路組合回路を１つのチャン
ネルとし、複数のチャンネルに対して計数手段、記憶手
段、および遅延補正制御部を１つずつ共通に設け、遅延
補正制御部からの補正電圧を、各チャンネル対応に設け
られた伝達手段を介して供給するように構成したので、
チャンネル毎の伝搬遅延量の補正ができ、チャンネル間
の遅延のバラツキも自動的に補正できる半導体集積回路
組合回路が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施例１による半導体集積回路を示
すブロック図である。
すブロック図である。
【図２】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図３】この発明の実施例２による半導体集積回路を示
すブロック図である。
すブロック図である。
【図４】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図５】この発明の実施例３による半導体集積回路を示
すブロック図である。
すブロック図である。
【図６】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図７】この発明の実施例４による半導体集積回路を示
すブロック図である。
すブロック図である。
【図８】この発明の実施例５による半導体集積回路を示
すブロック図である。
すブロック図である。
【図９】上記実施例の内部動作のタイミングを示すタイ
ムチャートである。
ムチャートである。
【図１０】この発明の実施例６による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図１１】この発明の実施例７による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図１２】上記実施例の内部動作のタイミングを示すタ
イムチャートである。
イムチャートである。
【図１３】この発明の実施例８による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図１４】上記実施例の動作の流れを示すフローチャー
トである。
トである。
【図１５】上記実施例の動作の流れを示すフローチャー
トである。
トである。
【図１６】この発明の実施例９による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図１７】この発明の実施例１０による半導体集積回路
組合回路を示すブロック図である。
組合回路を示すブロック図である。
【図１８】この発明の実施例１１による半導体集積回路
組合回路を示すブロック図である。
組合回路を示すブロック図である。
【図１９】この発明の実施例１２による半導体集積回路
組合回路を示すブロック図である。
組合回路を示すブロック図である。
【図２０】この発明の実施例１３を示す半導体集積回路
組合回路を示すブロック図である。
組合回路を示すブロック図である。
【図２１】従来の半導体集積回路を示すブロック図であ
る。
る。
【符号の説明】 １ 実使用論理部 １ｂ 実使用論理部 ７ リング発振回路 ７ｂ リング発振回路 ８ 計数手段（アップ・ダウンカウンタ） １１ 計数手段（ダウンカウンタ） １４ 計数手段（アップカウンタ） ２６ 遅延補正制御部 ２８ａ 遅延量補正回路 ２８ｂ 発振遅延制御回路 ５４ 電源電圧制御回路（オペアンプ） ５９ 記憶手段（データメモリ） ５９ｂ 記憶手段（データメモリ） ６１ 半導体集積回路 ６１ａ〜６１ｍ 半導体集積回路 ６２ａ〜６２ｎ 半導体集積回路 ６７ ダミーゲート列 ６８ 半導体集積回路 ６８ａ〜６８ｍ 半導体集積回路 ６９ａ〜６９ｎ 半導体集積回路 ７３ 記憶手段（データメモリ） ７４ 遅延補正制御部（ＭＣＵ） ７５ａ〜７５ｍ 伝達手段（サンプルアンドホールド回
路）
路）
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
Claims (9)
- 【請求項１】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部と、前記実使用論理部とは独立し
た複数のダミーゲートをリング状に直列に接続したダミ
ーゲート列より成り、入力されたパルスを前記ダミーゲ
ート列内に巡回させて、前記ダミーゲートによる遅延時
間に応じた周期で発振パルスを生成するリング発振回路
と、基本パルス信号を基準として、前記リング発振回路
より出力される発振パルスのカウントを行う計数手段と
を備えたゲートアレイ。 - 【請求項２】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部と、前記実使用論理部とは独立し
た複数のダミーゲートをリング状に直列に接続したダミ
ーゲート列より成り、入力されたパルスを前記ダミーゲ
ート列内に巡回させて、前記ダミーゲートによる遅延時
間に応じた周期で発振パルスを生成するリング発振回路
と、基本パルス信号を基準として、前記リング発振回路
より出力される発振パルスのカウントを行う計数手段
と、前記実使用論理部の遅延変動を補正する遅延量補正
回路と、前記リング発振回路の前記遅延時間を制御する
発振遅延制御回路と、前記計数手段の最初のカウント値
を基準カウント値とし、以後のカウント値とその基準カ
ウント値との差に基づいて、前記遅延量補正回路と前記
発振遅延制御回路への制御データを生成する遅延補正制
御部とを備えたゲートアレイ。 - 【請求項３】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部と、前記実使用論理部とは独立し
た複数のダミーゲートをリング状に直列に接続したダミ
ーゲート列より成り、入力されたパルスを前記ダミーゲ
ート列内に巡回させて、前記ダミーゲートによる遅延時
間に応じた周期で発振パルスを生成するリング発振回路
と、基本パルス信号を基準として、前記リング発振回路
より出力される発振パルスのカウントを行う計数手段
と、前記実使用論理部および前記リング発振回路の電源
電圧を制御してその遅延変動を補正する電源電圧制御回
路と、前記計数手段の最初のカウント値を基準カウント
値として、以後のカウント値とその基準カウント値との
差に基づいて、前記電源電圧制御回路への補正電圧を生
成する遅延補正制御部とを備えたゲートアレイ。 - 【請求項４】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部と、前記実使用論理部とは独立し
た複数のダミーゲートをリング状に直列に接続したダミ
ーゲート列より成り、入力されたパルスを前記ダミーゲ
ート列内に巡回させて、前記ダミーゲートによる遅延時
間に応じた周期で発振パルスを生成するリング発振回路
と、基本パルス信号を基準として、前記リング発振回路
より出力される発振パルスのカウントを行う計数手段
と、前記実使用論理部および前記リング発振回路の電源
電圧を制御してその遅延変動を補正する電源電圧制御回
路と、基準状態の時の基準状態データと当該基準状態に
おける前記計数手段のカウント値である基準カウント
数、および前記基準状態以外の時の状態データとその時
の前記計数手段のカウント値を補正データとして記憶す
る記憶手段と、前記計数手段のカウント値を前記基準カ
ウント数と比較し、比較結果に基づいて前記記憶手段を
検索して、前記電源電圧制御回路への補正電圧を生成す
る遅延補正制御部とを備えたゲートアレイ。 - 【請求項５】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部と、前記実使用論理部とは独立し
た複数のダミーゲートをリング状に直列に接続したダミ
ーゲート列より成り、入力されたパルスを前記ダミーゲ
ート列内に巡回させて、前記ダミーゲートによる遅延時
間に応じた周期で発振パルスを生成するリング発振回路
と、基本パルス信号を基準として、前記リング発振回路
より出力される発振パルスのカウントを行う計数手段
と、前記実使用論理部の遅延変動を補正する遅延量補正
回路と、前記リング発振回路の前記遅延時間を制御する
発振遅延制御回路と、基準状態の時の基準状態データと
当該基準状態における前記計数手段のカウント値である
基準カウント数、および前記基準状態以外の時の状態デ
ータとその時の前記計数手段のカウント値を補正データ
として記憶する記憶手段と、前記計数手段のカウント値
を前記基準カウント数と比較し、比較結果に基づいて前
記記憶手段を検索し、前記遅延量補正回路および発振遅
延制御回路への制御データを生成する遅延補正制御部と
を備えたゲートアレイ。 - 【請求項６】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部、および前記実使用論理部とは独
立した複数のダミーゲートを直列に接続したダミーゲー
ト列を有し、前記実使用論理部が直列に接続され、前記
ダミーゲート列が全体としてリング状に接続されてリン
グ発振回路を形成する複数のゲートアレイと、複数の前
記ゲートアレイに対して１つ設けられ、前記リング発振
回路より出力される発振パルスを基準パルス信号に基づ
いてカウントする計数手段と、複数の前記ゲートアレイ
に対して１つ設けられた、前記遅延量補正回路および前
記発振遅延制御回路と、複数の前記ゲートアレイに対し
て１つ設けられ、前記計数手段の最初のカウント値であ
る基準カウント値と以後のカウント値との差に基づい
て、前記各ゲートアレイの実使用論理部の遅延変動を補
正するための制御データを、前記遅延量補正回路と前記
発振遅延制御回路に供給する遅延補正制御部とを備えた
ゲートアレイ組合回路。 - 【請求項７】 複数のゲートが接続されて所定の論理動
作を行う実使用論理部、前記実使用論理部とは独立した
複数のダミーゲートを直列に接続したダミーゲート列、
および前記実使用論理部およびダミーゲート列の電源電
圧を制御してその遅延変動を補正する電源電圧制御回路
を有し、前記実使用論理部が直列に接続され、前記ダミ
ーゲート列が全体としてリング状に接続されてリング発
振回路を形成する複数のゲートアレイと、複数の前記ゲ
ートアレイに対して１つ設けられ、前記リング発振回路
より出力される発振パルスを基準パルス信号に基づいて
カウントする計数手段と、複数の前記ゲートアレイに対
して１つ設けられ、前記計数手段の最初のカウント値で
ある基準カウント値と以後のカウント値との差に基づい
て、前記各ゲートアレイの実使用論理部の遅延変動を補
正するための補正電圧を、前記電源電圧制御回路に供給
する遅延補正制御部とを備えたゲートアレイ組合回路。 - 【請求項８】 互いの実使用論理部を直列に接続すると
ともに、互いのダミーゲート列をリング状に接続してリ
ング発振回路を構成した複数のゲートアレイに対して、
１つの遅延量補正回路と発振遅延制御回路とを付加して
成る複数のチャンネルと、複数の前記チャンネルに対し
て１つ設けられ、前記各チャンネル毎にそのリング発振
回路より出力される発振パルスを基準パルス信号に基づ
いてカウントする計数手段と、複数の前記チャンネルに
対して１つ設けられ、前記各チャンネル毎の補正データ
を記憶した記憶手段と、複数の前記チャンネルに対して
１つ設けられ、前記計数手段のカウント値に基づいて前
記記憶手段を検索して前記各チャンネル毎の制御データ
を生成し、それを該当するチャンネルにそれぞれ出力す
る遅延補正制御部とを備えたゲートアレイ組合回路。 - 【請求項９】 互いの実使用論理部を直列に接続すると
ともに、互いのダミーゲート列をリング状に接続してリ
ング発振回路を構成し、それらに供給する電源電圧を制
御する電源電圧制御回路を有する複数のゲートアレイよ
り成る複数のチャンネルと、複数の前記チャンネルに対
して１つ設けられ、前記各チャンネル毎にそのリング発
振回路より出力される発振パルスを基準パルス信号に基
づいてカウントする計数手段と、複数の前記チャンネル
に対して１つ設けられ、前記各チャンネル毎の補正デー
タを記憶した記憶手段と、複数の前記チャンネルに対し
て１つ設けられ、前記計数手段のカウント値に基づいて
前記記憶手段を検索して前記各チャンネル毎の前記電源
電圧制御回路への補正電圧を生成する遅延補正制御部
と、前記遅延補正制御部の生成した補正電圧を該当する
チャンネルにのみ伝達する伝達手段とを備えたゲートア
レイ組合回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354714A JP2996328B2 (ja) | 1992-12-17 | 1992-12-17 | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354714A JP2996328B2 (ja) | 1992-12-17 | 1992-12-17 | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06188722A true JPH06188722A (ja) | 1994-07-08 |
| JP2996328B2 JP2996328B2 (ja) | 1999-12-27 |
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ID=18439413
Family Applications (1)
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|---|---|---|---|
| JP4354714A Expired - Lifetime JP2996328B2 (ja) | 1992-12-17 | 1992-12-17 | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
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|---|---|
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| DE (1) | DE4343069C2 (ja) |
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