JPH01120118A - クロツク信号切断検出回路 - Google Patents
クロツク信号切断検出回路Info
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- JPH01120118A JPH01120118A JP27810787A JP27810787A JPH01120118A JP H01120118 A JPH01120118 A JP H01120118A JP 27810787 A JP27810787 A JP 27810787A JP 27810787 A JP27810787 A JP 27810787A JP H01120118 A JPH01120118 A JP H01120118A
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- clock signal
- alternating
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- 238000012544 monitoring process Methods 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル回路に使用されるクロック信号切
断検出回路に関する。
断検出回路に関する。
（従来の技術）
従来、クロック信号の切断を検出する回路は、ダイオー
ドを用いた全波整流回路によって信号めピーク値を検出
する方式を利用したものが公知である。この種の回路で
は、クロック信号の有無をピーク値というアナログ量に
変換し、コンパレータ（比較器）に入力してクロック信
号の切断を検出している。
ドを用いた全波整流回路によって信号めピーク値を検出
する方式を利用したものが公知である。この種の回路で
は、クロック信号の有無をピーク値というアナログ量に
変換し、コンパレータ（比較器）に入力してクロック信
号の切断を検出している。
（発明が解決しようとする間１点）
上述した従来のクロック信号切断検出回路は、クロック
信号の有無をアナログ槽に変換するために、ダイオード
やコンデンサなど、ディジタル倫理素子以外の素子を必
要とし、且つ、コンパレータの参照電圧を最適値に設定
する必要がある。そのため、ゲートアレイなどのような
論理素子のみから成る集積回路には利用できないという
欠点がある。
信号の有無をアナログ槽に変換するために、ダイオード
やコンデンサなど、ディジタル倫理素子以外の素子を必
要とし、且つ、コンパレータの参照電圧を最適値に設定
する必要がある。そのため、ゲートアレイなどのような
論理素子のみから成る集積回路には利用できないという
欠点がある。
本発明の目的は、周期Ｔｏの被検出クロック信号〈対し
て周期Ｔ（Ｔ＞Ｔｏ）のクロック信号を発生し、被検出
クロック信号およびクロック信号を用いて周期Ｔの％
ｌ Ｉ、％ Ｑ ＃の交番信号を発生して符号則を監視
することにより上記欠点を除去し、論理素子のみで構成
したクロック信号切断検出回路を提供することにある。
て周期Ｔ（Ｔ＞Ｔｏ）のクロック信号を発生し、被検出
クロック信号およびクロック信号を用いて周期Ｔの％
ｌ Ｉ、％ Ｑ ＃の交番信号を発生して符号則を監視
することにより上記欠点を除去し、論理素子のみで構成
したクロック信号切断検出回路を提供することにある。
（問題点を解決するための手段）
本発明によるクロック信号切断検出回路は、オシレータ
と、交番信号発生回路と、交番符号則監視回路とを具備
して構成したものである。
と、交番信号発生回路と、交番符号則監視回路とを具備
して構成したものである。
オシレータは、周期Ｔｏの被検出クロック信号に対して
周期Ｔ（Ｔ＞Ｔｏ ）のクロック信号を発生する念め
のものである。
周期Ｔ（Ｔ＞Ｔｏ ）のクロック信号を発生する念め
のものである。
交番信号発生回路は、被検出クロック信号およびオフレ
ータよりのクロック信号を用いて周期Ｔの１１ ′と１
０′とから成る交番信号を発生させるためのものである
。
ータよりのクロック信号を用いて周期Ｔの１１ ′と１
０′とから成る交番信号を発生させるためのものである
。
交番符号則監視回路は、％１ ｐと１ＯＮとから成る交
番信号の符号則を監視するためのものである。
番信号の符号則を監視するためのものである。
（実施例）
次に、本発明にり込て図面を参照して詳細に説明する。
第１図は、本発明によるクロック信号切断検出回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
第１図において、２はロジカルオシレータ、３は交番信
号発生回路、４は交番符号則監視回路である。交番信号
発生回路３において、３１．３２はそれぞれＤ形フリッ
プフロップ、３３はＮＯＲゲート、３４はＴ形フリップ
フロップである。交番符号則監視回路４において、４１
，４２．４４はそれぞｆＬＤ形フリフリップフロップ３
はＥＯＲゲート、４５はインバータである。
号発生回路、４は交番符号則監視回路である。交番信号
発生回路３において、３１．３２はそれぞれＤ形フリッ
プフロップ、３３はＮＯＲゲート、３４はＴ形フリップ
フロップである。交番符号則監視回路４において、４１
，４２．４４はそれぞｆＬＤ形フリフリップフロップ３
はＥＯＲゲート、４５はインバータである。
ロジカルオシレータ２は奇数１゛固のインバータから成
り、信号線１上の被検出クロック信号の周期Ｔｏ より
も長い周期Ｔのクロック信号を発生して信号線２ａ上に
送出する。交番信号発生回路３は信号線１上の被検出ク
ロック信号、およびロジカルオシレータ２から信号線２
ａ上に送出される信号を用いて周期Ｔの％ １ ＃、％
Ｑ Ｉの交番信号を発生して信号線３ｂ上に送出する
。交番符号則監視回路４は信号線３ｂ上の交番信号の符
号則を監視し、信号線Ｓ上にクロック信号切断検出結果
を出力する。
り、信号線１上の被検出クロック信号の周期Ｔｏ より
も長い周期Ｔのクロック信号を発生して信号線２ａ上に
送出する。交番信号発生回路３は信号線１上の被検出ク
ロック信号、およびロジカルオシレータ２から信号線２
ａ上に送出される信号を用いて周期Ｔの％ １ ＃、％
Ｑ Ｉの交番信号を発生して信号線３ｂ上に送出する
。交番符号則監視回路４は信号線３ｂ上の交番信号の符
号則を監視し、信号線Ｓ上にクロック信号切断検出結果
を出力する。
第２図は、第１図の動作を表わす各部の信号波形を示す
説明図である。
説明図である。
以下、ｗｔ１図および第２図を参照して本発明について
説明する。
説明する。
ロジカルオシレータ２から信号ａ２ａ上に送出されたク
ロック信号は、信号線１上の被検出クロック信号によっ
てＤ形フリップ７０ツブ３１゜３２より成るシフトレジ
スタに読込まれる。
ロック信号は、信号線１上の被検出クロック信号によっ
てＤ形フリップ７０ツブ３１゜３２より成るシフトレジ
スタに読込まれる。
ＮＯＲゲート３３から信号線３ａ上への出力パルスはデ
ユーティファクタが’ｒｅ ／（’ｒ−ＴＯ）で与えら
れ、周期がＴのクロック信号である。、信号線３ａ上の
クロック信号はＴ形フリップフロップ３４ｉＣ入力され
、信号線３ｂ上の出力は１司期Ｔの％１＃１％０＃の交
番信号である。
ユーティファクタが’ｒｅ ／（’ｒ−ＴＯ）で与えら
れ、周期がＴのクロック信号である。、信号線３ａ上の
クロック信号はＴ形フリップフロップ３４ｉＣ入力され
、信号線３ｂ上の出力は１司期Ｔの％１＃１％０＃の交
番信号である。
信号Ｊ３ｂ上の出力はＤ形２リップフロップ４１．４２
から成るシフトレジスタに入力され、Ｄ形フリップフロ
ップ４１．４２の出力は七れぞれＥＯＲゲート４３に加
えられる。ＥＯＲゲート４３では、両出力間の排他的論
理和を求めている。
から成るシフトレジスタに入力され、Ｄ形フリップフロ
ップ４１．４２の出力は七れぞれＥＯＲゲート４３に加
えられる。ＥＯＲゲート４３では、両出力間の排他的論
理和を求めている。
１１１、％０＃の交番前が滴定されていれば、ＥＯＲゲ
ート４３の出力は％１＃となる。
ート４３の出力は％１＃となる。
一方、信号線１上の被検出クロック信号が切断されてい
るときには、信号線３ｂ上の交番信号は％１Ｎまたは％
ＯＮのいずれかのレベルに固定されろ。この念め、ＥＯ
Ｒゲート４３の入力は同符号となり、出力は％Ｏｌとな
る。Ｄ形フリップフロップ４４は信号に含まれるスパイ
クノイズを除去するためのりタイミング用として用いら
れ、被検出クロック信号が切断されているときには信号
線ｓ上の出力は％ＩＩ、切断されていないときには信号
ａＳ上の出力は％Ｏｌとなる。
るときには、信号線３ｂ上の交番信号は％１Ｎまたは％
ＯＮのいずれかのレベルに固定されろ。この念め、ＥＯ
Ｒゲート４３の入力は同符号となり、出力は％Ｏｌとな
る。Ｄ形フリップフロップ４４は信号に含まれるスパイ
クノイズを除去するためのりタイミング用として用いら
れ、被検出クロック信号が切断されているときには信号
線ｓ上の出力は％ＩＩ、切断されていないときには信号
ａＳ上の出力は％Ｏｌとなる。
（発明の効果）
以上説明したように本発明は、周期Ｔ、の被検出クロッ
ク信号に対して周期Ｔ（Ｔ）Ｔ、）のクロ・ツク信号を
発生し、被検出クロック信号およびクロック信号を用い
て周期Ｔの％１＃１％ＯＩの交番信号を発生して符号則
を監視することにより、論理素子のみで回路を構成でき
るなめ、ゲートアレイなどの集積回路に組込むことが可
能であり、装置全体の小形化に寄与できるという効果が
ある。
ク信号に対して周期Ｔ（Ｔ）Ｔ、）のクロ・ツク信号を
発生し、被検出クロック信号およびクロック信号を用い
て周期Ｔの％１＃１％ＯＩの交番信号を発生して符号則
を監視することにより、論理素子のみで回路を構成でき
るなめ、ゲートアレイなどの集積回路に組込むことが可
能であり、装置全体の小形化に寄与できるという効果が
ある。
また、オシレータの出力周波数は被検出クロツり信号の
周波数よりも低いため、高周波のクロック信号切１＃′
ｒの検出に適しているという効果がある。
周波数よりも低いため、高周波のクロック信号切１＃′
ｒの検出に適しているという効果がある。
第１図は、本発明によるクロック信号切断検出回路の一
実施例を示すブロック図である。 第２図は、第１図の各部における動作波形？示す説明図
である。 ２・・・ロジカルオシレータ ３・噛・交番信号発生回路 ４・・・交番符号則監視回路 ３１ ．３２．４１ ．４２，４４・番・Ｄ形フリップ
フロップ ３３−−−ＮＯＲゲート ３４・・−Ｔ形フリップフロップ ４３嗜・・ＥＯＲゲート ４５＠・拳インバータ １．２ａｔ３ａ＋３ｂ、４ａ＋４ｂ、５ｅｅｓ・・・信
号線
実施例を示すブロック図である。 第２図は、第１図の各部における動作波形？示す説明図
である。 ２・・・ロジカルオシレータ ３・噛・交番信号発生回路 ４・・・交番符号則監視回路 ３１ ．３２．４１ ．４２，４４・番・Ｄ形フリップ
フロップ ３３−−−ＮＯＲゲート ３４・・−Ｔ形フリップフロップ ４３嗜・・ＥＯＲゲート ４５＠・拳インバータ １．２ａｔ３ａ＋３ｂ、４ａ＋４ｂ、５ｅｅｓ・・・信
号線
Claims (1)
- 周期Ｔ＿０の被検出クロック信号に対して周期Ｔ（Ｔ＞
Ｔ＿０）のクロック信号を発生するためのオシレータと
、前記被検出クロック信号および前記オシレータよりの
前記クロック信号を用いて周期Ｔの“１”／“０”より
成る交番信号を発生するための交番信号発生回路と、前
記“１”／“０”よりなる交番信号の符号則を監視する
ための交番符号則監視回路とを具備して構成したことを
特徴とするクロック信号切断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27810787A JPH01120118A (ja) | 1987-11-02 | 1987-11-02 | クロツク信号切断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27810787A JPH01120118A (ja) | 1987-11-02 | 1987-11-02 | クロツク信号切断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120118A true JPH01120118A (ja) | 1989-05-12 |
Family
ID=17592724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27810787A Pending JPH01120118A (ja) | 1987-11-02 | 1987-11-02 | クロツク信号切断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485114A (en) * | 1992-12-17 | 1996-01-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with internal compensation for changes in time delay |
-
1987
- 1987-11-02 JP JP27810787A patent/JPH01120118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485114A (en) * | 1992-12-17 | 1996-01-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with internal compensation for changes in time delay |
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