JPS59110207A - 波形発生回路 - Google Patents
波形発生回路Info
- Publication number
- JPS59110207A JPS59110207A JP21994882A JP21994882A JPS59110207A JP S59110207 A JPS59110207 A JP S59110207A JP 21994882 A JP21994882 A JP 21994882A JP 21994882 A JP21994882 A JP 21994882A JP S59110207 A JPS59110207 A JP S59110207A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- waveform
- output
- signal
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/026—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform using digital techniques
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は波形発生回路に係り、特に、サイン波形や三
角波等の対称波形を形成する波形発生回路に関する。
角波等の対称波形を形成する波形発生回路に関する。
第１図は従来の波形発生回路を示している。入力端子２
にはクロック信号が与えられ、このクロック信号を分周
するために分周カウンタ４が設置されている。この分周
カウンタ４はフリップフロップ回路６．８．１０．１２
で構成され、入力端子２に与えられたクロック信号が前
段のフリップフロップ回路６に与えられ、このフリップ
フロップ回路６の出力ｄが次のフリップフロップ回路８
のクロック入力、このフリップフロップ回路８の出力ｄ
が次のフリップフロップ回路１０のクロック入力、この
フリップフロップ回路１０の出力ｄが次のフリップフロ
ップ回路１２のクロック入力と成っている。そして、各
フリップフロップ回路６．８．１０．１２の出力Ｑは、
読み出し専用の記憶回路（ＲＯＭ）１４の入力Ａｏ 、
Ａ＋ 、Ａ２、Ａ３として与えられ、その出力Ｄｏ ％
Ｄ＋ 、Ｄ２、Ｄ３はデジタルアナログ変換器（Ｄ／
Ａ）１６に与えられ、出力端子１日から出力波形が発生
するように成っている。
にはクロック信号が与えられ、このクロック信号を分周
するために分周カウンタ４が設置されている。この分周
カウンタ４はフリップフロップ回路６．８．１０．１２
で構成され、入力端子２に与えられたクロック信号が前
段のフリップフロップ回路６に与えられ、このフリップ
フロップ回路６の出力ｄが次のフリップフロップ回路８
のクロック入力、このフリップフロップ回路８の出力ｄ
が次のフリップフロップ回路１０のクロック入力、この
フリップフロップ回路１０の出力ｄが次のフリップフロ
ップ回路１２のクロック入力と成っている。そして、各
フリップフロップ回路６．８．１０．１２の出力Ｑは、
読み出し専用の記憶回路（ＲＯＭ）１４の入力Ａｏ 、
Ａ＋ 、Ａ２、Ａ３として与えられ、その出力Ｄｏ ％
Ｄ＋ 、Ｄ２、Ｄ３はデジタルアナログ変換器（Ｄ／
Ａ）１６に与えられ、出力端子１日から出力波形が発生
するように成っている。
第２図はこの波形発生回路の動作タイミング及びその出
力波形例を示している。即ち、入力端子２に第２図Ａに
示すクロック信号が与えられると、フリップフロップ回
路６は第２図Ｂに示す分周パルスを発生し、フリップフ
ロップ回路８は第２図Ｂに示す分周パルスの反転パルス
が与えられて第２図Ｃに示す分周パルスを発生し、フリ
ップフロップ回路１０は第２図Ｃに示す分周パルスの反
転パルスが与えられて第２図りに示す分周パルスを発生
し、フリップフロップ回路１２は第２図りに示す分周パ
ルスの反転パルスが与えられて第２図已に示す分周パル
スを発生する。そして、これらの出力パルスは読み出し
信号として記憶回路（４の各入力Ａｏ ％ Ａ＋ 、Ａ
２ 、Ａ３となり、この読み出し信号入力に基づき、記
憶回路１４がらあらかじめ記憶させておいた波形の重み
付は信号が出力されてデジタルアナログ変換器１６に与
えられる。この結果、出力端子１８には第２図Ｆに示す
サイン波形の基礎となる波形が発生する。
力波形例を示している。即ち、入力端子２に第２図Ａに
示すクロック信号が与えられると、フリップフロップ回
路６は第２図Ｂに示す分周パルスを発生し、フリップフ
ロップ回路８は第２図Ｂに示す分周パルスの反転パルス
が与えられて第２図Ｃに示す分周パルスを発生し、フリ
ップフロップ回路１０は第２図Ｃに示す分周パルスの反
転パルスが与えられて第２図りに示す分周パルスを発生
し、フリップフロップ回路１２は第２図りに示す分周パ
ルスの反転パルスが与えられて第２図已に示す分周パル
スを発生する。そして、これらの出力パルスは読み出し
信号として記憶回路（４の各入力Ａｏ ％ Ａ＋ 、Ａ
２ 、Ａ３となり、この読み出し信号入力に基づき、記
憶回路１４がらあらかじめ記憶させておいた波形の重み
付は信号が出力されてデジタルアナログ変換器１６に与
えられる。この結果、出力端子１８には第２図Ｆに示す
サイン波形の基礎となる波形が発生する。
このように従来の波形発生回路では、任意のクロック信
号からサイン波形等の対称波形を形成する場合、デジタ
ルアナログ変換器１６に与える重み付は信号を形成する
ために記憶回路１４が用いられている。
号からサイン波形等の対称波形を形成する場合、デジタ
ルアナログ変換器１６に与える重み付は信号を形成する
ために記憶回路１４が用いられている。
そして、発生波形の精度を向上させるために、１周期間
のクロック信号や、デジタルアナログ変換器１６のビッ
ト数を増加した場合、記憶回路１４には、記憶容量の大
きいものが必要になり、ビット数°が増加する。
のクロック信号や、デジタルアナログ変換器１６のビッ
ト数を増加した場合、記憶回路１４には、記憶容量の大
きいものが必要になり、ビット数°が増加する。
この発明は、サイン波、三角波等の対称波形を効率的に
発生させる波形発生回路の提供を目的とする。
発生させる波形発生回路の提供を目的とする。
この発明は、クロック信号を分周して読み出し信号を発
生する分周カウンタと、この分周カウンタから読み出し
信号が与えられ記憶している半周期分の波形信号を出力
する記憶回路と、この記憶回路の出力と前記分周カウン
タの最終分周出力とが与えられ両者の論理出力を発生す
る排他的論理和回路と、この排他的論理和回路の出力を
アナログ信号に変換するデジタルアナログ変換器とから
構成したことを特徴としている。
生する分周カウンタと、この分周カウンタから読み出し
信号が与えられ記憶している半周期分の波形信号を出力
する記憶回路と、この記憶回路の出力と前記分周カウン
タの最終分周出力とが与えられ両者の論理出力を発生す
る排他的論理和回路と、この排他的論理和回路の出力を
アナログ信号に変換するデジタルアナログ変換器とから
構成したことを特徴としている。
この発明の実施例を図面を参照して詳細に説明する。第
３図はこの発明の波形発生回路の実施例を示し、第１図
の波形発生回路と同一部分には同一符号が付しである。
３図はこの発明の波形発生回路の実施例を示し、第１図
の波形発生回路と同一部分には同一符号が付しである。
図において、分周カウンタ４はフリップフロップ回路６
．８．１０．１２で構成され、フリップフロップ回路６
．８．１０の出力Ｑは読み出し専用の記憶回路（ＲＯＭ
）２０の入力Ａ Ｏ％ Ａ Ｉｓ Ａ ２となっている
。この記憶回路２０には発生波形の半周期分の波形信号
が書き込まれ、このため、記憶回路２０は第１図に示す
記憶回路１４に比較して記憶容量の小さいものが使用さ
れている。
．８．１０．１２で構成され、フリップフロップ回路６
．８．１０の出力Ｑは読み出し専用の記憶回路（ＲＯＭ
）２０の入力Ａ Ｏ％ Ａ Ｉｓ Ａ ２となっている
。この記憶回路２０には発生波形の半周期分の波形信号
が書き込まれ、このため、記憶回路２０は第１図に示す
記憶回路１４に比較して記憶容量の小さいものが使用さ
れている。
そして、この記憶回路２０とデジタルアナログ変換器２
２との間には、記憶回路２０の出力ＤＯ１Ｄ＋ 、Ｄ２
、Ｄｓ毎に排他的論理和回路（エクスクルシワ−０８
回路）２４．２６．２８．３０が設置されている。各エ
クスクルシブ−ＯＲ回路２４．２６．２８．３０には、
一方の入力端子に記憶回路２０の出力Ｄｏ、Ｄ＋ 、Ｄ
２、Ｄ３が与えられ、他方の入力端子に分周カウンタ４
の最終段のフリップフロップ回路１２の出力Ｑが与えら
れている。
２との間には、記憶回路２０の出力ＤＯ１Ｄ＋ 、Ｄ２
、Ｄｓ毎に排他的論理和回路（エクスクルシワ−０８
回路）２４．２６．２８．３０が設置されている。各エ
クスクルシブ−ＯＲ回路２４．２６．２８．３０には、
一方の入力端子に記憶回路２０の出力Ｄｏ、Ｄ＋ 、Ｄ
２、Ｄ３が与えられ、他方の入力端子に分周カウンタ４
の最終段のフリップフロップ回路１２の出力Ｑが与えら
れている。
以上の構成に基づき、その動作を説明する。入力端子２
に第２図Ａに示すクロック信号が与えられると、フリッ
プフロップ回路６．８．１０．１２の出力Ｑには第２図
Ｂ、Ｃ，Ｄ、Ｅに示す分周パルスが形成される。これら
分周パルスの内、第２図Ｂ、Ｃ，Ｄに示すパルスは記憶
回路１４の読み出し入力Ａ（１ｓ Ａｌ 、Ａ２となる
。
に第２図Ａに示すクロック信号が与えられると、フリッ
プフロップ回路６．８．１０．１２の出力Ｑには第２図
Ｂ、Ｃ，Ｄ、Ｅに示す分周パルスが形成される。これら
分周パルスの内、第２図Ｂ、Ｃ，Ｄに示すパルスは記憶
回路１４の読み出し入力Ａ（１ｓ Ａｌ 、Ａ２となる
。
記憶回路２０には半周期分の波形信号が記憶されており
、このため、読み出し入力のビット数が少なく成ってい
る。そこで、このような読み出し入力に基づき、記憶回
路２０から半周期分の波形信号が出力され、この出力は
エクスクルシブ−ＯＲ回路２４．２６．２８．３０に順
次入力される。
、このため、読み出し入力のビット数が少なく成ってい
る。そこで、このような読み出し入力に基づき、記憶回
路２０から半周期分の波形信号が出力され、この出力は
エクスクルシブ−ＯＲ回路２４．２６．２８．３０に順
次入力される。
０から７までのクロック信号が入力端子２に与えられた
場合、フリップフロップ回路１２の出力Ｑは低（Ｌ＞レ
ベルに成る。この場合、ＤＯからＤ３の出力のうち高（
Ｈ）レベルと成っているところのみ、エクスクルシブ−
ＯＲ回路２４．２６．２８．３０の出力も高（Ｈ）レベ
ルと成り、半周期分の波形信号出力がデジタルアナログ
変換器２２に与えられ、デジタルアナログ変換の結果、
出力端子１８には第４図に示す記憶回路に記憶されてい
たところのＡの部分の波形が発生する。
場合、フリップフロップ回路１２の出力Ｑは低（Ｌ＞レ
ベルに成る。この場合、ＤＯからＤ３の出力のうち高（
Ｈ）レベルと成っているところのみ、エクスクルシブ−
ＯＲ回路２４．２６．２８．３０の出力も高（Ｈ）レベ
ルと成り、半周期分の波形信号出力がデジタルアナログ
変換器２２に与えられ、デジタルアナログ変換の結果、
出力端子１８には第４図に示す記憶回路に記憶されてい
たところのＡの部分の波形が発生する。
また、８から１０のクロック信号の到来でフリップフロ
ップ回路１２が第２図Ｅに示す分周パルスを発生し、こ
のパルスが各エクスクルシブ−ＯＲ回路２４．２６．２
８．３０に与えられると、記憶回路２０の半周期分の波
形信号がデジタルアナログ変換器２２に入力される。
ップ回路１２が第２図Ｅに示す分周パルスを発生し、こ
のパルスが各エクスクルシブ−ＯＲ回路２４．２６．２
８．３０に与えられると、記憶回路２０の半周期分の波
形信号がデジタルアナログ変換器２２に入力される。
通常、エクスクルシブ−ＯＲ回路がない場合、又はフリ
ップフロップ回路１２の出力Ｑが低（Ｌ）レベルのまま
であると第４図に破線で示す波形Ｂが形成されることに
なるが、エクスクルシブ−ＯＲ回路２４．２６．２８．
３０の存在によりり。
ップフロップ回路１２の出力Ｑが低（Ｌ）レベルのまま
であると第４図に破線で示す波形Ｂが形成されることに
なるが、エクスクルシブ−ＯＲ回路２４．２６．２８．
３０の存在によりり。
からＤ３の出力のうち、低（Ｌ）レベルと成っていると
ころのみエクスクルシブ−ＯＲ回路２４．２６．２８．
３０の出力が高（Ｈ）レベルと成りデジタルアナログ変
換器２２に入力される。その結果、第４図Ｃに示す波形
が形成できる。この波形出力を積分回路等の波形成形回
路を通過させることにより通常のサイン波を得ることが
できる。
ころのみエクスクルシブ−ＯＲ回路２４．２６．２８．
３０の出力が高（Ｈ）レベルと成りデジタルアナログ変
換器２２に入力される。その結果、第４図Ｃに示す波形
が形成できる。この波形出力を積分回路等の波形成形回
路を通過させることにより通常のサイン波を得ることが
できる。
このように記憶回路２０に半周期分の波形信号を記憶し
、分周カウンタ４の最終段のフリップフロップ回路１２
と、エクスクルシブ−ＯＲ回路２４．２６．２８．３０
を用いることにより、半周期分の波形信号を形成し、こ
れを反転させることで１周期分の波形を形成することが
できる。このようにすれば、記憶回路２０の記憶容量は
半周期分で良いため小さくすることができ、集積回路を
構成する上でチップの小型化を図ることができる。
、分周カウンタ４の最終段のフリップフロップ回路１２
と、エクスクルシブ−ＯＲ回路２４．２６．２８．３０
を用いることにより、半周期分の波形信号を形成し、こ
れを反転させることで１周期分の波形を形成することが
できる。このようにすれば、記憶回路２０の記憶容量は
半周期分で良いため小さくすることができ、集積回路を
構成する上でチップの小型化を図ることができる。
なお、実施例ではサイン波形の形成について説明したが
、三角波、矩形波等の対称波形も同様に形成することが
できる。また、エクスクルシブ−ＯＲ回路はエクスクル
シブ−ＮＯＲ回路でも同様の効果が得られる。
、三角波、矩形波等の対称波形も同様に形成することが
できる。また、エクスクルシブ−ＯＲ回路はエクスクル
シブ−ＮＯＲ回路でも同様の効果が得られる。
以上説明したようにこの発明によれば、号イン波、三角
波等の対称波形を効率的に形成することができ、記憶回
路の記憶容量の減少を図ることができる。
波等の対称波形を効率的に形成することができ、記憶回
路の記憶容量の減少を図ることができる。
第１図は従来の波形発生回路を示すブロック図、第２図
はそのタイミング及び出力波形を示す説明図、第３図は
この発明の波形発生回路の実施例を示すブロック図、第
４図はその出力波形を示す説明図である１ ４・・・分周カウンタ、２０・・・記憶回路、２２・・
・デジタルアナログ変換器、２４．２６．２８．３０・
・・排他的論理和回路。 ５１ 第１図 第２図
はそのタイミング及び出力波形を示す説明図、第３図は
この発明の波形発生回路の実施例を示すブロック図、第
４図はその出力波形を示す説明図である１ ４・・・分周カウンタ、２０・・・記憶回路、２２・・
・デジタルアナログ変換器、２４．２６．２８．３０・
・・排他的論理和回路。 ５１ 第１図 第２図
Claims (1)
- クロック信号を分周して読み出し信号を発生する分周カ
ウンタと、この分周カウンタから読み出し信号が与えら
れ記憶している半周期骨の波形信号を出力する記憶回路
と、この記憶回路の出力と前記分周カウンタの最終分周
出力とが与えられ両者の論理出力を発生する排他的論理
和回路と、この排他的論理和回路の出力をアナログ信号
に変換するデジタルアナログ変換器とから構成したこと
を特徴とする波形発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21994882A JPS59110207A (ja) | 1982-12-15 | 1982-12-15 | 波形発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21994882A JPS59110207A (ja) | 1982-12-15 | 1982-12-15 | 波形発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110207A true JPS59110207A (ja) | 1984-06-26 |
Family
ID=16743539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21994882A Pending JPS59110207A (ja) | 1982-12-15 | 1982-12-15 | 波形発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2638915A1 (fr) * | 1988-11-04 | 1990-05-11 | France Etat | Procede de mise en forme de signaux delivres par des circuits logiques |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105259A (ja) * | 1975-03-13 | 1976-09-17 | Nippon Electric Co | Dejitaruseigenhahatsuseikairo |
| JPS5368056A (en) * | 1976-11-30 | 1978-06-17 | Hitachi Ltd | Compound unit of digital sine wave |
-
1982
- 1982-12-15 JP JP21994882A patent/JPS59110207A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51105259A (ja) * | 1975-03-13 | 1976-09-17 | Nippon Electric Co | Dejitaruseigenhahatsuseikairo |
| JPS5368056A (en) * | 1976-11-30 | 1978-06-17 | Hitachi Ltd | Compound unit of digital sine wave |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2638915A1 (fr) * | 1988-11-04 | 1990-05-11 | France Etat | Procede de mise en forme de signaux delivres par des circuits logiques |
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