FR2638915A1 - Procede de mise en forme de signaux delivres par des circuits logiques - Google Patents
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Abstract
Le train de signaux pseudo-analogiques délivré par un circuit logique est échantillonné avec une horloge d'échantillonnage de fréquence n fois plus grande que le rythme dudit train. Les échantillons sont groupés en mots binaires de n bits, à chaque échantillonnage, le bit de poids le plus fort du mot binaire courant est éliminé, les (n-1) bits restants sont décalés et le bit résultant de l'échantillonnage devient le bit de poids faible. Egalement, à chaque échantillonnage, le mot binaire courant est converti en une valeur analogique. Le procédé s'applique aussi à un ensemble de signaux pseudo-analogiques.
Description
La présente invention concerne un procédé de mise en forme de signaux délivrés par des circuits logiques, ainsi que des circuits permettant de mettre en oeuvre le procédé de l'invention.
Les techniques modernes de génération et de traitement d'informations destinées à être visualisées utilisent de plus en plus de solutions numériques à la place de solutions analogiques. Ainsi, en informatique, certains signaux numériques délivrés par les ordinateurs et microprocesseurs sont destinés à être affichés sur des écrans. Dans le traitement moderne des signaux de télévision, notamment de signaux de télévision à haute définition, les signaux sont numérisés, mémorisés dans des mémoires d'où ils sont extraits pour reconstituer des images sur un écran de télévision. Cela est également vrai dans les traitements d'embrouillage réellement efficaces et de désembrouillage de signaux de télévision.Or, les circuits de sortie des ordinateurs et des mémoires sont réalisés à base de circuits logiques TTL, CMOS, ECL, etc., qui délivrent ce qu'on appelera dans la suite des signaux pseudo-analogiques dont les caractéristiques transitoires nécessitent, pour leur transmission et leur amplification, des circuits à bande passante large.
Lorsqu'on applique ces signaux à fronts très raides, donc à large bande, aux circuits d'entrée vidéo d'un téléviseur, la bande passante relativement faible de ces circuits vidéo a pour effet d'altérer les fronts des signaux appliqués et de créer des suroscillations. Dans la pratique, on rencontre déjà ce phénomène dans la mise en oeuvre des systèmes de télétexte, tel que le système ANTIOPE, où les caractéristiques des signaux délivrés par les cartes ANTIOPE ne sont pas toujours compatibles avec les circuits internes d'un téléviseur.Encore, à titre d'exemple, on peut citer le cas du codage en mode SECAM de signaux R,V,B, délivrés par un ordinateur ou un générateur d'images synthétiques, dans lequel les signaux nécessitent un traitement des temps de montée, plus un traitement colorimétrique pour atténuer les transitions colorées élevées qui sont non compatibles avec les caractéristiques du codage SECAM.
Pour résoudre les problèmes mentionnés ci-dessus, il existe des solutions analogiques connues dans lesquels on utilise des techniques de filtrage qui sont malheureusement délicates à mettre en oeuvre car elles nécessitent des réglages qui sont parfois peu stables dans le temps.
Un objet de l'invention consiste à prévoir un procédé de mise en forme de signaux pseudo-analogiques dont la partie essentielle du traitement est entièrement numérique.
Un autre objet de l'invention consiste à prévoir des circuits de mise en oeuvre du procédé de l'invention.
Encore, un autre objet de l'invention consiste à prévoir de tels circuits de mise en forme permettant de réaliser un matriçage de couleurs pour obtenir, par exemple, des images en couleur correspondant aux systèmes de télévision normalisés, tel que le système SECAM.
Suivant une caractéristique de l'invention, le train de signaux pseudo-analogiques est échantillonné avec une horloge d'échantillonnage de fréquence n fois plus grande que le rythme dudit train, les échantillons étant groupés en mots binaires de n bits, à chaque échantillonnage, le bit de poids le plus fort du mot courant étant éliminé, les (n-l) bits restants étant décalés et le bit résultant de l'échantillonnage devenant le bit de poids faible, et, également à chaque échantillonnage, le mot courant étant converti en une valeur analogique.
Suivant une autre caractéristique, ladite valeur analogique est la valeur décimale qui correspond directement audit mot binaire courant.
Suivant une autre caractéristique, la valeur analogique est la valeur décimale qui correspond à la valeur dudit mot binaire courant après conversion de celui-ci en un autre mot binaire.
Suivant une autre caractéristique, n est une puissance de 2, telle que quatre.
Suivant une autre caractéristique, les bits résultant de l'échantillonnage sont successivement appliqués à l'entrée d'un registre à décalage dont l'horloge de décalage est égale à l'horloge d'échantillonnage et dont I'ensemble-des sorties parallèles délivre ledit mot binaire courant vers un convertisseur numérique/analogique.
Suivant une autre caractéristique, entre les sorties parallèles du registre à décalage et le convertisseur numérique/analogique est monté en série un convertisseur numérique/numérique.
Suivant une autre caractéristique, le convertisseur numérique/numérique est une mémoire morte, de préférence programmable, dont les entrées d'adresses sont reliées aux sorties du registre à décalage et dont les sorties de données sont reliées aux entrées du convertisseur numérique/analogique.
Suivant une autre caractéristique, dans le cas de mise en forme de signaux de composantes de chrominance, les trois trains de signaux pseudo-analogiques correspondants sont échantillonnés séparément, les échantillons obtenus étant groupés pour former un mot binaire unique qui est converti en trois valeurs analogiques différentes adéquates formant lesdites composantes remises en forme.
Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaitront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels:
la Fig. 1 est un schéma d'un circuit de mise en forme suivant l'invention,
la Fig. 2 est un schéma d'une variante du circuit de mise en forme de la Fig. 1,
les Figs. 2a à 2d sont des diagrammes temporels montrant la forme d'un signal pseudo-analogique d'entrée, des instants d'échantillonnage, la forme du signal de sortie du circuit de la Fig. 1 et la forme du signal de sortie du circuit de la Fig. 2, et
la Fig. 4 est le schéma d'une variante des circuits des Figs. 1 et 2, mais capable de traiter simultanément des ensembles de trois signaux pseudo-analogiques.
la Fig. 1 est un schéma d'un circuit de mise en forme suivant l'invention,
la Fig. 2 est un schéma d'une variante du circuit de mise en forme de la Fig. 1,
les Figs. 2a à 2d sont des diagrammes temporels montrant la forme d'un signal pseudo-analogique d'entrée, des instants d'échantillonnage, la forme du signal de sortie du circuit de la Fig. 1 et la forme du signal de sortie du circuit de la Fig. 2, et
la Fig. 4 est le schéma d'une variante des circuits des Figs. 1 et 2, mais capable de traiter simultanément des ensembles de trois signaux pseudo-analogiques.
Le circuit de la Fig. 1 comprend un registre à décalage 1, comportant quatre cellules CO à C3, dont l'entrée série D est reliée à un circuit logique 2, par exemple un circuit TTL, délivrant un train de signaux pseudo-analogiques à mettre en forme, dont l'entrée de décalage H est reliée à la sortie d'un circuit d'horloge 3 et dont les sorties parallèles QO à Q3 des cellules CO à C3, respectivement, sont reliées aux entrées correspondantes d'un convertisseur numérique/analogique 4 dont la sortie S délivre les signaux mis en forme.
La sortie S est reliée à l'entrée d'un filtre passe-bas 5, qui peut être simplement le circuit d'entrée vidéo d'un téléviseur ou un filtre de caractéristique semblable.
Le circuit d'horloge 3 fonctionne à une fréquence égale à quatre fois le débit binaire de la source 2. Le convertisseur numérique/analogique 4 a une caractéristique linéaire, c'est-à-dire qu'au mot binaire délivré par les sorties QO à Q3, il fait correspondre directement une valeur décimale. Le filtre 5 a pour objet de lisser le signal issu de la sortie S du convertisseur.
Pour illustrer le fonctionnement du circuit de la Fig. 1, on va considérer que la source de données 2 délivre le train binaire suivant: 010100..., qui est montré à la Fig. 3a. En réponse à ce train binaire, le tableau I suivant montre les états pris par l'entrée série D, les sorties QO à Q3 du registre 1, et les valeurs décimales du signal délivré par le convertisseur 4.
Tableau I NO IT D Q3 Q2 Ql QO Val. déc. de 4
ITO.3 0 0 0 0 0 0 ITl.O 1 0 0 0 0 0 IT1.1 1 0 0 0 1 1 IT1.2 1 0 0 1 1 3 IT1.3 1 0 1 1 1 7 IT2.0 0 1 1 1 1 15 IT2.1 0 1 1 1 0 14 In2.2 0 1 1 0 0 12 In2.3 0 1 0 0 0 8 IT3.0 0 O O O O O IT3.1 1 0 0 0 1 1
A la Fig. 3b, on a fait apparaître les instants d'échantillonnage correspondant aux intervalles de temps ITO à ITS du train de la
Fig. 3a. Le diagramme temporel de la Fig. 3c, où les valeurs portées en ordonnées sont des valeurs décimales du signal issu de la sortie S du convertisseur 4, montre comment les signaux de la Fig. 3a ont été mis en forme. Dans cette Fig. 3c, on a aussi montré la forme du signal de sortie du filtre 5 où il a été lissé. Il apparaît que ce signal analogique ne comporte plus de transitoires capables de créer des suroscillations. Les fronts adoucis avant et arrière de ce signal analogique sont dissymétriques, mais cela ne les rend pas inutilisables, car bien souvent les signaux appliqués à l'entrée des circuits vidéo sont également déformés.
ITO.3 0 0 0 0 0 0 ITl.O 1 0 0 0 0 0 IT1.1 1 0 0 0 1 1 IT1.2 1 0 0 1 1 3 IT1.3 1 0 1 1 1 7 IT2.0 0 1 1 1 1 15 IT2.1 0 1 1 1 0 14 In2.2 0 1 1 0 0 12 In2.3 0 1 0 0 0 8 IT3.0 0 O O O O O IT3.1 1 0 0 0 1 1
A la Fig. 3b, on a fait apparaître les instants d'échantillonnage correspondant aux intervalles de temps ITO à ITS du train de la
Fig. 3a. Le diagramme temporel de la Fig. 3c, où les valeurs portées en ordonnées sont des valeurs décimales du signal issu de la sortie S du convertisseur 4, montre comment les signaux de la Fig. 3a ont été mis en forme. Dans cette Fig. 3c, on a aussi montré la forme du signal de sortie du filtre 5 où il a été lissé. Il apparaît que ce signal analogique ne comporte plus de transitoires capables de créer des suroscillations. Les fronts adoucis avant et arrière de ce signal analogique sont dissymétriques, mais cela ne les rend pas inutilisables, car bien souvent les signaux appliqués à l'entrée des circuits vidéo sont également déformés.
Le circuit de la Fig. 2 a pour but de modifier la forme du signal de la Fig. 3c et il comprend, comme celui de la Fig. 1, un registre à décalage 1, une source 2 de signaux logiques, une horloge 3, un convertisseur numérique/analogique 2 et un filtre 5, mais entre les sorties QO à Q3 du registre 1 et les entrées correspondantes du convertisseur 4, on a monté en série un convertisseur de mots binaires 6. De préférence, le convertisseur de mots binaires 6 est une mémoire morte programmable ou mémoire PROM dont les entrées d'adresses sont reliées aux sorties QO à Q4 et les sorties de données
AO à A4 sont reliées aux entrées correspondantes du convertisseur 4.
AO à A4 sont reliées aux entrées correspondantes du convertisseur 4.
Dans la mémoire PROM 6, on a mémorisé des mots binaires prédéterminés. A titre d'exemple, on a indiqué dans le tableau Il ci-dessous, la table de vérité de la mémoire 6.
Tableau Il
Adresses Mot num. Valeur déc.
Adresses Mot num. Valeur déc.
0000 0000 0
0001 0001 1
0011 0111 7
0111 1101 13
1111 1110 14
1110 1101 13
1100 0111 7
1000 0001 1
Pour illustrer le fonctionnement du circuit de la Fig. 2, on va encore considérer que la source de données 2 délivre le train binaire de signaux pseudo-analogiques suivant: 010100..., qui est montré à la
Fig. 3a. Les sorties QO à Q3 du registre 1 vont encore former la suite de mots binaires indiqués dans la seconde colonne du tableau I.
0001 0001 1
0011 0111 7
0111 1101 13
1111 1110 14
1110 1101 13
1100 0111 7
1000 0001 1
Pour illustrer le fonctionnement du circuit de la Fig. 2, on va encore considérer que la source de données 2 délivre le train binaire de signaux pseudo-analogiques suivant: 010100..., qui est montré à la
Fig. 3a. Les sorties QO à Q3 du registre 1 vont encore former la suite de mots binaires indiqués dans la seconde colonne du tableau I.
A ces mots binaires, la mémoire PROM va faire correspondre les mots binaires indiqués à la seconde colonne du tableau Il et le convertis seur 4 va délivrer des signaux analogiques dont les valeurs décimales sont indiquées à la troisième colonne du tableau Il.
Le diagramme temporel de la Fig. 3d, analogue à celui de la
Fig. 3c, montre comment, à partir du train de signaux pseudo-aléatoires de la Fig. 3a, on peut obtenir des signaux à front très adoucis et à fronts symétriques, par l'utilisation d'une simple mémoire PROM, entre le registre à décalage 1 et le convertisseur numérique/analogique 5: Bien entendu, en utilisant, pour la mémoire PROM, une autre table de vérité que celle du tableau Il, on peut, si nécessaire, éventuellement en fonction des caractéristiques des circuits d'entrée vidéo, adapter le mieux possible, la forme des signaux mis en forme auxdites caractéristiques des circuits vidéo.
Fig. 3c, montre comment, à partir du train de signaux pseudo-aléatoires de la Fig. 3a, on peut obtenir des signaux à front très adoucis et à fronts symétriques, par l'utilisation d'une simple mémoire PROM, entre le registre à décalage 1 et le convertisseur numérique/analogique 5: Bien entendu, en utilisant, pour la mémoire PROM, une autre table de vérité que celle du tableau Il, on peut, si nécessaire, éventuellement en fonction des caractéristiques des circuits d'entrée vidéo, adapter le mieux possible, la forme des signaux mis en forme auxdites caractéristiques des circuits vidéo.
A la Fig. 4, on a montré trois sources 12R, 12V et 12V qui délivrent respectivement trois trains de signaux pseudo-analogiques aux entrées de signal de trois registres à décalage loir, 11V et llB, semblable au registre 1 de la Fig. 1 et qui reçoivent un signal de décalage d'une horloge 13 dont la fréquence est égale à quatre fois le rythme des trains. Les sorties des trois registres llR, 11V et llB, soit douze sorties, sont reliées en parallèle aux douze entrées d'adresses correspondantes de trois mémoires PROM 16R, 16V et 16B.
Ces mémoires ont chacune douze entrées d'adresse et quatre sorties de données. Les sorties de données de la mémoire 16R sont reliées aux entrées correspondantes d'un convertisseur numérique/analogique 14R, celles de la mémoire 16V aux entrées d'un convertisseur numérique/analogique 14V, et celles de la mémoire 16B aux entrées d'un convertisseur numérique/analogique 14B.
Dans la pratique, les sources 12R, 12V et 12B délivrent des signaux pseudo-analogiques des trois composantes de couleurs rouge, vert et bleu, qui sont échantillonées dans les registres llR, 11V et 11B qui ensemble délivrent un mot binaire de douze bits qui sert d'adresse dans les mémoires 16R, 16V et 16B dont les tables de vérité sont choisies pour délivrer chacun un mot binaire à quatre bits qui est converti dans le convertisseur 15R, 15V ou 15B correspondant, qui délivre le signal analogique de composante désiré. Le choix des tables de vérité permet, d'une part, d'éviter les suroscillations et, d'autre part, pour une composante de tenir compte des deux autres.
Claims (8)
1) Procédé de mise en forme de signaux pseudo-analogiques faisant partie d'un train de signaux pseudo-analogiques délivré par un circuit logique, caractérisé en ce que le train de signaux pseudo-analogiques est échantillonné avec une horloge d'échantillonnage de fréquence n fois plus grande que le rythme dudit train, les échantillons étant groupés en mots binaires de n bits, à chaque échantillonnage, le bit de poids le plus fort du mot binaire courant étant éliminé, les (n-l) bits restants étant décalés et le bit résultant de l'échantillonnage devenant le bit de poids faible, et, également à chaque échantillonnage, le mot binaire courant étant converti en une valeur analogique.
2) Procédé suivant la revendication 1, caractérisé en ce que ladite valeur analogique est la valeur décimale qui correspond directement audit mot binaire courant.
3) Procédé suivant la revendication 1, caractérisé en ce que la valeur analogique est la valeur décimale qui correspond à la valeur dudit mot binaire courant après conversion de celui-ci en un autre mot binaire.
4) Procédé suivant l'une des revendications 1 à 3, caractérisé en ce que n est une puissance de 2, telle que quatre.
5) Circuit destiné à mettre en oeuvre le procédé suivant l'une des revendications 1, 2 et 4, caractérisé en ce que les bits résultant de l'échantillonnage sont successivement appliqués à l'entrée d'un registre à décalage (1) dont l'horloge de décalage est égale à l'horloge d'échantillonnage et dont l'ensemble des sorties parallèles (QO, Ql, Q2, Q3) délivre ledit mot binaire courant vers un convertisseur numérique/analogique (4).
6) Circuit suivant la revendication 5, caractérisé en ce que, entre les sorties parallèles du registre à décalage (1) et le convertisseur numérique/analogique (4), est monté en série un convertisseur numérique/numérique (6).
7) Circuit suivant la revendication 6, caractérisé en ce que le convertisseur numérique/numérique (6) est une mémoire morte, de préférence programmable, dont les entrées d'adresses sont reliées aux sorties du registre à décalage (1) et dont les sorties de données sont reliées aux entrées du convertisseur numérique/analogique (4).
8) Procédé destiné à mettre en forme des composantes de chrominance, utilisant un procédé suivant la revendication 3, caractérisé en ce que les trois trains de signaux pseudo-analogiques de chrominance sont échantillonnés séparément et que les échantillons obtenus sont groupés en un mot binaire unique qui est converti différemment en trois mots binaires qui sont eux-mêmes convertis en valeurs analogiques formant les composantes de chrominance remises en forme.
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