FR2546316A1

FR2546316A1 - Dispositif pour tronquer symetriquement des signaux binaires en complement a 2

Info

Publication number: FR2546316A1
Application number: FR8407504A
Authority: FR
Inventors: Russell Thomas Fling; Saiprasad Vasuodev Naimpally
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1983-05-16
Filing date: 1984-05-15
Publication date: 1984-11-23
Also published as: JPH051496B2; US4589084A; GB2141271A; IT1175497B; KR850002374A; KR920002544B1; CA1228156A; GB2141271B; FR2546316B1; GB8411759D0; DE3418033A1; DE3418033C2; IT8420925A0; JPS59225445A; IT8420925A1

Abstract

L'INVENTION CONCERNE UN DISPOSITIF POUR TRONQUER DES SIGNAUX BINAIRES EN COMPLEMENT A 2 DE M BITS EN SIGNAUX BINAIRES EN COMPLEMENT A 2 DEM-N BITS. SELON L'INVENTION, IL COMPREND UN MOYEN55 POUR REJETER LES N POSITIONS DE LSB POUR LES VALEURS POSITIVES DES SIGNAUX ET UN MOYEN51, 52 POUR REJETER LES N POSITIONS DE LSB POUR LES VALEURS NEGATIVES DU SIGNAL ET AJOUTER ALGEBRIQUEMENT UN POSITIF AUXM-N MSB TRONQUES A CHAQUE FOIS QU'AU MOINS L'UN DES N LSB DES VALEURS NEGATIVES DU SIGNAL EST UN LOGIQUE. L'INVENTION S'APPLIQUE NOTAMMENT AU TRAITEMENT DE CHROMINANCE POUR TELEVISEURS NUMERIQUES.

Description

La présente invention se rapporte à un dispositif pour tronquer

symétriquement des valeurs positives et négatives de signaux binaires en complément à 2 Le dispositif peut généralement s'appliquer à des systèmes qui traitent des signaux binaires en complément à 2. Cependant, il présente une utilité particulière pour le traitement de signaux de chrominance dans des téléviseurs

numériques, et sera décrit en se référant à cet environne-

ment. La troncature de nombres binaires consiste à rejeter certains des bits de moindre poids (LSB) du signal binaire Pour des signaux binaires en format de complément à 2, une simple troncature produit une asymétrie entre les

nombres positifs tronqués et les nombres négatifs tronqués.

La troncature de nombres positifs produit des nombres qui tendent vers zéro tandis que la troncature de nombres négatifs produit des nombres qui tendent vers des nombres plus négatifs Plus particulièrement, si l'on choisit de retenir les ^(M-N) bits de poids fort (MSB) d'un nombre à M bits ayant une valeur décimale Iv 10 | une valeur positive est tronquée à l'entier le plus positif dont la N valeur est plus faible ou égale à V 1 O/2 Par ailleurs, une valeur négative est tronquée au plus grand entier dont la valeur est plus négative ou égale à -V 10/2 Par exemple, une troncature de l'équivalent binaire du nombre décimal + 13 en rejetant simplement les deux LSB produit les valeurs de + 3 et -4 pour les valeurs positive et négative, respectivement On suppose que les valeurs + 13 représentent les valeurs de crête d'un signal numérique correspondant à une sinusoïde centrée sur zéro On peut facilement noter qu'une simple troncature d'une représentation binaire d'une telle sinusdide introduira un décalage en courant continu dans le signal tronqué Dans de nombreuses applications, le décalage en courant continu n'a pas d'importance par rapport

à la grandeur des niveaux moyens des signaux de crête.

Cependant, dans d'autres systèmes, une telle asymétrie produit des résultats non souhaitables et doit être évitée Par exemple, dans le traitement numérique de la chrominance de télévision, l'asymétrie peut produire un décalage non souhaitable des couleurs ou bien une saturation non

souhaitable des couleurs.

La présente invention permet de tronquer les nombres binaires à signe d'une manière symétrique, de façon que les valeurs tronquées des nombres positifs et négatifs tendent vers zéro Le dispositif tronque les valeurs positives en rejetant simplement les N LSE Les valeurs négatives sont tronquées en rejetant les N LSB mais en ajoutant algébriquement un 1 positif aux (M-N) bits

restants si au moins l'un des N LSB est un un logique.

L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci

apparaîtront plus clairement au cours de la description

explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est un schéma vectoriel du signal de chrominance et de ses composantes vectorielles d'un signal de télévision; -la figure 2 donne un schéma-bloc simplifié d'un circuit de traitement de signaux dans un téléviseur numérique; la figure 3 donne un schéma-bloc d'une sorte de filtre à réponse impulsionnelle définie et d'un démodulateur de chrominance; et les figures 4, 5 et 6 donnent des schémas-blocs d'un circuit pour tronquer symétriquement des signaux en

complément à 2 selon l'invention.

De nombreux systèmes numériques traitent les signaux en formatde complément à 2 pour maintenir la polarité des signaux lorsque les signaux doivent devenir positifs et négatifs La résolution du système est établie par le nombre de positions de bit choisi pour représenter le signal Par exemple, des signaux binaires en complément à 2 de 7 ou 8 bits représenteront des valeurs analogiques sous forme de 128 ou 256 niveaux quantifiés respectivement Un signal en complément à 2 à 8 bits correspond à une valeur zéro, 128 valeurs négatives et 127 valeurs positives possibles. Fréquemment, un circuit de traitement numérique accomplit un certain nombre d'additions et/ou multiplications

successives de valeurs binaires à M bits De telles mani-

pulations produisent des résultats qui ont un plus grand nombre de positions de bit Le maintien de tous les bits nécessite l'augmentation des éléments de circuit Afin de maintenir le circuit à une dimension pratique, les LSB sont souvent rejetés, c'est-à-dire que les nombres binaires sont tronqués La simple troncature ci-dessus décrite, produisant une asymétrie, a peu ou pas de conséquence dans de nombreux systèmes Cependant, dans des téléviseurs numériques, une telle asymétrie de la troncature peut

produire des décalages non souhaitables des couleurs.

En se référant à la figure 1, la composante conventionnelle d'un signal de couleur ou de chrominance

d'un signal de télévision est illustrée sous forme vecto-

rielle Le signal de chrominance C est formé en combinant linéairement deux signaux de mélange de couleurs en quadrature qui sont illustrés comme coïncidant avec les axes (R-Y) et (B-Y) L'angle de phase, G, du vecteur de chrominance représente la couleur ou teinte du signal transmis Dans un téléviseur numérique, le signal de chrominance C, sous format binaire, est démodulé en ses, composantes vectorielles pour un traitement On considère que le vecteur instantané de chrominance est dans le quadrant 2 ou 4 Dans ces deux quadrants, l'une des composantes de mélange de couleurs (R-Y) et (B-Y) est positive et l'autre est négative Si pendant le traitement

de signaux, les composantes vectorielles sont asymétrique-

ment tronquées, le signal de chrominance représenté par leur somme vectorielle sera légèrement tourné vers la composante vectorielle négative Cette rotation peut produire un décalage remarquable et gênant de la couleur

dans 1 'image visualisée En particulier, on suppose que les gran-

deurs des signaux (R-Y) et (B-Y) instantanés sont de 13 unités et que le vecteur de chrominance est dans le quadrant 4 On suppose également que les représentations binaires des signaux (R-Y) et (B-Y) son tronquées de 2 LSB avec pour résultat un signal (B-Y) de + 3 unités et un signal (R-Y) de -4 unités L'angle correct de chrominance par rapport à l'axe (B-Y) est de 450 L'angle de la somme vectorielle des valeurs tronquées est égal à

tan-1 4/3 ou 53 degrés ce qui est une erreur de 8 degrés.

En se référant maintenant aux figures 2 et 3, on décrira rapidement la façon dont le décalage de couleur peut être produit dans un téléviseur numérique Sur la figure 2, un signal vidéo analogique composite sur bande

de base d'un tuner et d'une section à fréquence intermé-

diaire conventionnels de téléviseur, est appliqué à la borne 10 Ce signal est mis sous forme numérique, sous un format de complément à 2 dans le convertisseur analogique -numérique 11 qui est conditionné par un signal d'horloge f CL pour échantillonner le signal analogique à une

fréquence d'horloge de quatre fois-la fréquence de sous-

porteuse couleur La phase de l'horloge d'échantillonnage f CL est telle qu'elle produit la séquence récurrente d'échantillons Y+(B-Y), Y+(R-Y), Y(B-Y) et Y-(R-Y) o Y représente la composante de luminance du signal composite et les termes (R-Y), (B-Y) représentent les composantes vectorielles du signal de chrominance Le signal sous forme numérique au bus 12 est appliqué à un circuit 13 o le signal de luminance est extrait du signal composite sous forme numérique et est traité de manière appropriée Un signal numérique à la sortie du circuit 13 est appliqué à la matrice 19 o il est combiné aux signaux traités de mélange de couleurs (R-Y) et (B-Y) pour produire des signaux de couleur R, G et B pour attaquer le tube-image

(non représenté).

Le signal composite numérique au bus 12 est

également appliqué au point d'entrée 20 du filtre passe-

bande 15 qui atténue la composante de luminance Y pour produire séquentiellement des répliques filtrées des signaux de mélange de couleurs (R-Y) et (B-Y) Les signaux de mélange de couleurs qui se présentent en séquence sont démultiplexés aux bus 16 et 17 et appliqués à l'élément de circuit 18 o ils sont traités de manière

appropriée avant d'être appliqués à la matrice 19.

Typiquement, le filtre passe-bande 15 est réalisé sous forme d'un filtre à réponse impulsionnelle définie à phase linéaire (FIR) o un certain nombre d'additions successives sont accomplies La figure 3 illustre un'tel filtre et on peut par exemple se référer à l'article "Digital VLSI Breeds Next-Generation TV Receivers", de T Fischer, Electronics, 11 Aof 3 t 1981, pages 97-103 Sur la figure 3, les éléments 25, 27 et 29 sont des étages retardateurs qui retardent le signal sous

forme numérique d'une ou plusieurs périodes d'échantillon.

Les éléments 26, 28 et 30 sont des additionneurs binaires linéaires Chaque additionneur a deux points d'entrée, l'un connecté pour l'application du signal de la sortie de l'étage retardateur immédiatement précédent et l'autre connecté pour l'application du signal de l'entrée de l'étage retardateur immédiatement précédent Pour bien additionner toutes les combinaisons possibles des signaux binaires appliqués aux points d'entrée du circuit ADDITIONNEUR binaire, la sortie de chaque additionneur doit comprendre une position de bit de plus que le nombre de positions de bit du signal d'entrée Ainsi, si le signal binaire en complément à 2 sous forme numérique appliqué à l'entrée 20 du filtre FIR contient (M-N)

positions de bit, et que le filtre contient N addition-

neurs connectés en série, le signal à la sortie au bus 31 contiendra M positions de bit Normalement, l'information souhaitée donnée par le signal de sortie au bus 31 est contenue dans les positions des bits de poids fort du signal binaire Pour réduire la complexité les circuits subséquents, le signal filtré est tronqué et cela est accompli dans l'élément 32 Le signal tronqué à la sortie de l'élément 32 est alors démultiplexé par un circuit

de déclenchement 33 d'une manière conventionnelle.

Il faut noter que si la séquence (R-Y), (B-Y) de signaux se présentant au bus 31 a respectivement des valeurs positive et négative correspondant au vecteur

de chrominance se présentant dans le quadrant 2 ou respecti-

vement des valeurs négative et positive correspondant au vecteur de chrominance résidant dans le quadrant 4, etsi l'élément de troncature 32 produit des résultats asymétriques pour les valeurs positive et négative du signal, la somme vectorielle des signaux traités (R-Y) et (B-Y) sera légèrement tournée par rapport au vecteur de

chrominance d'origine et possèdera un décalage de couleur.

On se référera maintenant aux circuits des figures 4 et 6 qui peuvent remplacer l'élément 32 de la figure 3 pour produire une troncature symétrique des LSB du signal filtré Le circuit de la figure 4 accomplit la troncature symétrique du signal appliqué et comprend une porte ET 52 et un ADDITIONNEUR 51 L 3 ADDITIONNEUR 51 peut être du type qui incrémente simplement un nombre binaire appliqué d'une unité en réponse a un signal appliqué à sa borne d'entrée Cin (voir par exemple le brevet US No 4 280 190 intitulé "Incrementer/Decrementer Circuit") ou bien il peut être un additionneur complet de (M-1) par (M-1) bits avec la borne de sortie 54 de la porte ET 52 connectée à la position de LSB de l'un des points

d'entrée des (M-1) bits Comme autre alternative, l'ADDI-

TIONNEUR 51 peut être un ADDITIONNEUR complet du type tel que l'ADDITIONNEUR COS/MOS CD 4008 de RCA Corporation o les (M-1) MSB sont appliqués à un point d'entrée de l'ADDITIONNEUR,les niveaux logiques zéro sont appliqués au second point d'entrée de l'additionneur et la sortie de la porte ET 52 est appliquée à la borne d'entrée de report de l'ADDITIONNEUR Les signaux de donnée à M bits sont appliqués à l'entrée 57 du circuit et les signaux binaires tronqués à (M-1) bits sont produits à la connexion de sortie 56 Les (M-1) MSB du signal dlentrée sont appliqués aux (M-1) bornes d'entrée de l'ADDITIONNEUR 51 Le bit de signe et le LSB du signal d'entrée à M bits sont appliqués aux bornes d'entrée respectives de la porte ET 52, dont la sortie est reliée à la borne d'entrée Cin de l'ADDITIONNEUR 51 A chaque fois que le bit de signe-et le LSB du mot d'entrée sont concurremment à un niveau logique 1, la porte ET 52 émet un niveau logique 1 qui conditionne l'ADDITIONNEUR 51 pour incrémenter la valeur représentée par les (M-1) MSB du mot d'entrée d'une unité Inversement, loesque le bit de signe est un zéro logique comme cela est le cas pour les nombres positifs en complément à 2, l'ADDITIONNEUR 51 laisse passer les (M-1) MSB du signal d'entrée à la connexion de sortie 56 sans changement La sortie 56 de l'ADDITIONNEUR produit un signal à (M- 1)bits qui correspond au signal d'entrée à

M bits ayant un bit symétriquement tronqué autour de zéro.

Le fonctionnement du dispositif de la figure 4 sera décrit en plus de des données du tableau détail en se référant à la table

1 qui suit.

Tableau 1

(a) 2 Nombre décimal b) binaire M bits (c) (d) (e) sortie LSB Bit de ET Signe (f) M-1 MSB (g) sortie ADDI-

TIONNEUR

(h) Décimal

sortie Addi-

tionneur

4 00100

3 00011

2 00010

1 00001

0 00000

-1 11111

-2 11110

-3 11101

-4 11100

o O on i O o O o O o o O o

001-0

0001 0001

0000 0000

1111 0000

1111 1111

1110 1111

1 O 1110 1110

O o Point de 0 symétrie -1 -1 -2 Les colonnes de la table, de la gauche à la droite sont a) un échantillonnage de nombres décimaux positifs et négatifs, b) leurs équivalents binaires en complément à 2, c) le LSB des équivalents binaires, laquelle position de bit est tronquée par le dispositif de la figure 4, d) les MSB des équivalents binaires, qui correspondent aux bits de signe (" O " pour les valeurs positives, " 1 ' pour les valeurs négatives), e) la sortie de la porte ET 52 correspondant à la fonction ET logique respective du MSB et du LSB respectifs, f) les (M-1) bits asymétriquement tronqués du signal d'entrée à M bits appliqué à l'ADDITIONNEUR 51, g) les mots de (M-1) bits symétriquement tronqués produits aux sorties de l'additionneur et h) leurs équivalents décimaux L'examen des colonnes (b) et (g)indique que pourdes nombres positifs, la

troncature correspond à un LSB qui est simplement rejeté.

Le bit de signe des nombres positifs est un zéro logique qui, lorsqu'il est appliqué à la porte ET 52, conditionne sa

sortie pour qu'elle prenne également un état logique zéro.

Dans cet état, la porte ET 52 n'a pas de contrôle sur 201 'ADDITIONNEUR 51 et les (M-1) MSB du signal d'entrée sont

simplement translatés vers la sortie de li'ADDITIONNEUR.

Pour des nombres négatifs, le bit de signe est un un logique et la sortie 54 de la porte ET 52 correspond au niveau logique du LSB du mot d'entréeo Chaque présence d'un niveau 1 logique du LSB produit un niveau 1 logique à la sortie de la porte ET 52 qui, à son tour, conditionne l'ADDITIONNEUR pour incrémenter le signal d'entrée à (M-1) MSB d'une unité On peut voir cela en examinant les colonnes (c),(f) et (g) du tableau 1 Le fait que le circuit tronque symétriquement autour de zéro est mis en évidence par les

équivalents décimaux des signaux à la sortie de li'ADDITIONNEUR.

Il faut noter que les équivalents décimaux pour les (M-1) MSB appliqués à l'entrée de l'ADDITIONNEUR (colone (f)), d'autre part, sont, du haut en bas, 2, 1, 1, O, 0, -1, -1, -2, -2 ce qui illustre l'asymétrie autour du zéro qui est créée par le simple rejet du LSB pourtoutes les valeurs Il y a un point de symétrie (POS) autour du nombre décimal zéro Ainsi, par exemple, les troncatures asymétriques pour + 3 et -3 sont 1 et -2 respectivement mais les troncatures symétriques sont

1 et -1 respectivement.

Le circuit de la figure 4 peut être monté en cascade avec des circuits semblables, comme sur la figure 5, pour produire une troncature de bits multiple N circuits en cascade tronqueront les N positions de bitdu signal d'entrée. Le mode de réalisation de la figure 6 permet de

tronquer un mot de donnée à M bits de N bits en un seul stade.

Ce circuit diffère, par sa structure, de celui de la

figure 4, par l'incorporation d'une porte OU logique 83.

Un mot de donnée à M bits est appliqué au point d'entrée du circuit 80 et un mot de donnée tronqué à (M-N)bits est produit au point de sortie 87 Les N LSB du mot d'entrée sont appliqués aux connexions respectives d'entrée de la porte OU 83 et les (M-N) MSB sont appliqués en tant que signal d'entrée aux (M-N) bornes d'entrée de l'ADDITIONNEUR 84 Le bit de signe et la sortie de la porte OU 83 sont appliqués aux entrées respectives d'une porte ET 85 Le signal à la sortie de la porte ET 85 est appliqué à la borne d'entrée Cin de l'ADDITIONNEUR 84 comme dans le dispositif de la figure 4 Un signal un logique à la sortie de la porte ET 85 conditionne l'ADDITIONNEUR 84 pour incrémenter, d'une unité, la valeur représentée par les (M-N) bits d'entrée appliqués à l'ADDITIONNEUR La porte ET 85 produit un signal un logique à chaque fois que le bit de signe et l'un des N LSB appliqués à la porte

OU 83 sont concurremment à des valeurs logiques de un.

Cela bien entendu ne peut se produire que pour des nombres négatifs. Le tableau 2 qui suit montre les états logiques en divers points du circuit de la figure 6 pour + 6 valeurs autour de zéro, pour un circuit qui tronque les deux LSB

d'un signal d'entrée appliqué.

Tableau 2

(b) (c) (d) (e) (f) (g) (h) Nombre Rep N( 2) Sortie Bit Sor En Sor Décimal décimal M BT LSB OU de tie trée tie sortie

BITS signe ET M-N ADDI ADDI-

MSB TION TIONNEUR

NEUR - -

1 O O 001

O O 001

I O O 000

1 O O 000

0 O O 000

1 I 1 111

I I 1 111

I I I 111

0 I O 111

I I I 110

1 I I 110

0 < P O S.

-1 -1 -1 Ceux qui sont compétents dans la technique du traitement des signaux suivront facilement le tableau 2 pour vérifier la troncature symétrique produite par le circuit de la figure 6 On peut noter que la colonne (d) est le résultat logique de la combinaison, dans la porte OU desdeux LSB (colonne (c)) des valeurs des données de la colonne (b) La colonne (f) est le résultat de la combinaison, dans la porte ET, des bits de signe (colonne (e)) avec les LSB combinés dans la porte OU (colonne(d)) Enfin, le signal à la sortie de la figure 6 (colonne (h))est la somme binaire des MSB (colonne (g)) du signal d'entrée binaire tronqué

(colonne'(b)) et de la sortie de la porte ET 85 (colonne (f)).

(a) (i) + 6 + 5 + 4 + 3 + 2

+ 1

-1 -2 -3 -4 -5 ' -6

R E V E N D I C AT I O N S

1. Dispositif pour tronquer des signaux binaires en complément à 2 à M bits en signaux en complément à 2 en (M-N) bits du type comprenant: un moyen pour rejeter les N positions de LSB pour les valeurs positives des signaux; caractérisé par: un moyen ( 51, 52; 83, 84, 85) pour rejeter les N positions des LSB pour les valeurs négatives du signal et ajouter algébriquement un un positif aux (M-N) MSB à chaque fois qu'au moins l'un des N LSB des valeurs

négatives du signal est un un logique.

2. Dispositif selon la revendication 1, caractérisé en ce que le moyen rejetant les valeurs négatives comprend: un moyen ( 52; 83, 85) répondant aux N LSB du signal binaire à M bits et au MSB du signal binaire à M bits pour produire un signal de commande à chaque fois qu'au moins l'un des N LSB du signal binaire à M bits et le MSB dudit signal binaire à M bits sont concurremment à un état logique un, et un moyen ( 51; 84) répondant audit signal de commande pour augmenter, d'une unité, les (M-N) MSB dudit signal binaire à M bits et produire les (M-N) MSB incrémentés sous forme d'un signal binaire tronqué à (M-N) bits et en l'absence dudit signal de commande, produire les (M-N) MSB du signal binaire à

M bits sous forme d'un signal binaire tronqué à (M-N) bits.

3. Dispositif selon la revendication 2, caractérisé en ce que le moyen ( 52; 83, 85) pour produire le signal de commande est une porte ET logique ( 52; 85) ayant une première borne d'entrée connectée au MSB du signal binaire à M bits et une seconde entrée couplée aux

N LSB du signal binaire à M bits.

4. Dispositif selon la revendication 3, caractérisé en ce que la seconde entrée de la porte ET logique ( 85) est couplée aux N LSB du signal binaire à M bits par une porte OU logique ( 83) ayant des bornes respectives d'entrée connectées aux N LSB et une borne

de sortie connectée à la porte ET.

5. Dispositif selon la revendication 4, caractérisé en ce que le moyen ( 51; 84) pour incrémenter les (M-N) MSB du signal binaire à M bits est un addition- neur binaire ayant un point d'entrée avec au moins (M-N)

connexions d'entrée binaires couplées aux(M-N) MSB respec-

tifs du moyen d'application du signal binaire à M bits et ayant une borne d'entrée de report connectée à la

porte ET ( 52, 85).

6. Dispositif selon la revendication 3, caractérisée en ce que N est un nombre entier et est égal à un et comprend un second dispositif semblable connecté en cascade. 7 Dispositif selon la revendication 2, caractérisé en ce que le moyen ( 51; 84) pour incrémenter les (M-N) MSB du signal binaire à M bits est un circuit binaire ayant au moins (M-N) bornes d'entrée connectées aux (M-N) MSB du moyen pour appliquer un signal binaire

à M bits et ayant une borne d'entrée de commande d'augmen-

tation connectée au moyen ( 52; 84, 85) pour produire le

signal de commande.

8. Dispositif selon la revendication 1, caractérisé par un circuit ( 2530) pour traiter les signaux binaires, lequel circuit a tendance à augmenter le nombre de positions des bits du signal traité à M

positions de bit.

9. Dispositif selon la revendication 8, caractérisé en ce que le signal binaire en complément à 2 correspond à un signal vidéo composite et le circuit numérique'( 15) traite une composante de chrominance desdits signaux binaires composites, lequel circuit a tendance à augmenter le nombre de positions des bits du signal binaire

traité à M positions.