DE3418033A1 - Einrichtung zum symmetrischen runden von binaeren signalen in zweierkomplementdarstellung, insbesondere fuer verschachtelte quadratursignale - Google Patents

Einrichtung zum symmetrischen runden von binaeren signalen in zweierkomplementdarstellung, insbesondere fuer verschachtelte quadratursignale

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DE3418033A1 DE19843418033 DE3418033A DE3418033A1 DE 3418033 A1 DE3418033 A1 DE 3418033A1 DE 19843418033 DE19843418033 DE 19843418033 DE 3418033 A DE3418033 A DE 3418033A DE 3418033 A1 DE3418033 A1 DE 3418033A1
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Description

RCA 79729 Dr.v.B/Schä/47
U.S.Ser.No. 495,116
AT: 16. Mai 1983
RCA Corporation,
New York, N.Y., V.St.v.A.
Einrichtung zum symmetrischen Runden von binären Signalen in Zweierkomplementdarstellung,
insbesondere für verschachtelte Quädratursignale
-] Die vorliegende Erfindung betrifft eine Einrichtung gemäß dem Oberbegriff des Anspruchs 1. Insbesondere betrifft die Erfindung eine Einrichtung zum symmetrischen Verkürzen oder Abrunden positiver und negativer Werte von zweierkomplementären binären Signalen.
Die vorliegende Einrichtung ist generell auf Anlagen anwendbar, in denen zweierkomplementäre binäre Signale verarbeitet werden. Sie ist jedoch von besonderem Nutzen für die Verarbeitung von Chrominanz- oder Farbsignalen in digitalen Fernsehempfängern und. wird daher anhand dieses Anwendungsbeispieles beschrieben. ■
Beim Runden oder Verkürzen binärer Zahlen werden einige Bits der niedrigsten Stellen des binären Signales beseitigt oder weggelassen. Für binäre Signale . im Zweierkomplementformat erzeugt .ein einfaches Weglassen oder Verkürzen eine Asymmetrie zwischen den positiven gerundeten oder verkürzten Zahlen und den negativen gerundeten oder verkürzten Zahlen. Das Abrunden oder Verkürzen positiver Zahlen liefert Zahlen, die gegen
null streben, während beim Runden oder Verkürzen negativer Zahlen dagegen Zahlen entstehen, die nach negativeren Werten streben. Wenn man beispielsweise die (M-N) höchsten Stellen einer M-stelligen Binärzahl
r> mit dem Digital wert lv-inl beibehält, wird eine positive Zahl dieses Absolutwertes auf die größte positive ganze /'ahl gerundet, deren Wert kleiner oder gleich ■V n/2. ist. Ein negativer Wert wird andererseits auf die größte ganze Zahl gerundet, deren Wert negativer oder gleich -V10/2 ist. Das Runden der binären Äquiva-.lente der 'Dezimalzahlen +13 und -13 durch einfaches Weglassen der beiden niedrigsten Stellen liefert beispielsweise für den positiven Wert +3 und für den negativen Wert -4. Wenn die Werte +13 bzw. -13
11^ die Spitzenwerte eines digitalen Signales entsprechend einer bezüglich Null symmetrischen Sinusschwingung darstellt, so ist leicht einzusehen, daß das einfache Verkürzen oder Beschneiden einer binären Darstellung einer solchen Sinuskurve im verkürzten oder gerundeten Signal einen endlichen Gleichspannung.swert einführt. Bei vielen Anwendungen ist.ein solcher Gleichspannungswert -im Vergleich . zur Größe der mittleren Spitzenwerte der Signale ohne Bedeutung. Bei anderen Systemen führt jedoch die durch das Runden entstandene Asymmetrie 5 zu unerwünschten Ergebnissen und muß vermieden werden. Beispielsweise kann die Asymmetrie bei der Verarbeitung von Fernseh-Farbsignalen zu einer unerwünschten Farbtonverschiebung oder zu einer falschen Farbsättigung führen.
Bei der vorliegenden Erfindung werden binäre Zahlen mit Vorzeichen in symmetrischer Weise verkürzt oder gerundet, so daß dieverkürzten oder gerundeten Werte sowohl positiver - als auch negativer Zahlen gegen null streben. Bei positiven Werten beseitigt die vorliegende Einrichtung einfach die Bits der N niedrigsten Stellen. Negative Werte werden dadurch verkürzt
-V-
1 oder gerundet, daß man die Bits der N niedrigsten Stellen wegläßt, zu den. verbleibenden (M-N) Bits jedoch eine positive Eins algebraisch addiert, wenn mindestens eines der Bits der N niedrigsten Stellen eine logische Eins ist.
- . Im folgenden werden Ausführungsbeispiele der- . Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 ein Vektordiagramm eines Chrominanz- oder Farbsignals eines Fernsehsignales und seiner Vektorkomponenten;
Fig. 2 ein vereinfachtes Blockschaltbild einer Signalverarbeitungsschaltung in einem digitalen Fernsehempfänger; .
Fig. 3 ein Blockschaltbild eines speziellen Filters mit begrenzter Impulsansprache und Farbdemodulator; " ·
Fig. 4/5 und 6 Blockschaltbilder von Schaltungsanordnungen zum symmetrischen' Verkürzen oder Runden von zweierkomplementären Signalen gemäß Ausführungsformen der Erfindung;
Fig. 7 und 8 Tabellen mit Binärwerten zur Erläuterung der Arbeitsweise- der Schaltungen gemäß Fig. 4 und 6.
In vielen digitalen Systemen werden Signale im Zweierkomplementformat verarbeitet, um die Signalpolarität
zu erhalten, wenn die Signale positiv und negativ werden müssen. Das Auflösungsvermögen des Systems wird durch die Anzahl der Bitstellen bestimmt, die für die Darstellung des Signals verwendet .werden.
Durch zweierkomplementäre, binäre Signale mit sieben oder acht Stellen können beispielsweise Analogwerte mit 128 bzw. 256 quantisierten Werten dargestellt werden. Ein Zweierkomplementsignal mit acht Bits oder Stellen gestattet es, den Wert Null, 128 negative und 127 positive Werte darzustellen'.
Digitale Verarbeitungsschaltungen müssen häufig eine Anzahl aufeinanderfolgender Additionen und/oder Multiplikationen M-stelliger Binärwerte durchführen. Bei
1';> solchen Operationen entstehen Resultate, die eine .größere Anzahl von Bitstellen als die ursprünglichen Binärzahlen haben. Wenn man alle diese Stellen beibe-
. hält, braucht man zunehmend umfangreichere Schaltungs-. einheiten. Um die Schaltungsanordnungen auf eine vernünftige Größe zu beschränken, werden häufig die •niedrigeren Stellen weggelassen oder entfernt, d.h. die Binärzahlen werden verkürzt oder abgerundet. Die oben erwähnte Asymmetrie, die bei einem einfachen Weglassen der unteren Stellen auftritt, ist für viele Systeme von geringer'oder ohne Bedeutung. Bei digitalen Fernsehempfängern kann jedoch die Abbrech- oder Rundungsasymmetrie zu unerwünschten Farbverfälschungen führen.
In Fig. 1 ist ein konventioneller Chrominanz- oder Farbartsignalanteil eines Farbfernsehsignalgemisches in Vektorform dargestellt:. Das Farbartsignal C wird durch lineare Kombination zweier Farbkomponentensignale gebildet, die in Quadratur zueinander stehen, also zeitlich um 90° gegeneinander phasenverschoben
sind, und bei Fig. 1 mit einer (R-Y)- bzw. einer (B-Y)-Achse zusammenfallen. Der Phasenwinkel Θ· des Farbartsignalvektors stellt den Farbton des übertragenen Signales dar. Bei' einem digitalen Fernsehempfänger ■ wird das Farbartsignal C im Binärformat, für die Verarbeitung in seine Vektorkomponenten demoduliert. Angenommen, der augenblickliche Farbartsignalvektor läge im Quadranten 2 oder 4. In diesen beiden Quadranten ist die eine der Farbmischungs- oder Farbdifferenzkomponenten (R-Y) und (B-Y) positiv und die andere negativ. Wenn die Vektorkomponente bei der Signalverarbeitung asymmetrisch gerundet oder abgebrochen werden, wird das durch die. entstehende Vektorsumme dargestellte Farbartsignal etwas zur negativen Vektorkomponente hin gedreht. Diese Drehung kann eine merkliche unerwünschte Farbverschiebung im wiedergegebenen Bild zur Folge haben. Nimmt man beispielsweise an, daß die Beträge der momentanen Komponenten (R-Y) und (B-Y) dreizehn Einheiten betragen und der Farbartvektor im vierten Quadranten liege. Man nehme ferner an, daß die binären Darstellungen des (R-Y)- und des (B-Y)-Signals durch Weglassen der beiden niedrigsten Stellen gerundet oder abgebrochen werden, so ergibt sich ein (B-Y)-Signal von +3 Einheiten und ein (R-Y)-Signal von -4 Einheiten. Der richtige Farbartvektorwinkel bezüglich der (B-Y)-Achse beträgt 45°.
Der Winkel der Vektorsumme der abgebrochenen Komponenten-
—1"
werte ist dagegen gleich tan 4/3 oder 53 Grad, . was
einem Fehler von 8 Grad entspricht.
30
Im folgenden wird unter Bezugnahme auf .die Figuren 2 und 3 kurz erläutert, wie in einem digitalen Farbfernsehempfänger eine Farbverschiebung entstehen kann. Der Schaltungsanordnung gemäß Fig. 2 wird ein analoges-Basisband-Videosignalgemisch von einem konventionellen
Tuner- und Zwischenfrequenzteil des Fernsehempfängers ι
-) über eine Klemme 10 zugeführt. Das Signal wird im Zweierkomplementformat in einem Analog-Digital-Konverter 11 digitalisiert, der zum Abgreifen des Analogsignale mit einer Taktfrequenz gleich dem Vierfachen der Farbträgerfrequenz durch ein Taktsignal f„T gesteuertwird. Der Abgreiftakt f~T hat eine solche Phase, daß eine sich wiederholende Folge von Proben Y+(B-Y), Y+(R-Y), Y-(B-Y) und Y-(R-Y) entsteht, wobei ' Y der Luminan:'.- oder Leuchtdichteanteil des Signalgemisches · und die Terme (R-Y), (B-Y) die Vektorkomponenten des Farbartsignales sind. Das digitalisierte Signal wird über eine Leiterschiene 12 einer Schaltungsanordnung 13 zugeführt, in der das Leuchtdichtesignal auf dem digitalisierten Signalgemisch extrahiert . und geeignet verarbeitet wird. Das digitale Ausgangssignal der Schaltungsanordnung 13 wird einer Matrix 19 zugeführt, wo es mit den verarbeiteten Farbmischungs- oder Farbdifferenzsignalen (R-Y) und (B-Y) verarbeitet wird, um Primär-Farbsignal e R, G und B zur Steuerung
20- einer nicht dargestellten Bildröhre zu erzeugen.
Das digitalisierte Signalgemisch auf der Leiterschiene 12 wird außerdem dem Eingang eines Bandfilters 15 zugeführt, welches den Leuchtdichteanteil Y dämpft 5' um sequentiell gefilterte Darstellungen der Farbdifferenzsignale (R-Y) und (B-Y) zu erzeugen. Die sequentiell auftretenden Farbmischungs- oder ■Farbdifferenzsignale werden entmultiplext oder getrennt und über . eine Leiterschiene 16 einer Farbsignalverarbeitungs--. schaltung 18 zur Verarbeitung zugeführt, von der sie dann der Matrix 19 zugeführt werden.
Das Bandfilter 15 ist typischerweise ein phasenlineares Filter mit begrenzter Impulsansprache (FIR-Filter), in dem eine Anzahl aufeinanderfolgender Additionen
durchgeführt wird. Ein solches Filter ist: in Fig. 3 dargestellt, siehe beispielsweise auch die Veröffentlichung von T. Fischer "Digital VLSI Breeds Next-Generation TV Receivers" in "Electronics", 11. August 1981 \
S. 97 bis 103. In Fig. 3 sind die Einheiten 25, 27 und ' 29 .Verzögerungsstufen, die das digitalisierte Signal um eine oder mehrere Abgreifperioden verzögern. Die Einheiten 26, 28 und 30 sind lineare Binäraddierer. Jeder Addierer hat zwei Eingänge; der eine erhält ein Eingangssignal vom Ausgang der unmittelbar vorangehenden Verzögerungsstufe und der andere ein Eingangssignal vom Eingang der unmittelbar vorangehenden Verzögerungsstufe. Um alle möglichen Kombinationen von Binärsignalen, die den Eingängen eines binären Addierers zugeführt werden können, richtig addieren zu können, • muß der Ausgang jedes Addierers eine Signalbitstelle mehr als die Eingänge aufweisen. Wenn also die digitalisierten binären Zweierkomplementsignale, die dem Eingang 20 des FIR-Filters zugeführt werden, (M-N) Bitstellen enthalten und das Filter N in Kaskade geschaltete Addierer enthält, so wird das Ausgangssignal auf der Leiterschiene 31 M Bitstellen . enthalten. Nominell ist die gewünschte Information, die das Ausgangssignal auf der Leiterschiene 31 darstellt, in den höheren Bitstellen des binären Signals enthalten. Um den Aufwand für die anschließenden Schaltungen zu reduzieren, wird das gefilterte Signal abgebrochen oder gerundet, was in der Einheit 32 stattfindet. Das gerundete Signal von der Einheit - 32 wird dann durch eine getaktete Torschaltung 33 in konventioneller Weise entmultiplext.
Wenn die auf der Leiterschiene 31 auftretende Folge der Signale (R-Y), (B-Y) aus positiven bzw. negativen Werten entsprechend einem Farbartvektor im Quadranten 2 oder aus negativen bzw. positiven Werten entsprechend
' einem Farbartvektor im Quadranten 4 besteht und wenn die Abbrech- oder Rundungseinheit 32 asymmetrische Ergebnisse für positive und negative Signalwerte liefert, ist die Vektorsumme der verarbeiteten (R-Y)- und (B-Y)-Signale geringfügig gegen den ursprünglichen Farbartvektor verdreht und enthält eine Farbverschiebung.
In den Figuren 4 bis 6 sind Schaltungsanordnungen dargestellt, die für die Einheit 32 in Fig. 3 verwendet werden können, um ein symmetrisches Abbrechen oder Runden der niedrigeren Stellen des gefilterten Signales zu bewirken. Die Schaltungsanordnung gemäß Fig. 4 bewirkt ein solches symmetrisches Abbrechen oder
1^ .Runden eines zugeführten Signals und enthält ein UND-Glied 52 sowie einen Addierer 51 . Bei dem Addierer
51 kann es sich um einen Typ handeln, der einfach eine zugeführte Binärzahl in Ansprache auf ein Signal, das ihm über eine Eingangsklemme CTW zugeführt wird,
2^ . um eine Einheit vergrößert (siehe z.B. US-PS 4.2 80 190) oder es kann ein (M-1)-mal-(M-1)-Bit-Volladdierer sein, bei dem die Ausgangsklemme 54 des UND-Gliedes
52 an die niedrigste Stelle eines der M-1-Bit-Eingänge angeschlossen ist. Eine weitere Alternative besteht
2^- darin, als Addierer 51 einen Volladdierer eines Typs wie der CD 400 8 COS/MOS-Addierer der RCA Corporation zu verwenden und die Bits der (M-1 ) höheren Stellen dem einen Eigang des Addierers zuzuführen, dem zweiten Eingang des Addierers Signale des Logikwerts Null ° zuzuführen und das Ausgangs signal des UND-Gliedes 52 der Übertrags-Eingangsklemme des Addierers zuzuführen. Dem Eingang 57 der Schaltungsanordnung gemäß Fig. 4 werden Datensignale mit M Bits zugeführt und der Ausgang 56 liefert gerundete oder abgebrochene binäre Signale mit (M-1) Bits. Die Bits der (M-1) höheren Stellen des Eingangssignals werden den (M-1 )
Eingangsklemmen des Addierers 51 zugeführt. Das Vorzei— chenbit und das Bit der niedrigsten Stelle des M-stelligen Eingangssignales werden entsprechenden Eingangsklemmen des UND-Gliedes zugeführt, . dessen Ausgang mit der Eingangsklemme CT„ des Addierers verbunden ist. Immer wenn das Vorzeichenbit und das Bit der niedrigsten Stelle des Eingangswortes gleichzeitig den Logikwert 1 haben, liefert das UND-Gliod 52 eine Augangssignal des Logikwertes 1 , welches den Addierer 51 in die Lage versetzt, den durch die (M-1) höherstelligen Bits des Eingangswortes dargestellten Wert um eine Einheit zu erhöhen. Wenn andererseits das Vorzeichenbit den Logikwert 0 hat, wie es bei positiven Zweierkomplementzahlen der Fall ist, gibt der Addierer -51 die Bits der (M-1) höheren Stellen des Eingangssignals unverändert an den Ausgangsanschluß 56 weiter. Der Addierer liefert an seinem Ausgang 56 ein (M-1)-stelliges binäres Signal entsprechend dem um ein Bit symmetrisch bezüglich 0 gerundeten oder abgebrochenen M-stelligen Eingangssignal.
Die Arbeitsweise' der Schaltungsanordnung gemäß Fig. 4 soll uner Bezugnahme auf die Tabelle in Fig. 7 näher erläutert werden. Die Spalten' der Tabelle enthalten von links nach rechts:
a) eine Auswahl positiver und negativer Dezimalzahlen,
b) deren binäre Zweierkomplement-Äquivalente,
c) das Bit der niedrigsten Stelle ("LSB") der binären· Äquivalente; diese Bitstelle wird durch die Schaltungsanordnung gemäß Fig. 4 beseitigt oder abgebrochen,
d) das■höchststellige Bit (MSB) der binären Äquivalente, die die Vorzeichenbits darstellen ("0" für positive Werte,' "1" für negative Werte),
e) das Ausgangssignal des UND-Gliedes 52 entsprechend • der logischen UND-Verknüpfung des Bits der höchsten Stelle und des Bits der niedrigsten Stelle,
f) die asymmetrisch abgebrochenen (M-I) Bits . des M-steil igen Eingangssignals, die dem Addierer 51 zugeführt werden,
g) die symmetrisch abgebrochenen oder gerundeten (M-1)-stelligen Binärwörter, ■ die am Ausgang des Addierers erzeugt werden und
h) ihre dezimalen Äquivalente.
.Eine Betrachtung der Spalten (b) und (g) zeigt, daß das Abbrechen oder Runden bei positiven Zahlen einfach dem Weglassen der niedrigsten Stelle entspricht.
1^ Das Vorzeichenbit positiver Zahlen ist eine logische Null, die, wenn sie dem UND-Glied 52 zugeführt wird,
• · bewirkt, daß dessen Ausgangssignal ebenfalls eine logische Null ist. In diesem Zustand beeinflußt das UND-Glied 52 den Addierer 51 nicht und die Bits der (M-1) höheren Stellen des Eingangssignals werden einfach zum Ausgang des Addierers übertragen.
Bei negativen Zahlen ist das Vorzeichenbit eine logische Eins und das Signal am Ausgang 54 des UND-Gliedes 52 wird dann dem Logikwert des Bits der niedrigsten Stelle des Eingangswortes entsprechen. Immer wenn der Wert der niedrigsten Stelle eine logische Eins ist, liefert das UND-Glied 52 ein Ausgangs signal des Logikwertes 1, welches seinerseits den Addierer in die Lage versetzt, das Eingangssignal aus den (M-1) höheren Stellen um eine Einheit zu inkrementieren. Dies ist aus den Spalten (c),(f) und (g) der Tabelle in Fig. 7 ersichtlich. Daß die Schaltungsanordnung symmetrisch bezüglich 0 abbricht oder rundet, wird durch die dezimalen Äquivalente der Ausgangssignale des Addierers belegt. Man beachte, daß die dezimalen Äquivalente für die Binärzahlen aus den (M-1)
höher stelligen Bits (Spalte (f)),' die dem Eingang des Addierers zugeführt werden, von oben nach unten
• dagegen die Werte 2, 1, 1, O, 0, -1, -1, -2, -2 haben, was die Asymmetrie bezüglich Null erkennen läßt, die auftritt, wenn man bei allen Werten einfach die unterste Stelle wegläßt. Der Symmetriepunkt entspricht der Dezimalzahl 0. Für beispielsweise +3 und -3 liefert das asymmetrische Abbrechen oder Runden die Werte 1 bzw. -2, das. symmetrische Abbrechen oder Runden dagegen 1 bzw. -1.
Die Schaltungsanordnung gemäß Fig. 4 kann mit entsprechenden Schaltungen in Kaskade geschaltet -. werden, wie es in Fig. 5 dargestellt ist, um ein Abbrechen oder Runden um mehrere Bits zu bewirken. N in Reihe geschaltete Schaltungen werden das Eingangssignal um N Bitstellen verkürzen oder runden.
Die Ausführungsform gemäß Fig. 6 ermöglicht es, ein M-steiliges Datenwort in einer einzigen Stufe um N Bits zu verkürzen oder zu runden. Diese Schaltungsanordnung unterscheidet sich im Aufbau von der gemäß Fig. 7 durch ein zusätzliches logisches ODER-Glied 83. Dem Eingang 80 der Schaltung gemäß Fig. 6 wird ein M-stelliges binäres Datenwort zugeführt und· an einem Ausgang 87 wird ein abgebrochenes oder gerundetes' (M-N)-stelliges binäres Datenwort erzeugt. Die- Bits der N niedrigsten Stellen des Eingangswortes werden entsprechenden Eingangsanschlüssen des ODER-Gliedes 83 zugeführt und die Bits der (M-N) höheren Stellen des Eingangswortes werden den (M-N) Eingangsklemmen des Addierers 84 als Eingangssignal zugeführt. Das Vorzeichenbit und das Ausgangssignal des ODER-Gliedes 83 werden entsprechenden Eingängen eines UND-Gliedes 85 zugeführt. Der Ausgang des UND-Gliedes 8!? ist.
wie bei der Schaltungsanordnung gemäß Fig. 4 mit der Übertragseingangsklemme Cn des Addierers verbunden. Ein Signal des Logikwertes 1 vom UND-Glied 85 versetzt den Addierer 84 in die Lage, den Wert um eine Einheit zu erhöhen, der durch die dem Addierer zugeführten (M-N) Eingangsbits dargestellt wird. Das UND-Glied 85 liefert . ein Ausgangssignal mit dem Logikwert .1 immer dann, wenn das Vorzeichenbit und irgendeine der dem · ODER-Glied 83 zugeführten Bits der N unteren Stellen gleichzeitig den Logikwert 1 haben. Dies kann selbstverständlich nur bei negativen Zahlen eintreten.
In der Tabelle der Fig. 8 sind die logischen Zustände s an verschiedenen Stellen der Schaltungsanordnung gemäß Fig. 6 für Werte von +6 und -6 bezüglich null für eine Schaltungsanordnung dargestellt, die die beiden niedrigsten Stellen des zugeführten Eingangssignales abbricht oder kürzt. Aus Fig. 8 ist leicht ersicht-' lieh,, daß die Schaltungsanordnung gemäß Fig. 6 eine· symmetrische Rundung bewirkt. Die Spalte (d) gibt das logische Resultat der ODER-Verknüpfung der Bits der beiden niedrigsten Stellen (Spalte c) .der Datenwerte in Spalte b) an. Die Spalte f) enthält die Resultate der UND-Verknüpfung des Vorzeichenbits (Spalte e) mit den durch die ODER-Funktion verknüpften Bits der unteren Stellen (Spalte d). Das in Spalte h)
. angegebene Ausgangssignal der Schaltungsanordnung gemäß Fig. 6 ist schließlich die binäre Summe der höher stelligen Bits (Spalte g) des abgebrochenen binären Eigangssignales (Spalte b) und des Ausgangssignales des UND-Gliedes 85 (Spalte f).
Bei den vorliegenden Einrichtungen wird ein symmetrisches Abbrechen . oder Runden von Binärzahlen in
Zweierkomplementdarstellung also dadurch bewirkt, daß man bei positiven Werten einfach die nicht benötigten unteren Stellen wegläßt und bei negativen Werten zum abgebrochenen negativen Wert eine Eins algebraisch addiert, wenn mindestens ein Bit der weggelassenen unteren Stellen eine logische Eins ist.
- Leerseite -

Claims (9)

  1. RCA 79729 Dr.v.B/Schä/47
    U.S.Ser.No. 495,116
    AT: 16. Mai 1983
    Π I I K)N !ΟΠΟΙ 170 60 06
    Tl Il X SVJ ft.in
    HTIiIRAMM SOMHfZ
    FAX GR Il + III I0B9I 2 7IOO03
    RCA Corporat: ion, New York, N.Y., V.St.v.A.
    Einrichtung zum symmetrischen Runden von
    binären Signalen in Zweierkomplementdarste11ung,
    insbesondere für verschachtelte Quadratursignale
    Patentansprüche
    1 .) Einrichtung zum Runden von M-stelligen binären Signalen in Zweierkomplementdarstellung auf (M-N)-stellige Signale in Zweierkomplementdarstellung, mit
    einer Anordnung (55; 81) zum Beseitigen der N niedrigsten Stellen bei positiven Signalwerten,
    gekennzeichnet durch
    eine Anordnung (51, 52; 83, 84, 85) zum Beseitigen der N niedrigsten Stellen für negative Signalwerte und zum algebraischen Addieren einer positiven Einheit zu den gerundeten (M-N) höheren Stellen, wenn· mindestens eines der Bits der N niedrigsten Stellen des negativen Signals eine logische Eins ist.
  2. 2. Einrichtung nach Anspruch 1 , dadurch gekennzeichnet, daß ■ die Beseitigungsanordnung für negative Werte enthält:
    Eine Anordnung (52; 83, 85), die auf die Bits der N niedrigsten Stellen des M-stelligen binären Signales und das höchststellige Bit des M-stelli'gen binären Signales anspricht und ein Steuersignal immer dann erzeugt, wenn mindestens ein Bit der N niedrigsten Stellen des M-stelligen binären Signales und das
    10- höchststellige Bit des M-stelligen binären Signales gleichzeitig den Logikwert eins aufweisen, und eine durch das Steuersignal gesteuerte Anordnung (51; 84), welche die (M-N) höheren Stellen des M-stelligen binären Signals um eine Einheit erhöht und die erhöhten (M-N) höheren Stellen als gerundetes (M-N)-stelliges Binärsignal liefert, während sie in Abwesenheit des Steuersignals die (M-N) höheren Stellen des M-stelligen binären Signals als gerundetes (M-N)-stelliges Binärsig-
    • · nal liefert.
  3. 3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, • daß die Anordnung (52; 83, 85) zum Erzeugen des Steuersignals ein logisches UND-Glied (52; 85) enthält, das eine erste Eingangsklemme, der das Bit der höchsten Stelle des M-stelligen binären Signales zugeführt ist, und eine zweite Eingangsklemme, auf die die Bits der N niedrigstens Stellen des M-stelligen binären Signals gekoppelt sind, aufweist.
  4. 4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß dem zweiten Eigang des logischen UND-Gliedes
    (85) die Bits der N niedrigsten Stellen des M-stelligen Binärsignals durch ein logisches ODER-Glied (83) zugeführt sind, dessen Eingangsklemmen die Bits der N niedrigsten Stellen zugeführt sind und in dessen Ausgangsklemme mit dem UND-Glied gekoppelt ist.
  5. 5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Anordnung (51 ; 84) zum Erhöhen der (M-N) höchsten Stellen des M-stelligen binären Signales einen binären Addierer enthält, der einen Eingang mit mindestens (M-N) binären Eingangsanschlüssen, denen die Bits von entsprechenden der (M-N) höchsten Stellen von einer Anordnung zum Zuführen des M-stelligen Binärsignals zugeführt sind, und eine mit dem UND-Glied (52, 85) gekoppelte Übertragseingangsklemme aufweist.
  6. 6. Einrichtung nach Anspruch 3, dadurch gekennzeichnet,
    daß N eine ganze ■ Zahl und gleich eins ist und daß ihr eine zweite ähnliche Einrichtung in Kaskade geschaltet ist.
  7. 7. Einrichtung nach Anspruch 2, dadurch gekennzeichnet,
    daß die Anordnung (51; 84) zur Erhöhung der (M-N) höchsten Stellen des M-stelligen Binärsignals eine binäre Inkrementierschaltung enthält, die mindestens (M-N) Eingangsklemmen, denen die Bits der (M-N) höchsten Stellen von einer Anordnung zum' Zuführen des M-stelligen binären Signales zugeführt sind, und eine Inkrementierungs-Steuereingangsklemme, die mit der Anordnung (52; 83, 85) zum Erzeugen des Steuersignals verbunden ist, enthält. .
  8. 8. Einrichtung nach Anspruch 1 gekennzeichnet durch eine Schaltungsanordnung (25 bis 30) zum Verarbeiten
    der binären Signale, welche dazu neigt, die Anzahl der Bitstellen des verarbeiteten Signales auf M Bitstellen zu erhöhen.
  9. 9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das zweierkomplementäre binäre Signal einem Videosignalgemisch entspricht und daß die digitale Schaltung (15) einen Chrominanz- oder Farbanteil des binären Signalgemisches verarbeitet und dazu neigt, die Anzahl "der Bitstellen des verarbeiteten binären Signals .' auf M Bit stellen zu erhöhen.
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8320 Willingness to grant licences declared (paragraph 23)