DE3421230C2 - - Google Patents

Description

Die Erfindung betrifft eine digitale Schaltung zur sogenannten Farbsignal-Matrizierung in einem digitalen Fernsehempfänger.

In einem digitalen Fernsehempfänger wird ein analoges Basisband- Videosignal abgefragt, und die Abfragewerte werden mittels eines Analog/Digital-Wandlers (A/D-Wandler) in entsprechende Digitalwörter umgewandelt. Diese digitalen Abfragewerte werden dann in einem digitalen Kammfilter verarbeitet, um Digitalsignale zu erhalten, die getrennt die Leuchtdichte- und die Farbartinformation darstellen. Diese Leuchtdichte- und Farbartsignale erfahren dann eine weitere Verarbeitung in zugehörigen Kanälen einer digitalen Signalverarbeitungseinrichtung, um digitale Farbmischungssignale wie etwa die I- und Q-Signale und ein digitales Leuchtdichtesignal (Y-Signal) zu bilden.

Durch Kombinieren der I-, der Q- und der Y-Signale nach bestimmten Vorschriften lassen sich die Primärfarbsignale R, G und B für die Farben Rot, Grün und Blau erhalten. Diese Vorschriften können mathematisch durch eine Matrizengleichung ausgedrückt werden, und daher wird eine Schaltung, welche die entsprechenden Signalkombinationen durchführt, "Matrizierschaltung" genannt. In einem digitalen Fernsehempfänger kann eine digitale Matrizierschaltung verwendet werden, um die I-, Q- und Y-Signale zur Erzeugung digitaler Abfragewerte der Primärfarbsignale R, G und B miteinander zu kombinieren. Die digitalen Abfragewerte werden dann einer Digital/Analog-Wandlerordnung angelegt, um die Ansteuerspannungen R, G und B für die Kathoden einer Farbbildröhre zu erzeugen. Um die digitalen Abfragewerte für R, G und B in einer digitalen Matrizierschaltung abzuleiten, werden aus den Farbmischungssignalen I und Q die Farbdifferenzsignale R-Y, G-Y und B-Y gebildet. Dann wird jedem dieser drei Farbdifferenzsignale das Leuchtdichtesignal Y hinzuaddiert, so daß die Abfragewerte für die drei Primärfarbsignale erhalten werden. Die drei Farbdifferenzsignale stehen zu den beiden Farbmischungssignalen über eine Gruppe von Koeffizienten a_i und b_i (mit i=r, g, b) in einer Beziehung, die sich durch folgende Gleichungen beschreiben läßt:

R-Y = a_rI + b_rQ
G-Y = a_gI + b_gQ
B-Y = a_bI + b_bQ

Die Koeffizienten a_i und b_i haben bekannte, festgelegte Werte.

In der US-PS 45 03 454 wird die technische Lehre gegeben, die Produkte der I- und Q-Abfragewerte mit den jeweils zugeordneten Koeffizienten a_i und b_i unter Verwendung eines Festwertspeichers (ROM) zu erhalten, der als Multiplikations-Nachschlagetabelle konstruiert ist. Die digitalen Abfragewerte der I- und Q-Signale adressieren Speicherplätze innerhalb des Festwertspeichers, an denen die jeweils gewünschte Produktinformation gespeichert ist.

Wenn die Werte der Koeffizienten a_i und b_i nicht fest, sondern dynamisch veränderbar sind, dann muß der Festwertspeicher eine unvertretbar hohe Speicherkapazität haben. In einem solchen Fall wäre eher ein Speicher mit direktem oder wahlfreiem Zugriff (ein sogenannter Randomspeicher RAM) zu verwenden. Der Einsatz solcher Geräte ist jedoch ein relativ teurer Weg, um die Aufgabe zu lösen, die I- und Q-Abfragewerte mit Koeffizienten veränderlichen Wertes zu multiplizieren.

Die Verwendung eines als Nachschlagetabelle ausgelegten Festwertspeichers hat den Vorteil, daß ein schneller Zugriff auf die darin gespeicherte Information möglich ist. Eine solche schnelle Zugriffsmöglichkeit kann zweckmäßig sein, wenn die mit ihren jeweiligen Koeffizienten zu multiplizierenden I- und Q-Abfragewerte mit einer relativ schnellen Geschwindigkeit erzeugt werden, z. B. mit der Frequenz 4f_sc, wobei f_sc die Farbhilfsträgerfrequenz von 3,58 MHz ist.

In dem älteren deutschen Patent DE 33 04 084 C2 ist eine Matrizierschaltung für einen digitalen Fernsehempfänger beschrieben, bei welcher die Farbbildinformation als Komponenten in einem ersten Koordinatensystem darstellende Farbdifferenzsignale R-Y und B-Y zu digitalen Farbmischsignalen I und Q vereinigt werden, ohne daß dabei jedoch digitale Koeffizienten in logarithmischer Form erzeugt würden. Weiterhin ist es aus der US-PS 43 03 912 bekannt, in einem Fernsehempfänger die Primärfarbsignale mit einer digitalen Matrixschaltung in Farbdifferenzsignale R-Y und B-Y oder auch in Farbmischsignale I und Q umzusetzen. Daß diese Signale jedoch ineinander matriziert würden, ist dort nicht zu entnehmen.

Der Erfindung liegt die Aufgabe zugrunde, eine digitale Farbmatrizierungsschaltung zu schaffen, die in der Lage ist, Farbmischungssignale wie z. B. die Farbdifferenzsignale R-Y und B-Y aus Signalkomponenten wie z. B. digitalen Abfragewerten der ursprünglichen I- und Q-Signale zu bilden. Diese Aufgabe wird durch die im Kennzeichenteil des Anspruchs 1 angegebenen Merkmale gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung erlaubt zur Durchführung der Matrizentransformation in einer digitalen Matrizierschaltung die Verwendung eines Festwertspeichers, ohne daß dieser Speicher für sich als Multiplikations-Nachschlagetabelle benutzt wird. Insbesondere ist weiterhin die Verwendung eines Festwertspeichers in einer digitalen Matrizierschaltung für den Fall möglich, daß bei der Matrizierung variable Koeffizienten benutzt werden. Schließlich ist die erfindungsgemäße digitale Matrizierschaltung in der Lage, unter Verwendung von Speichern relativ kleiner Größe digitale Abfragewerte von Farbmischungssignalen zu verarbeiten, die mit einer relativ hohen Datengeschwindigkeit geliefert werden.

Gemäß den Prinzipien der vorliegenden Erfindung erzeugt eine digitale Signalverarbeitungseinrichtung erste digitale Farbmischungssignale, welche die Farbinformation als Komponenten in einem ersten Farbmischungs-Koordinatensystem darstellen. Diese Digitalsignale werden dann in logarithmische Form umgewandelt. Die Aussage "Umwandlung in logarithmische Form" bedeutet, daß Eingangs-Abfragewerte in Ausgangs-Abfragewerte umgewandelt werden, die den Wert des Logarithmus der Eingangs- Abfragewerte haben. Diese Umwandlung kann z. B. mit Hilfe eines als Logarithmus-Nachschlagetabelle (Logarithmentafel) ausgelegten Festwertspeichers erfolgen. Ein Computer oder eine andere Digitalschaltung erzeugt die digitalen Koeffizienten in logarithmischer Form, so daß die ersten digitalen Farbmischungssignale in zweite digitale Farbmischungssignale transformiert werden können, welche die Farbbildinformation als Komponenten in einem zweiten Farbmischungs-Koordinatensystem darstellen. Eine Addierschaltung summiert die als Logarithmen dargestellten ersten digitalen Farbmischungssignale mit den als Logarithmen dargestellten digitalen Koeffizienten, um in Logarithmusform Digitalsignale zu erhalten, die eine Vielzahl von Produkten darstellen, welche den ersten Farbmischungskomponenten der zweiten digitalen Farbmischungssignale entsprechen. Durch inverse logarithmische Operation (Numerusbildung) erfolgt eine Umwandlung der Vielzahl der Produkte in die ersten Farbmischungskomponenten, die dann kombiniert werden, um die zweiten digitalen Farbmischungssignale zu erhalten.

In besonderer Ausführungsform der Erfindung werden die digitalen Koeffizienten in binärcodierter Form, z. B. durch den Computer oder eine andere Digitalschaltung, erzeugt. In diesem Fall ist eine Einrichtung vorgesehen, um die binärcodierten Koeffizienten zu speichern. Eine Multipliziereinrichtung empfängt an einem ersten Eingang binärcodierte Farbmischungssignale, die von der digitalen Signalverarbeitungseinrichtung erzeugt werden, und an einem zweiten Eingang die binärcodierten Koeffizienten von der Speichereinrichtung. Des weiteren ist eine Einrichtung vorgesehen, um die digitalen Koeffizienten aus der Speichereinrichtung sequentiell in die Multipliziereinrichtung zu takten, so daß eine Folge von Produkten erhalten wird, welche die ersten Farbmischungskomponenten der zweiten Farbmischungssignale sind. Diese Vielzahl von Produkten wird dann kombiniert, um die zweiten Farbmischungssignale zu erhalten.

Die ersten digitalen Farbmischungssignale können als Folge von Komponenten erzeugt werden, die in Phasenbeziehung zu einer ersten und einer zweiten Farbachse des ersten Farbmischungs-Koordinatensystems stehen. Diesen Komponenten sind digitale Koeffizienten unterschiedlichen Wertes zugeordnet. Um dem Addierer eine Folge von Koeffizienten in der richtigen Reihenfolge zuzuführen, die der Folge der Komponenten entspricht, werden die Koeffizienten zunächst in einem digitalen Speicher gespeichert. Ein mit dem digitalen Speicher und mit der Addierschaltung gekoppelter Multiplexer sorgt dann dafür, daß die Koeffizienten in der richtigen Reihenfolge geliefert werden.

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert.

Fig. 1 zeigt ein digitales Signalverarbeitungssystem für einen digitalen Fernsehempfänger, das eine im Multiplex betriebene logarithmische digitale Matrizierschaltung gemäß der Erfindung enthält;

Fig. 2 zeigt eine besondere Ausführungsform eines Teils des Grün-Kanals innerhalb der digitalen Matrizierschaltung nach Fig. 1;

Fig. 3 zeigt eine besondere Ausführungsform der Interpolator- und Demultiplexerschaltung des Grün-Kanals im System nach Fig. 1;

Fig. 4 ist ein Zeit- und Zustandsdiagramm für den Betrieb des Systems nach Fig. 1;

Fig. 5 zeigt eine andere Ausführungsform eines Teils des Systems nach Fig. 1 und seines Grün-Kanals, worin Festwertspeicher relativ kleiner Größe bei gleichzeitiger Gewährleistung einer relativ guten Genauigkeit verwendet werden können.

Das in Fig. 1 dargestellte digitale Verarbeitungssystem für einen digitalen Fernsehempfänger empfängt an einer Klemme 21 ein analoges zusammengesetztes Videosignal (Videosignalgemisch), das von einer vorangehenden herkömmlichen analogen Schaltungsanordnung (nicht dargestellt) entwickelt wird. Ein A/D-Wandler 22 fragt das Videosignalgemisch ab, um binärcodierte digitale Abfragewerte zu erzeugen. Ein digitales Kammfilter 25 verarbeitet diese Abfragewerte, um ein binärcodiertes digitales Leuchtdichtesignal Y′ und ein binärcodiertes digitales Farbartsignal C zu erzeugen. Eine digitale Leuchtdichte-Verarbeitungseinheit 27 nimmt die Leuchtdichte-Abfragewerte Y′ auf und unterzieht sie verschiedenen Behandlungen wie z. B. einer Wiederherstellung der Vertikaldetails, um am Ausgang das digitale Leuchtdichtesignal Y zu erhalten.

Das analoge Videosignalgemisch von der Klemme 21 wird außerdem einer analogen Synchronsignal-Abtrennstufe 23 angelegt, um auf den Signalleitungen H und V Horizontal- und Vertikalsynchronimpulse für die Horizontal- und Vertikal- Ablenkschaltungen (in Fig. 1 nicht dargestellt) zu erzeugen. Die Synchronsignal-Abtrennstufe 23 liefert außerdem über eine Signalleitung CB den als Farbbezugssignal dienenden Farbburst, der mit der Farbhilfsträgerfrequenz f_sc schwingt. Dieses Signal wird einem Systemtaktgeber 24 des digitalen Signalverarbeitungssystems zugeführt.

Der Systemtaktgeber 24 liefert ein I-Taktsignal (+I, ck) und ein Q-Taktsignal (+Q, ck) jeweils der Frequenz f_sc, wie sie in den Fig. 4b und 4c dargestellt sind. Diese Taktsignale sind mit der I-Phasenachse bzw. der Q-Phasenachse des Farbbursts synchronisiert. Außerdem liefert der Systemtaktgeber 24 ein -I-Taktsignal (-I, ck) und ein -Q-Taktsignal (-Q, ck) jeweils der Frequenz f_sc, die in den Fig. 4d und 4e dargestellt sind und mit der -I-Phasenachse bzw. der -Q-Phasenachse des Farbbursts synchronisiert sind. Schließlich erzeugt der Systemtaktgeber 24 noch ein Systemtaktsignal (4f_sc, ck), das in Fig. 4a dargestellt ist und dessen Frequenz gleich dem Vierfachen der Farbhilfsträgerfrequenz ist und das in Phase mit den ±I- und ±Q-Taktsignalen ist.

Die ±I- und ±Q-Taktsignale sowie das 4f_sc-Systemtaktsignal werden einer Farbart-Verarbeitungseinheit 26 angelegt. Die Einheit 26 empfängt das digitale Farbartsignal C und demoduliert es auf den ±I- und ±Q-Achsen des Farbbursts, um eine Folge binärcodierter digitaler Farbmischungssignal- Abfragewerte ±I und ±Q zu erzeugen, die auf einer Datenschiene 90 erschienen. Die von der Farbart-Verarbeitungseinheit 26 erzeugten digitalen I- und Q-Abfragewerte sind erste digitale Farbmischungssignale, welche die Farbinformation als In-Phase-Komponenten I und Quadratur-Komponenten Q in einem I-Q-Koordinatensystem darstellen.

Die auf der Datenschiene 90 entwickelten digitalen I- und Q-Abfragewerte werden einer erfindungsgemäßen digitalen Matrizierschaltung 80 angelegt, um in einer weiter unten beschriebenen Weise binärcodierte digitale Abfragewerte für die Farbdifferenzsignale R-Y, G-Y und B-Y auf jeweils zugeordneten Datenschienen 91r, 91g und 91b zu erzeugen. Die digitalen Abfragewerte für R-Y, G-Y und B-Y werden entsprechenden Eingängen zugeordneten Addierschaltungen 37r, 37g und 37b angelegt. Die digitalen Leuchtdichte-Abfragewerte Y werden auf die anderen Eingänge der Addierer gegeben. An den Ausgängen der Addierer 37r, 37g und 37b werden somit digitale Abfragewerte für die Primärfarbsignale erhalten. Diese Rot-, Grün- und Blau- Abfragewerte gelangen auf zugeordnete Digital/Analog-Wandler (D/A-Wandler) 38r, 38g und 38b, um sie in Analogform umzuwandeln. Nach Filterung in zugeordneten Tiefpaßfiltern 39r, 39g und 39b erhält man analoge Rotsignal-, Grünsignal- und Blausignal-Spannungen zum Anlegen an die Bildröhren- Ansteuerschaltungen des Fernsehempfängers (in Fig. 1 nicht dargestellt).

Die digitale Farbmatrizierschaltung 80 enthält eine als "Rotkanal" bezeichnete Verarbeitungseinrichtung, welche die Elemente 30r bis 36r enthält. Ein ähnlich aufgebauter "Grünkanal" enthält Elemente 30g bis 36g, und ein "Blaukanal" enthält die Elemente 30b bis 36b. Weitere Elemente 28 und 29 der Matrizierschaltung 80 sind allen drei erwähnten Kanälen gemeinsam.

Im Betrieb der digitalen Matrizierschaltungen 80 werden die auf die Datenschiene 90 gegebenen digitalen I- und Q-Abfragewerte auf einen als Logarithmentafel konzipierten Festwertspeicher (abgekürzt LOGROM) 28 gegeben. Die digitalen I- und Q-Abfragewerte können beispielsweise als binärcodierte Digitalwörter in Zweierkomplement-Schreibweise dargestellt sein. Der Logarithmentafel-Festwertspeicher 28 wandelt diese Digitalwörter in andere Digitalwörter um, welche die Logarithmen der I- und Q-Abfragewerte darstellen. Der Festwertspeicher 28 liefert entlang der Datenschiene 92 eine Folge von digitalen I- und Q-Abfragewerten in Logarithmusform, wobei die Reihenfolge die gleiche ist wie am Eingang, wo die Abfragewerte in direkter arithmetischer Form zugeführt werden. Die Fig. 4f zeigt die zeitliche Beziehung zwischen der Folge der Abfragewerte I₁, Q₁, I₁′, Q₁′, I₂, Q₂ usw. entlang den Datenschienen 90 und 92 und den ±I- und ±Q-Taktsignalen gemäß den Fig. 4b bis 4e.

Die von der logarithmischen digitalen Matrizierschaltung 80 verwendeten Koeffizienten können von einem Mikroprozessor 42 geliefert werden. Der Mikroprozessor 42 empfängt an einem Eingang N feste oder konstante Werte der Koeffizienten, und zwar in logarithmischer Form log a_i und log b_i. Die am Mikroprozessor empfangenen logarithmischen Koeffizienten werden aus einem Festwertspeicher 40 genommen, in welchem die der NTSC-Norm entsprechenden Werte gespeichert sind, die zur Transformation aus dem I/Q-Koordinatensystem in das (R-Y)/(B-Y)-Koordinatensystem führen. Diese Koeffizienten können noch in geeigneter Weise modifiziert sein, um unterschiedliche Wirkungsgrade der Leuchtstoffe zu berücksichtigen.

Der Mikroprozessor 42 kann außerdem Informationen von verschiedenen Reglern oder Bedienungselementen empfangen, die vom Benutzer beeinflußbar sind und in der Fig. 1 insgesamt als Block 41 dargestellt sind. Die Information von den Bedienungselementen wie z. B. die Kontrast- und Helligkeitseinstellung sowie von andern Reglern, welche die Farbbildinformation z. B. hinsichtlich der Farbsättigung beeinflussen, werden vom Mikroprozessor 42 verarbeitet, um die Werte der Koeffizienten log a_i und log b₁ in geeigneter Weise zum Erhalt der korrekten Farbbildinformation zu modifizieren.

An einem Ausgang S des Mikroprozessors 42 werden in serieller Weise die sechs variabel bemessenen digitalen logarithmischen Koeffizienten log a_i und log b_i für i=r, g, b abgegeben. Der Ausgang S ist über eine Datenschiene 93 mit Digitalspeichern in jeder der Halte- und Multiplexerstufen 35r, 35g und 35b des Rot- bzw. Grün- und Blaukanals in der Matrizierschaltung 80 gekoppelt.

Um einen Digitalspeicher innerhalb eines gegebenen Kanals der Matrizierschaltung zu veranlassen, den richtigen Koeffizienten zu empfangen, wenn dieser auf der Datenschiene 93 erscheint, erzeugt der Mikroprozessor 42 an Ausgängen H1-H3 ein 3-Bit-Binärwort, das einem herkömmlichen 1-aus- 8-Decoder 43 angelegt wird. Der Decoder 43 hat acht Ausgangsanschlüsse P1-P8, von denen die letzten beiden unbenutzt bleiben. Wenn ein neuer Wert eines gegebenen Koeffizienten, z. B. für den I-Wert im Grünkanal, am Ausgang S entwickelt wird, dann wird das an den Ausgängen H1-H3 gelieferte 3-Bit-Binärwort, das diese Situation anzeigt, vom Decoder 43 decodiert, um an einem der Anschlüsse, z. B. am Anschluß P3, ein hohes Ausgangssignal zu erzeugen. Der Anschluß P3 ist mit der Halte- und Multiplexerstufe 35g des Grünkanals verbunden. Wenn dieser Anschluß hohen Pegel bekommt, dann wird ein Digitalspeicher in der Stufe 35g aktiviert, so daß er den neuen Wert des Koeffizienten log a_g empfängt. In ähnlicher Weise wird, wenn ein neuer Wert irgendeines der anderen fünf Koeffizienten am Ausgang S erscheint, das entsprechende Exemplar der anderen P-Anschlüsse hoch, um einen Digitalspeicher innerhalb des jeweils richtigen Kanals dazu zu bringen, den neuen Wert des Koeffizienten zu empfangen und zu speichern.

Es kann wünschenswert sein, daß der Koeffizienten-Festwertspeicher 40 die arithmetischen oder "invers-logarithmischen" Werte (Numeruswerte) der Koeffizienten a_i und b_i speichert, damit die Berechnungen des Mikroprozessors 42 bei der Verarbeitung der Koeffizientendaten einfacher sind. In einem solchen Fall erscheinen am Ausgang S des Mikroprozessors 42 die Werte der Koeffizienten a_i und b_i in arithmetischer Form. Diese Koeffizienten adressieren dann einen weiteren Logarithmentafel-Festwertspeicher, der in Fig. 1 nicht dargestellt ist und dessen Ausgang die Koeffizienten log a_i log b_i liefert und auf die Datenschiene 93 gibt.

Zur weiteren Beschreibung des Betriebs der digitalen Matrizierschaltung 80 wird im folgenden nur die Arbeitsweise des Grünkanals beschrieben. Eine entsprechende Arbeitsweise gilt auch für den Rot- und den Blaukanal der Matrizierschaltung.

Die Folge der I- und Q-Abfragewerte, die als Logarithmuswerte entlang der Datenschiene 92 übertragen werden, gelangt auf einen ersten Eingang eines Addierers 31g. Die Fig. 4f zeigt die auf den Addierer 31g gegebene Folge der logarithmischen I- und Q-Abfragewerte und zeigt auch die jeweilige Dauer an, innerhalb derer die Abfragewerte gültig sind. So ist der Abfragewert I₁ während des ±I-Taktintervalls zwischen den Zeitpunkten T₁ und T₂ gültig, der +Q₁-Abfragewert ist gültig während des +Q-Taktintervalls zwischen den Zeitpunkten T₂ und T₃, der I₁′-Abfragewert ist gültig während des -I-Taktintervalls zwischen den Zeitpunkten T₃ uund T₄, und der Q₁′-Abfragewert ist gültig während des -Q-Taktintervalls zwischen den Zeitpunkten T₄ und T₄.

Die Koeffizienten a_g und b_g, die zur Bildung der I- und Q-Bestandteile a_gI und b_gQ des Digitalsignals G-Y benötigt werden, sind in der Halte- und Multiplexerschaltung 35g gespeichert. Eine Besonderheit des hier beschriebenen Systems besteht darin, daß diese Koeffizienten im Multiplex in einer solchen Reihenfolge an den Addierer 31g gelegt werden, daß der Addierer an seinem Ausgang sowohl den I- Bestandteil als auch den Q-Bestandteil des Farbdifferenzsignals G-Y erzeugen kann. Um dies zu erreichen, werden die ±I-Taktsignale, die ±Q-Taktsignale und die 4f_sc-Taktsignale dem Multiplexerteil der Schaltung 35g zugeführt. Wie in Fig. 4g gezeigt, veranlassen die erwähnten Taktsignale, daß die Schaltung 35g an einen zweiten Eingang des Addierers 31g eine Folge von Koeffizienten in logarithmischer Form liefert, derart, daß log a_g und log b_g miteinander abwechseln. Dabei ist log a_g am Eingang des Addierers während der +I- und -I-Taktintervalle gültig, während log b_g am Eingang des Addierers während der +Q- und -Q-Taktintervalle gültig ist.

Indem das Anlegen von Koeffizienten an den zweiten Eingang des Addierers 31g in der gleichen Reihenfolge geschieht wie das Anlegen der I- und Q-Abfragewerte an den ersten Eingang, wird am Ausgang des Addierers eine Folge von Produkten in logarithmischer Form erzeugt. Diese Folge von Produkten ist in Fig. 4b dargestellt und entspricht einem abwechselnden Erscheinen der I- und Q-Bestandteile des Farbdifferenzsignals G-Y.

Die auf der Datenschiene 95g erscheinenden Produktwerte, welche die I- und Q-Bestandteile des Farbdifferenzsignals G-Y darstellen, werden aus der logarithmischen Form zurück in die arithmetische Form gebracht, damit diese Bestandteile arithmetisch addiert werden können, um die digitalen (G-Y)-Abfragewerte auf der Datenschiene 91g zu erzeugen. Zur Durchführung der invers-logarithmischen Operation (Numerusbildung) werden die auf der Datenschiene 95g erscheinenden Produkt-Logarithmuswerte einem Numerus- Festwertspeicher 32g angelegt, in dessen Speicherplätzen die digitalen binärcodierten Wörter gespeichert sind, welche die arithmetischen Werte darstellen, die den Werten der nacheinander über die Datenschiene 95g gelieferten Produkte entsprechen. Am Ausgang des Numerus-Festwertspeichers 32g erscheint also eine Folge von Digitalwörtern, die in arithmetischer Form die I- und Q-Bestandteile der digitalen (G-Y)-Abfragewerte darstellen. Die Zustände der Ausgangs-Datenschiene 96g des Numerus-Festwertspeichers 32g sind in derselben Fig. 4h gezeigt, die für die Ausgangs- Datenschiene 95g des Addierers 31g gilt. Für den Ausgang des Addierers 31g sind die Daten in Fig. 4h in logarithmischer Schreibweise anzusehen, während für den Ausgang des Numerus-Festwertspeichers 32g die direkte arithmetische Schreibweise gilt.

Die Digitalwörter vom Numerus-Festwertspeicher 32g, die seriell auf der Datenschiene 96g erscheinen, werden in einer Halteschaltung 33g gespeichert. Die Halteschaltung 33g ist so ausgelegt, daß sie die Information über ihren Ausgang auf die Datenschiene 97g weitergeben kann.

Die Daten, die im Addierer 31g und im Numeraus-Festwertspeicher 32g verarbeitet werden, sind die unteren (d. h. niedrigerwertigen) Bits der I- und Q-Abfragewerte, die Koeffizienten und die Produktwerte. Das oberste (höchstwertige) Bit der I- oder Q-Abfragewerte stellt das Vorzeichenbit dar, wenn die Zweierkomplement-Schreibweise mit Versetzung (Offset) angewendet wird. In ähnlicher Weise wird das oberste Bit des logarithmischen Koeffizienten a_g oder b_g als Vorzeichenbit mitbefördert, welches anzeigt, daß der arithmetische Wert des Koeffizienten negativ ist oder daß eine arithmetische Subtraktion durchgeführt werden soll, nachdem das Produkt mit diesem Koeffizienten gebildet worden ist.

Da eine arithmetische Multiplikation, wenn sie in logarithmischer Form als Addition zweier Digitalwörter durchgeführt wird, eine vorzeichenlose Operation ist, wird das oberste Bit, welches das Vorzeichenbit des am Ausgang der Stufe 35g auf der Datenleitung entwickelten logarithmischen Koeffizienten darstellt, nicht auf den Addierer 31g gegeben, sondern statt dessen auf den Eingang eines Exklusiv-ODER-Gliedes (XOR-Glied) 30g. Das oberste oder Vorzeichenbit der auf der Datenleitung 82g erscheinenden I- oder Q-Abfragewerte wird auf einen anderen Eingang des XOR-Gliedes 30g gekoppelt. Infolge der Exklusiv-ODER-Funktion des XOR-Gliedes 30g besteht das Ausgangssignal dieses Gliedes auf der Datenleitung 83g aus dem obersten Bit des Produktes a_gI oder b_gQ. Die niedrigerwertigen Bits des an die Halteschaltung 33g gelieferten Produkts werden vom Numerus-Festwertspeicher 32g geliefert.

Da die Multiplikation zweier Operanden durch Logarithmen unbestimmt ist, wenn einer der Operanden den Wert 0 annimmt, enthält die logarithmische Matrizierschaltung 80 einen Null-Decoder 29 um eine Multiplikation mit 0 zu berücksichtigen. Dem Null-Decoder 29 werden die digitalen I- und Q-Abfragewerte von der Datenschiene 90 angelegt. Der Decoder 29, der einfach ein NOR-Glied mit vielen Eingängen sein kann, beurteilt die Werte der I- und Q-Abfragen. Wenn der Decoder 29 erkennt, daß ein Abfragewert gleich 0 ist, dann bekommt eine Ausgangs-Datenleitung 19 hohen Pegel, wodurch die Ausgangsbits der Halteschaltung 23g auf Zustände zurückgesetzt werden (z. B. sämtlich auf "0"), welche dem Nullwert des Produkts entsprechen, der sich ergibt, wenn der I- oder der Q-Abfragewert gleich 0 ist.

Es sei erwähnt, daß die Signalverzögerungen in den verschiedenen Stufen der digitalen Matrizierschaltung 80 in der bisherigen Beschreibung und auch in den Darstellungen des Zeitdiagramms der Fig. 4 nicht berücksichtigt worden sind. In der Praxis werden in parallelen Verarbeitungswegen vor deren Zusammenführung an einer gegebenen Stufe geeignete Verzögerungseinrichtungen eingefügt (in Fig. 1 nicht dargestellt), um irgendwelche Laufzeitunterschiede während der Signalverarbeitung auszugleichen.

Die Fig. 2 zeigt einen Teil des Systems nach Fig. 1, der besondere Ausführungsformen der Halte- und Multiplexerschaltung 35g und des Addierers 31g enthält. Elemente und Größen, die in den Fig. 1 und 2 in gleicher Weise bezeichnet sind, funktionieren in gleicher Weise bzw. stellen die gleichen Größen dar. Der Mikroprozessor 42 nach Fig. 1 gibt neue Werte der Koeffizienten log a_g und log b_g, wie sie bei Änderung des Betriebs des Fernsehempfängers erzeugt werden, auf die Datenschiene 93. Der auf der Datenschiene 93 erscheinende neue Wert eines Koeffizienten wird in das jeweils zugeordnete Exemplar zweier Halteschaltungen 61 und 62 (Fig. 2) eingegeben. Die Eingabe des Koeffizienten log a_g in die Halteschaltung 61 erfolgt, wenn der Decoderanschluß P3 hoch wird. Die Eingabe des Koeffizienten log b_g in die Halteschaltung 62 erfolgt, wenn der Decoderanschluß P4 hoch wird. Die neuen Koeffizientenwerte werden in die Register der Halteschaltungen 61 und 62 gegeben, wenn die Signale an den Anschlüssen P3 und P4 über UND-Glieder 63 und 64 an die Takteingänge der Halteschaltungen gelangen. Die UND-Glieder 63 und 64 werden aktiviert, wenn neue Daten erzeugt werden. Die Aktivierung der Glieder erfolgt mittels eines Zeitsteuerimpulses, der vom Mikroprozessor 43 über eine Zeitsteuerleitung PCS geliefert wird.

Der in die Halteschaltung 61 gegebene Koeffizient log a_g kann ein 8-Bit-Digitalwort sein, dessen sieben unterste Bits a0-a6 ein binärcodiertes Wort bilden, das den Logarithmus des Betrags des Koeffizienten darstellt, während das oberste Bit a7 das Vorzeichenbit ist. In ähnlicher Weise kann das in die Halteschaltung 62 gegebene Datenwort für log b_g ein 8-Bit-Wort sein, dessen sieben unterste Bits b0-b6 ein binärcodiertes Wort bildet, das den Logarithmus des Betrags des Koeffizienten darstellt, während der oberste Bit b7 das Vorzeichenbit ist.

Die oberen Bits a4-a7 des in der Halteschaltung 62 gespeicherten Koeffizienten log a_g werden an die Anschlüsse B1-B4 des B-Eingangs eines Multiplexers 66 gelegt. Die unteren Bits a0-a3 werden an die Anschlüsse B1-B4 des B-Eingangs eines zweiten Multiplexers 67 gelegt. Die oberen Bits b4-b7 des in der Halteschaltung 62 gespeicherten Koeffizienten log b_g werden an die Anschlüsse A1-A4 des A-Eingangs des Multiplexers 66 gelegt, während die unteren Bits b0-b3 an die Anschlüsse A1-A4 des A-Eingangs des Multiplexers 67 gelegt werden.

Die Anschlüsse Y1-Y4 der Y-Ausgänge an den Multiplexern 66 und 67 geben die Zustände der Anschlüsse B1-B4 der B-Eingänge wieder, wenn die Wählanschlüsse SEL "hohen" Zustand haben (Binärwert "1"), und sie geben die Zustände der Anschlüsse A1-A4 der A-Eingänge wieder, wenn die Wählanschlüsse "niedrig" sind (Binärwert "0"). Ein ODER-Glied 65 überträgt die ±I-Taktsignale an die Wählanschlüsse der Multiplexer 66 und 67.

Während der ±I-Taktintervalle werden die vier oberen Bits des Koeffizienten log a_g am Y-Ausgang des Multiplexers 66 entwickelt, während gleichzeitig die vier unteren Bits des Koeffizienten am Y-Ausgang des Multiplexers 67 entwickelt werden. Während der ±Q-Taktintervalle, wenn die Wählanschlüsse im niedrigen Zustand sind, werden die vier oberen Bits des Koeffizienten log b_g am Y-Ausgang des Multiplexers 66 und die vier unteren Bits dieses Koeffizienten am Y-Ausgang des Multiplexers 67 entwickelt. Während der ±I-Taktintervalle stellt der Zustand des Anschlusses Y4 des Multiplexers 66 den Zustand des obersten Bits (d. h. des Vorzeichenbits) a7 des Koeffizienten log a_g dar. Während der ±Q-Taktintervalle stellt der Zustand des Anschlusses Y4 des Mulitplexers 66 den Zustand des obersten Bits (Vorzeichenbit) b7 des Koeffizienten log b_g dar. Der Anschluß Y4 des Multiplexers 66 ist über die Datenleitung 81g mit einem Eingang des XOR-Gliedes 30g gekoppelt.

Die Addierstufe 31g enthält zwei Addierer 68 und 69, wobei der Übertrag-Ausgang CO des Addierers 69 mit dem Übertrag- Eingang CI des Addierers 68 verbunden ist. Die Anschlüsse Y1-Y3 des Multiplexers 66 sind mit den B-Wortanschlüssen B1-B3 des Addierers 68 verbunden, und die Anschlüsse Y1-Y4 des Multiplexers 67 sind mit den B-Wortanschlüssen B1-B4 des Addierers 69 verbunden.

Die sieben Datenleitungen d0-d6 in Fig. 2 sind mit entsprechenden Leitungen der Datenschiene 92 nach Fig. 1 verbunden. Die Datenleitungeen d0-d6 stellen daher die Logarithmen der I- oder Q-Abfragewerte dar, die vom Logarithmus- Festwertspeicher 28 nach Fig. 1 seriell auf der Datenschiene 92 entwickelt werden. Die unteren Bits d0-d3 werden auf die A-Anschlüsse A1-A4 des Addierers 69 gegeben, und die oberen Bits d4-d6 werden auf die A-Anschlüsse A1- A3 des Addierers 68 gekoppelt. Das Vorzeichenbit der I- oder Q-Abfragewerte wird auf die Datenleitung 82g gegeben und einem zweiten Eingang des XOR-Gliedes 30g angelegt.

Um die Produktdaten log agI und log b_gQ zu erhalten, werden die Daten log I und log Q mit dem jeweils zugeordneten Koeffizienten log a_g bzw. log b_g in der Addierstufe 31g addiert. Während des I-Taktintervalls führen die Datenleitungen d0-d6 die I-Information, während die Datenleitung 82g das Vorzeichenbit für I wiedergibt. Der Y-Ausgang des Multiplexers 67 führt die unteren Bits des Koeffizienten a_g, und der Y-Ausgang des Multiplexers 66 führt die oberen Bits. Der Addierer 69 summiert die unteren Bits der Information log I mit den unteren Bits der Information log a_g, um an den Anschlüssen Σ1-Σ4 des Summenausgangs Σ des Addierers die unteren Bits L0-L3 der Produktinformation log a_gI (d. h. des I-Bestandteils des Farbdifferenzsignals G-Y) zu erhalten. Der Addierer 68 summiert die oberen Bits der Information log I mit den oberen Bits der Information log a_g, um an den Anschlüssen Σ1-Σ3 des Summenausgangs Σ des Addierers die oberen Bits L4-L6 zu erhalten. Das Vorzeichenbit L7 der Information log a_gI wird am Ausgang des XOR-Gliedes 30g geliefert und in anderer Weise verarbeitet als die Bits L0-L6, da diese Bits noch in logarithmischer Form sind. Das Vorzeichenbit L7 wird um den Numerus-Festwertspeicher 32g herumgeleitet und mit den I-Produktdaten erst am Eingang der Halteschaltung 33g (Fig. 1) wiedervereinigt.

Wie oben erwähnt, liefert die Halteschaltung 33g über die Datenschiene 97g (Fig. 1) einen seriellen Datenstrom der I- und Q-Bestandteile des digitalen Farbdifferenzsignals G-Y, wie es in Fig. 4h dargestellt ist. Um zusammengehörende I- und Q-Bestandteile zu summieren, wird der serielle Datenstrom der Datenschiene 97g mittels einer Interpolator/ Demultiplexer-Stufe 34g auseinandergenommen und in einen parallelen Datenstrom umgewandelt. Die Stufe 34g liefert am Ausgang zwei Datenströme, einen für den I- Bestandteil entlang der Datenschiene 98g und einen für den Q-Bestandteil entlang der Datenschiene 99g. Diese beiden Datenströme werden in einem Addierer 36g summiert, um den Datenstrom der digitalen (G-Y)-Abfragewerte entlang einer Datenschleife 91g zu liefern. Dieser (G-Y)-Datenstrom wird dann in einem weiteren Addierer 37g mit dem von der Leuchtdichte-Verarbeitungseinheit 27 kommenden Y-Datenstrom summiert, um auf einer Datenschiene G einen Datenstrom für digitale Grünsignal-Abfragewerte zu erzeugen, die in Analogform umzusetzen sind.

Die digitalen Y-Abfragewerte (Leuchtdichte) werden dem Addierer 37 mit einer Frequenz 4f_sc zugeführt. Um zu vermeiden, daß abfragebedingte Störungen in die Farbbildinformation des Grünkanals der Matrizierschaltung gelangen, ist es zweckmäßig, dem Addierer die digitalen Abfragewerte des Farbdifferenzsignals G-Y mit der gleichen Frequenz von 4f_sc zuzuführen. Um dies zu erreichen, werden die Datenströme der I- und Q-Bestandteile entlang den Schienen 98g und 99g von der Stufe 34g ebenfalls durch digitale Abfragewerte mit der Frequenz von 4f_sc geliefert. Aus der Fig. 4h läßt sich jedoch ersehen, daß während einer gegebenen Periode der Dauer 1/f_sc beispielsweise zwischen den Zeitpunkten T₁ und T₅, nur jeweils zwei Abfragewerte des I-oder des Q-Bestandteils geliefert werden. Aus diesem Grund enthält die Stufe 34g einen Interpolator, der zwischen aufeinanderfolgende Abfragewerte des I- oder des Q- Bestandteils einen interpolierten Wert dieses Bestandteils einfügt. um die Datengeschwindigkeit jedes Bestandteils auf das geforderte Maß von 4f_sc zu erhöhen.

Die Fig. 3 zeigt eine spezielle Ausführungsform der Interpolator/ Demultiplexer-Stufe 34g nach Fig. 1, die eine Anordnung zur Demultiplexierung, zur Serien/Parallel-Umsetzung und zur Interpolation enthält. Elemente und Größen, die in den beiden Fig. 1 und 3 in gleicher Weise bezeichnet sind, erfüllen die gleichen Funktionen bzw. stellen die gleichen Größen dar. Die anderen Stufen 34r und 34b nach Fig. 1 bestehen aus ähnlichen Elmenten, wie sie in Fig. 3 gezeigt sind.

Gemäß der Fig. 3 wird der Datenstrom für die I- und Q-Bestandteile, der in serieller Form entlang der Datenschiene 97g übertragen wird und in Fig. 4h dargestellt ist, auf die erste Stufe SR1 einer dreistufigen Schieberegisteranordnung gegeben, die aus Schieberegistern SR1, SR2 und SR3 besteht. Die Weitergabe der Daten entlang dieser Anordnung von einer Stufe zur nächsten erfolgt mit einer Taktfrequenz von 4f_sc, mit der auch die einzelnen Abfragewerte der I- und Q-Bestandteile dem Schieberegister SR1 zugeführt werden. Die Fig. 4h zeigt daher auch die Daten in der Schieberegisterstufe SR1 und entlang deren Ausgangs-Datenschiene X. Die Fig. 4i zeigt die Daten in der Schieberegisterstufe SR2 und entlang deren Ausgangsschiene W. Wie man sieht, ist die Folge der Daten in der Schieberegisterstufe SR2 die gleiche wie in der Stufe SR1, nur um eine Periode der Taktfrequenz 4f_sc verzögert. Die Fig. 4j zeigt die Folge der Daten in der Schieberegisterstufe SR3 und entlang deren Ausgangsschiene Y. Diese Frage stellt die um eine 4f_sc- Taktperiode verschobene Folge nach Fig. 4i dar.

Die Ausgangssignale der Schieberegisterstufen SR1 und SR3 werden in einer Addierschaltung 73 miteinander addiert und dann in einer Dividierschaltung 74 durch 2 dividiert, um auf einer Ausgangs-Datenschiene Z den Mittelwert der in den Registerstufen SR1 und SR3 gespeicherten Daten zu erzeugen. Da im Datenstrom auf der Schiene 97g die I- und Q-Bestandteile miteinander abwechseln, gehören die Daten in den Registerstufen SR1 und SR3 während einer gegebenen Taktperiode jeweils beide zu den I-Bestandteilen oder zu den Q-Bestandteilen. Die Betrachtung der Fig. 4h und 4j offenbart, daß während der ±I-Taktperioden die Daten in den Stufen SR1 und SR3 zu den I-Bestandteilen gehören und daß während der ±Q-Taktperioden die Daten zu den Q- Bestandteilen gehören. Ferner erkennt man aus der Fig. 4k, daß die Daten entlang der Ausgangsschiene Z während der ±I-Taktperioden den Mittelwert zweier benachbarter realer Abfragewerte des I-Bestandteils darstellen und während der ±Q-Taktperioden den Mittelwert zweier benachbarter realer Abfragewerte des Q-Bestandteils bilden. Die Daten entlang der Ausgangsschiene Z sind also, im Multiplex abwechselnd, interpolierte Werte der I- und Q-Bestandteile, wobei die Interpolationsfunktion die Funktion zur Bildung des Mittelwerts a_g oder b_g zweier benachbarter tatsächlicher Abfragewerte des I-Bestandteils bzw. des Q-Bestandteils ist.

Die Ausgangsschiene Z ist mit den A-Eingängen zweier Multiplexer 75 und 76 gekoppelt. Der Ausgang der Schieberegisterstufe R2 ist mit den B-Ausgängen der Multiplexer 75 und 76 verbunden. Jeder der beiden Multiplexer 75 und 76 arbeitet so, daß bei hohem Zustand (Binärwert "1") des Wählanschlusses des Multiplexers die am Eingang A zugeführten Daten am Ausgang ST wiedergegeben werden und daß im niedrigen Zustand (Binärwert "0") des Wählanschlusses die am B-Eingang zugeführten Daten am Ausgang ST wiedergegeben werden. Der Wählanschluß des Multiplexers 75 wird von den ±I-Taktimpulsen gesteuert, die über ein ODER-Glied 71 angelegt werden. Der Wählanschluß des Multiplexers 76 wird durch die ±Q-Taktimpulse gesteuert, die über ein ODER- Glied 72 angelegt werden. Der Ausgang ST des Multiplexers 75 ist mit einer Pufferspeichereinrichtung (Halteschaltung) 77 und der Ausgang ST des Multiplexers 76 mit einer Pufferspeicheranordnung 78 gekoppelt. Die in Fig. 1 dargestellte Datenschiene 98g für die I-Bestandteile ist mit dem Ausgang des Pufferspeichers 77 verbunden, und die in Fig. 1 gezeigte Datenschiene 99g für die Q-Bestandteile ist mit dem Ausgang des Pufferspeichers 78 gekoppelt.

Die Multiplexer 75 und 76 bewirken eine Trennung (Demultiplexierung) der im Multiplex vermischten tatsächlichen Werte der I- und Q-Bestandteile, die über die Datenschiene W kommen, und eine Trennung der im Multiplex vermischten interpolierten Werte der I- und Q-Bestandteile, die entlang der Datenschiene Z laufen. Die Datenströme werden in zwei parallele Datenströme umverteilt, deren einer die realen und interpolierten Werte nur des I-Bestandteils enthält und auf der Datenschiene 98g erscheint und deren anderer die realen und interpolierten Werte nur des Q-Bestandteils enthält und auf der Datenschiene 99g erscheint.

Während der ±I-Taktintervalle, d. h. wenn die in den Fig. 4b und 4d gezeigten Taktsignale hoch sind (und die in 4c und 4e gezeigten ±Q-Taktsignale niedrig sind), werden die am A-Eingang des Multiplexers 75 zugeführten Daten auf die Schiene 83 und die am B-Eingang des Multiplexers 76 zugeführten Daten auf die Schiene 84 gegeben. Wie in den Fig. 4l und 4m veranschaulicht, wird während der ±I-Taktintervalle jeweils ein interpolierter Wert a_g des I-Bestandteils auf die Datenschiene 83 und ein realer Wert b_gQ des Q-Bestandteils auf die Schiene 84 gegeben. Während der ±Q-Taktintervalle, d. h. wenn die ±Q-Taktsignale hoch sind (und die ±I-Taktsignale niedrig sind), werden die auf den A-Eingang des Multiplexers 76 gegebenen Daten zur Wiedergabe auf der Datenschiene 84 und die am B-Eingang des Multiplexers 75 zugeführten Daten zur Wiedergabe auf der Datenschiene 83 ausgewählt. Wie in den Fig. 4l und 4m zu erkennen ist, werden während der ±Q-Taktintervalle die interpolierten Werte b_g des Q- Bestandteils auf die Datenschiene 84 und die realen Werte a_gI des I-Bestandteils auf die Datenschiene 83 gegeben.

Durch die taktgesteuerten Multiplexer 75 und 76 wird auf der Datenschiene 98g ein mit 4f_sc auftretender Datenstrom entwickelt, der die realen und interpolierten Werte des I-Bestandteils vermischt enthält. In ähnlicher Weise wird auf der Datenschiene 99g ein mit 4f_sc auftretender Datenstrom entwickelt, der die realen und interpolierten Werte des Q-Bestandteils vermischt enthält. Diese beiden Datenströme werden in der Addierschaltung 36G (Fig. 1) summiert, um mit der Folgefrequenz 4f_sc die digitalen (G-Y)-Abfragewerte zu erzeugen. Diese Abfragewerte werden dann in der Addierschaltung 37g mit den ebenfalls mit 4f_sc auftretenden digitalen Y-Abfragewerten (Leuchtdichte) summiert, um auf der Datenschiene G digitale Abfragewerte des Grün- Primärfarbsignals zu entwickeln. Entsprechende Vorgänge finden im Rotkanal und im Blaukanal der Farbmatrizierschaltung statt.

In Fig. 5 ist eine andere Ausführungsform eines Ausschnitts des Systems nach Fig. 1 dargestellt, der einen Teil des Grünkanals der Farbmatrizierschaltung in derartiger Ausbildung enthält, daß relativ kleine Festwertspeicher verwendet werden können und dabei trotzdem eine gute Genauigkeit der Ausgangsdaten erzielt wird. Der Rotkanal und der Blaukanal der Farbmatrizierschaltung im System nach Fig. 1 können in ähnlicher Weise modifiziert werden, wie es für den Grünkanal in Fig. 5 gezeigt ist, um die gleichen Vorteile auch für diese Kanäle zu erzielen. Elemente und Größen, die in den Fig. 1 und 5 in gleicher Weise bezeichnet sind, erfüllen gleichartige Funktionen bzw. stellen gleiche Größen dar.

Gemäß der Fig. 5 besteht die Datenschiene 90 nach Fig. 1, welche die I- und Q-Abfragewerte führt, aus acht Datenleitungen, auf denen die erwähnten Abfragewerte das Datenwort D=(D0, . . . D7) bilden. Ein solches 8-Bit-Wort D bedeutet eine Quantisierung der I- und Q-Abfragewerte in 2⁸ oder 256 Pegeln. Wie oben bereits erwähnt, können die Datenwörter D für die I- und Q-Abfragewerte in Zweierkomplement- Schreibweise mit Versetzung dargestellt werden, wobei das oberste (höchstwertige) Bit D7 das Vorzeichenbit darstellt. Bei Verwendung einer solchen Schreibweise reichen die mit dem Datenwort D darstellbaren Dezimalwerte von +127, dargestellt durch das binärcodierte Wort (01111111), bis -127, dargestellt durch das binärcodierte Wort (10000000), wobei der Nullwert durch das binärcodierte Wort (00000000) dargestellt wird.

Der erste in Fig. 5 dargestellte Verarbeitungsschritt besteht darin, die Logarithmen der durch die Datenwörter D ausgedrückten I- und Q-Abfragewerte zu erhalten. Da die logarithmische Funktion eine vorzeichenlose Funktion ist, brauchen nur die Werte eines Datenwortes D zwischen +1 und +127 bei der Logarithmierung verarbeitet zu werden, vorausgesetzt, das Vorzeichen des Datenwortes, also das Bit D7, wird getrennt behandelt. Das heißt, Datenwörter D mit dem gleichen Absolutwert adressieren, auch wenn sie unterschiedliche Vorzeichen haben, jeweils denselben Speicherplatz im Logarithmentafel-Festwertspeicher 28 der Fig. 5.

Um zu bewirken, daß sowohl positive als auch negative Werte von Daten, die in Zweierkomplement-Schreibweise codiert sind, derselben Speicherplatte im Festwertspeicher 28 adressieren, wird das Vorzeichenbit D7 des Datenwortes D mit jedem der niedrigerwertigen Bits D0-D6 logisch gemäß einer Exklusiv-ODER-Funktion verknüpft, die durch XOR-Glieder 120- 126 realisiert wird. Die sieben Ausgangs-Datenleitungen der XOR-Glieder 120-126 sind mit dem A-Eingang eines Addierers 128 verbunden. An den B-Eingang dieses Addierers sind sieben Datenleitungen angeschlossen, deren jede den Binärwert "0" führt. Die Datenleitung des Vorzeichenbits D7 ist mit dem Übertrag-Eingang CI des Addierers 128 verbunden.

Falls das Datenwort D für einen I- oder einen Q-Abfragewert positiv ist, wobei das Vorzeichenbit D7 den Binärwert "0" hat, ist die Wirkung der XOR-Glieder 120-126 auf die Datenbits D0-D6 so, daß die Binärzustände der Bits an den Ausgängen der XOR-Glieder unverändert gegenüber den Binärzuständen der Bits D0-D6 bleiben. Infolge des Binärwertes "0" am Übertrag-Eingang des Addierers 128 gibt der Ausgang Σ des Addierers die Datenbits D0-D6 in unverändertem Zustand wieder.

Ist das Datenwort D für einen I- oder einen Q-Abfragewert negativ, dann führen die XOR-Glieder 120-126 und der Addierer 128 die Zweierkomplementierung (arithmetische Negierung) des Datenwortes durch und liefern den positiven Wert, der zur Adressierung des Logarithmus-Festwertspeichers 28 erforderlich ist. Bei einem negativen Datenwort hat das Bit D7 den Binärwert "1", und der Betrieb der XOR- Glieder 120-126 hat auf die niedrigerwertigen Bits D0-D6 des Datenwortes die Wirkung, daß eine Einerkomplementierung dieser Bits erfolgt. Da der Zustand des Übertrag-Eingangs CI des Addierers 128 nunmehr dem Binärwert "1" entspricht, wird das Einerkomplement am Eingang A des Addierers um 1 erhöht, um die erforderliche Zweierkomplementierung der Datenbits D0-D6 am Summenausgang Σ zu erhalten.

Aus der vorstehenden Beschreibung wird deutlich, daß sowohl positive als auch negative Werte des Datenwortes D denselben Platz im Logarithmus-Festwertspeicher 28 adressieren, wenn der Absolutwert des Datenwortes der gleiche ist. Somit sind nur sieben Bits der auf der Datenschiene 190 geführten Daten erforderlich, um den gesamten Bereich von 256 Quantisierungspegeln abzudecken. Durch Realisierung der Zweierkomplementierung der negativen Werte vor deren Anlegen an den Adresseneingang des Logarithmus-Festwertspeichers 28 kann also die Größe dieses Speichers von einem 8×256-Bit-Speicher auf einen 8×128-Bit-Speicher reduziert werden (für den Fall, daß ein 8-Bit-Datenwort vom Logarithmus-Festwertspeicher 28 entlang der Datenschiene 192 ausgegeben wird).

Die Ausgangsdaten des Logarithmus-Festwertspeichers 28, welche die Werte log I und log Q darstellen, werden in der richtigen Reihenfolge mit den logarithmierten Koeffizienten log a_g und log b_g im Addierer 31g summiert, wie es weiter oben beschrieben wurde, um am Summenausgang Σ die Logarithmen der Produkte a_gI und b_gQ zu erhalten. Der Summenausgang Σ ist über die Datenschiene 95g mit einem Adresseneingang des Numerus-Festwertspeichers 32g verbunden.

Die Ausgangsdaten des Numerus-Festwertspeichers 32g auf der Datenschiene 96g stellen in Zweierkomplement-Schreibweise die unteren Bits der Absolutwerte der Produkte a_gI und b_gQ dar, also die Absolutwerte der I- und Q-Bestandteile. Um die Vorzeicheninformation für die Produktdaten wiederzugewinnen, ist der Ausgang des XOR-Gliedes 30g, welches das Vorzeichenbit der Produktdaten darstellt, mit jeweils einem Eingang mehrerer XOR-Glieder 110-116 gekoppelt. Die unteren Bits der Produktdaten, die über die sieben Datenleitungen der Datenschiene 96g übertragen werden, werden gesondert auf den anderen Eingang eines jeweils zugeordneten Exemplars der letztgenannten XOR-Glieder gegeben. Die sieben Ausgangsleitungen der XOR-Glieder 110-116 führen zum A-Eingang eines Addierers 129, dessen B-Eingang mit sieben Datenleitungen verbunden ist, die jeweils den Binärwert "0" führen. Das über die Datenleitung 83g kommende Vorzeichenbit der Produktdaten wird auf den Übertrag-Eingang CI des Addierers 129 gegeben.

Wenn das Produkt positiv ist, dann hat das Vorzeichenbit des Produktes den Binärwert "0", und die Daten bleiben unverändert, wenn sie durch die XOR-Glieder 110-116 und den Addierer 129 laufen, so daß am Summenausgang Σ des Addierers 129 die sieben unteren Bits geliefert werden. Um das aus 8 Bits in Zweierkomplementform bestehende Produktwort in der Halteschaltung 333g zu rekonstruieren, werden die sieben unteren Bits des Wortes über die Datenschiene 196g auf die Halteschaltung gegeben, und das oberste Bit, also das Vorzeichenbit, wird über die Datenleitung 83g auf die Halteschaltung gekoppelt.

Ist das Produkt negativ, dann hat das Vorzeichenbit des Produktes den Binärwert "1". In diesem Fall bewirkt der Betrieb der XOR-Glieder 110-116 und des Addierers 129 die Zweierkomplementierung der unteren Bits des Produktwortes, so daß das Datenwort in der Halteschaltung 33g auf den mit richtigem Vorzeichen versehenen Wert gebracht wird. Eine solche Anordnung erlaubt es, mit einem Numerus-Festwertspeicher 32g geringerer Größe auszukommen.

Die Basis der Logarithmen, wie sie bei der Berechnung der im Logarithmus-Festwertspeicher 28 gespeicherten Daten verwendet wird, ist so gewählt, daß die ganzzahligen Argumente, welche die I- oder Q-Werte und die Werte der Koeffizienten a_i oder b_i darstellen, dem gewählten Dynamikbereich möglichst nahe am Optimum angepaßt sind. Dies führt zu einer Verkleinerung von Rechenfehlern beim Erhalt der Produktwerte, wenn ein Numerus-Festwertspeicher (wie z. B. der in Fig. 5 gezeigte Festwertspeicher 32g für den Grünkanal) angeregt wird.

Die Methode der Auswahl der Logarithmenbasis ist in der US-PS 45 55 768 beschrieben. Für den in Fig. 5 gezeigten Grünkanal der Matrizierschaltung beispielsweise wird auf der Datenschiene 190 für einen I- oder einen Q-Abfragewert ein 7- Bit-Datenwort übertragen, das einen Bereich von 2⁷ oder 128 verschiedenen Pegeln umfaßt. Der Logarithmus-Festwertspeicher 28 liefert auf der Datenschiene 192 ein 8-Bit- Binärwort, welches in binärer Schaltweise den Logarithmus zur Basis b des ganzzahligen dezimalen Arguments darstellt, welches dem 7-Bit-Wort für einen I- oder Q-Abfragewert entspricht. In ähnlicher Weise sind die Koeffizienten a_g und b_g durch einen Bereich von 2⁷ oder 128 Pegeln dargestellt. Beim NTSC-System hat der Koeffizient a_g den Betrag 0,27 und der Koeffizient b_g den Betrag 0,65. Es sei jedoch willkürlich angenommen, daß der Betrag jedes dieser Koeffizienten zwischen einem Dezimalwert nahe 0 und einem Wert nahe 1 verstellt werden kann. Acht Bits genügen, um die auf der Datenschiene 94g entwickelten logarithmischen Koeffizienten genau darzustellen.

Der Logarithmus zur Basis b des Produktes wird am Ausgang des Addierers 31g entwickelt und ist ein 9-Bit-Wert, wenn man das Überlaufbit berücksichtigt, das bei Summierung zweier 8-Bit-Wörter auftreten kann. Das entlang der Datenschiene 95g übertragene 9-Bit-Wort adressiert den Numerus- Festwertspeicher 32g, umd as 7-Bit-Produktwort zu erzeugen, das auf die Datenschiene 96g gegeben wird, bevor seine Rückumwandlung in die Zweierkomplement-Schreibweise mit Versetzung erfolgt.

Um die richtige Basis b für eine verbesserte Rechengenauigkeit zu ermitteln, sei daran erinnert, daß der Bereich von Pegeln für die I- oder die Q-Daten und für die Koeffizienten a_g oder b_g jeweils gleich 2⁷ oder 128 ist. Der Pegelbereich R für die Produkte, deren Werte in logarithmischer Form vorliegen, erstreckt sich bis zum Maximum von 127×127 =16 129, wenn die Null-Fälle bei der Verarbeitung fortgelassen werden. Der Logarithmus L des Produktes ist ein 9- Bit-Binärwort, dessen maximaler ganzzahliger Wert L_max= 2⁹-1=511 ist. Die Basis b wird nun so gewählt, daß ihr maximaler Logarithmus L_max gleich dem Logarithmus der Bereichszahl R für die Pegel ist, die das Produkt annehmen kann. Das heißt, die Basis b wird so gewählt, daß log_b (R) =L_max. Für den Fall R=16 129 und L_max=511 ist die Basis b=1,01914051.

Claims (10)

1. Schaltungsanordnung zur Farbsignal-Matrizierung in einem digitalen Fernsehempfänger, gekennzeichnet durch
eine erste Einrichtung (26) zur Erzeugung erster digitaler Farbmischungssignale (±I, ±Q), welche die Farbbildinformation als Komponenten in einem ersten Farbmischungs- Koordinatensystem darstellen;
eine zweite Einrichtung (28), welche die ersten digitalen Farbmischungssignale empfängt und sie in logarithmische Form umwandelt;
eine dritte Einrichtung (40, 41, 42) zur Erzeugung digitaler Koeffizienten in logarithmischer Form (log a₁, log b_i), die verwendet werden können, um die ersten digitalen Farbmischungssignale in zweite digitale Farbmischungssignale (R-Y, G-Y, B-Y) zu transformieren, die die Farbbildinformation als Komponenten in einem zweiten Farbmischungs-Koordinatensystem darstellen;
eine Addiereinrichtung (31r, 31g, 31b) zur Summierung der ersten digitalen Farbmischungssignale in deren logarithmischer Form mit den digitalen Koeffizienten in deren logarithmischer Form, um an einem Ausgang dieser Einrichtung digitale Signale in logarithmischer Form zu erhalten, die eine Vielzahl von Produkten darstellen, welche den die ersten Farbmischungssignale enthaltenden Bestandteilen der zweiten digitalen Farbmischungssignale entsprechen;
eine vierte Einrichtung (32r, 32g, 32b, 34r, 34g, 34b), die das ausgangssignal der Addiereinrichtung empfängt und die Vielzahl der Produkte durch eine inverse logarithmische Operation in die die ersten Farbmischungssignale enthaltenden Bestandteile umwandelt;
eine fünfte Einrichtung (36r, 36g, 36b) zum Vereinigen der die ersten Farbmischungssignale enthaltenden Bestandteile zum Erhalt der zweiten digitalen Farbmischungssignale.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die zweite Einrichtung (28) in logarithmischer Form eine Folge von In-Phase-Komponenten (I) und Quadratur-Komponenten (Q) liefert, denen digitale Koeffizienten (a_i, b_i) verschiedenen Wertes zugeordnet sind, die von der dritten Einrichtung (40, 41, 42) erhalten werden;
daß eine digitale Speichereinrichtung (35r, 35g, 35b) vorgesehen ist, um die Koeffizienten verschiedenen Wertes zu speichern;
daß mit der digitalen Speichereinrichtung und mit der Addiereinrichtung (31r, 31g, 31b) ein Multiplexer (35r, 35g, 35b) gekoppelt ist, um der Addiereinrichtung die Koeffizienten in einer Reihenfolge zuzuführen, die der Reihenfolge der In-Phase- und der Quadratur-Komponenten entspricht.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die vierte Einrichtung (32r, 32g, 32b, 34r, 34g, 34b) die Vielzahl der Produkte in eine Folge erster Farbmischungs-Bestandteile (a_iI, b_iQ) umwandelt, in welcher vermischt In-Phase-Komponenten (a_iI) und Quadratur-Komponenten (b_iQ) enthalten sind, und daß die vierte Einrichtung einen Demultiplexer (34r, 34g, 34b) aufweist, der die Folge der ersten Farbmischungs-Bestandteile empfängt, um entlang einer ersten Datenschiene (98r, 98g, 98b) eine Folge nur der In-Phase-Komponenten der ersten Farbmischungs-Bestandteile und auf einer zweiten Datenschiene (99r, 99g, 99b) eine Folge nur der Quadratur- Komponenten zu liefern.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die In-Phase-Komponenten (a_iI) und die Quadratur- Komponenten (b_iQ) der ersten Farbmischungs-Bestandteile der zweiten digitalen Farbmischungssignale (R-Y, G-Y, B-Y) jeweils mit einer ersten Datenfolgefrequenz (2f_sc) erzeugt werden und daß eine Einrichtung (SR1, SR2, SR3, 73, 74) vorgesehen ist, die interpolierte Werte der In-Phase-Komponenten und der Quadratur-Komponenten erzeugt, um die Datenfolgefrequenz sowohl der In-Phase- Komponenten als auch der Quadratur-Komponenten auf einen zweiten, höheren Wert (4f_sc) zu bringen.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten digitalen Farbmischungssignale die Farbdifferenz-Komponenten in einem (R-Y)/(B-Y)-Koordinatensystem sind.

6. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine Einrichtung (22, 25, 27) zur Erzeugung digitaler Leuchtdichtesignale (Y) und eine Einrichtung (37r, 37g, 37b) zum Vereinigen der zweiten digitalen Farbmischungssignale (R-Y, G-Y, B-Y) mit den digitalen Leuchtdichtesignalen für die Gewinnung digitaler Primärfarbsignale (R, G, B).

7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Leuchtdichtesignale (Y) mit der erwähnten zweiten Datenfolgefrequenz (4f_sc) erzeugt werden.

8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Einrichtung (28) ein Speicher mit Speicherplätzen ist, an denen Logarithmuswerte einer Vielzahl von Numeruswerten gespeichert sind, welche von den ersten Farbmischungssignalen (I, Q) angenommen werden können, und daß jeder gegebene Abfragewert der ersten Farbmischungssignale einen Speicherplatz des Speichers adressiert, in welchem der diesem Wert zugeordnete Logarithmuswert gespeichert ist, um an einem Speicherausgang ein digitales Signal zu erzeugen, das dem Abfragewert in logarithmischer Form entspricht.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die vierte Einrichtung (32r, 32g, 32b, 34r, 34g, 34b) einen zweiten Speicher mit Speicherplätzen aufweist, an denen die Numerusgrößen einer Vielzahl von Werten gespeichert sind, welche die ersten Farbmischungs-Bestandteile (a_iI, b_iQ) der zweiten digitalen Farbmischungssignale (R-Y, G-Y, B-Y) annehmen können.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die ersten digitalen Farbmischungssignale (I, Q) der Addiereinrichtung (31r, 31g, 31b) als Folge von Komponenten zugeführt werden, die in Phasenbeziehung zur ersten und zur zweiten Farbachse (I- und Q-Achse) des ersten Farbmischungs-Koordinatensysteme stehen, und daß ein digitaler Speicher (35r, 35g, 35b) vorgesehen ist zur Speicherung digitaler Koeffizienten (a_i, b_i), die den Komponenten des ersten Farbmischungs-Koordinatensystems zugeordnet sind, und ein Multiplexer (35r, 35g, 35b), der mit dem digitalen Speicher gekoppelt ist, um dem Addierer je nach der Phasenbeziehung der Komponente des ersten Farbmischungs- Koordinatensystems, die dem Addierer gerade angelegt wird, jeweils einen anderen digitalen Koeffizienten auszuführen, und daß der zweite Speicher (32r, 32g, 32b) durch eine Folge erster Farbmischungs-Bestandteile adressiert wird, die von Komponenten abgeleitet sind, welche in Phasenbeziehung zur ersten und zur zweiten Farbachse stehen.