DE3304591C2 - Digitale Addierschaltung und Verwendung - Google Patents

Description

Die Erfindung bezieht sich generell auf eine digitale Addierschaltung und ihre Verwendung.

Bei den existierenden digitalen Addiererschaltungen, in denen zumindest zwei eingangsseitige Digitalsignale zusammenaddiert werden, wird ein sogenanntes Volladdierersystem vom schnellen Übertragstyp verwendet. Dieser Addierersystemtyp ist geeignet für die Verarbeitung des digitalen Signals mit der geringen Anzahl von Bits und der hochfrequenten Taktrate, da dieser Addierersystemtyp eine sehr hohe Verarbeitungsgeschwindigkeit hat. Der betreffende Addierersystemtyp kann jedoch nicht bei einer Schaltungsanordnung zur Verarbeitungsabwicklung eines digitalen Signals mit einer großen Anzahl von Bits, beispielsweise eines 8 Bits umfassenden Digitalsignals, angewandt werden, da nämlich die Anzahl der Schaltungselemente mit zunehmender Anzahl an Bits exponentiell zunimmt. Ein weiterer Addierersystemtyp ist ein Volladdierersystem vom sogenannten Schnellübertragstyp, bei dem eine Vielzahl von Volladdierern, deren jeder die relativ wenigen Bits zu verarbeiten imstande ist, zeitlich sequentiell in Betrieb gesetzt wird. Deshalb muß bei diesem Addierersystemtyp jeder Volladdierer mit einer relativ hohen Geschwindigkeit betrieben werden, wenn die Taktfrequenz hoch ist. Somit muß das Schaltungselement oder die Grundlogik, die den jeweiligen Volladdierer bildet, ein Hochgeschwindigkeits-Verknüpfungselement sein, wie eine Transistor-Transistor-Logik (TTL-Logik) oder eine ECL-Logik (emittergekoppelte Logik), d. h. durch Verknüpfungsschaltungen, die nicht geeignet sind für die Steigerung der Integrationsdichte und für die Absenkung des Leistungsverbrauchs. Das Verknüpfungselement, wie ein CMOS-Halbleiterelement, bei dem es sich um ein mit relativ niedriger Geschwindigkeit arbeitendes Verknüpfungselement handelt, das jedoch geeignet ist für die Steigerung der Integrationsdichte und für die Senkung des Leistungsverbrauchs, kann jedoch nicht angewandt werden.

Vor kurzem ist vorgeschlagen worden, die Signalverarbeitungsschaltung für einen Farbsignalcodierer in digitaler Weise aufzubauen. Bei einem solchen digitalen Codierer muß die Abtastfrequenz, d. h. die Taktfrequenz, ziemlich hoch gewählt werden, wie mit 3 fsc oder 4 fsc, wobei fsc die Frequenz des Farbhilfsträgers darstellt, um die Auflösung des Videosignals zu steigern und um sonstige Verzerrungen herabzusetzen, und die Anzahl der Bits muß groß genug gewählt werden, um eine ausreichende Gradation des Bildes zu erzielen. Der große Teil des digitalen Farbcodierers besteht jedoch aus digitalen Addiererschaltungen, wie beispielsweise einer Matrixschaltung, eine Y/C-Mischschaltung, etc. Deshalb ist es bei dem digitalen Farbcodierer sehr schwierig, den oben erwähnten Addierersystemtyp zu verwenden.

Ein Serienaddierer ist z. B. aus der Zeitschrift "Elektronik", 1968, Heft 8, Seiten 243- 246, bekannt. Die Eingangsdatenworte werden bitweise an ein einstelliges Volladdierwerk übertragen, wobei ein sich aus der Addition ggfls. ergebender Übertrag in einer Verzögerungseinheit zwischengespeichert wird und im nachfolgenden Addierschritt des nächsthöherwertigen Bits dem einstelligen Volladdierwerk erneut zugeführt wird. Die bitweise Addition beginnt mit dem niederwertigsten Bit und setzt sich in aufsteigende Richtung bis zum höchstwertigen Bit fort. Die Zufuhr der Einzelbits der Eingangsdaten und die Verbindung mit dem Ausgangsregister erfolgt durch Umschalte- bzw. Multiplexvorrichtungen. Die Multiplexvorrichtungen am Eingang und Ausgang der Addiervorrichtung sind schaltungstechnisch jedoch relativ aufwendig und bei der Realisierung innerhalb einer integrierten Schaltung mit einem größeren Platzbedarf verbunden.

Ein weiterer Serienaddierer ist aus der DE-AS 21 39 753 bekannt. Ein evtl. auftretendes Übertragungsbit wird in einem Schieberegister zwischengespeichert und zusammen mit Korrekturziffern, die dem verwendeten Binärcode entsprechen, dem Addierwerk in der nachfolgenden Additionsstufe erneut zugeführt. Eine parallele Verarbeitung der einzelnen Bits der Eingangsdaten erfolgt jedoch nicht. Vor allem erfolgt in den eingangsseitigen Schieberegistern nicht eine an die Laufzeit der einzelnen Addierstufen angepaßte gezielte Verzögerung der einzelnen Bits der Eingangsdaten.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Addierschaltung und ihre Verwendung zum bitparallelen Addieren eingangsseitiger Digitalsignale zu schaffen, bei der ein Signal mit hoher Taktfolge auch mit einer Addiereinrichtung berechnet werden kann, die nicht mit hoher Geschwindigkeit arbeitet.

Gelöst wird die Aufgabe durch die Merkmale des Anspruchs 1.

Vorteilhafte Weiterbildungen sind in den Ansprüchen 1 bis 4 angegeben.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 A und 1B zeigen schematische Blockdiagramme, die zur Erläuterung einer Verzögerungsschaltung und einer Reverse-Verzögerungsschaltung herangezogen werden, welche bei der Erfindung benutzt sind.

Fig. 2 zeigt in einem schematischen Blockdiagramm eine grundsätzliche digitale Addiererschaltung, die eine Verzögerungsschaltung sowie eine Reverse- Verzögerungsschaltung gemäß einem Ausführungsbeispiel der Erfindung aufweist.

Fig. 3 veranschaulicht in einem Blockdiagramm eine Anwendung der Erfindung.

Fig. 4A bis 4C zeigen Zeitdiagramme, die für die Erläuterung der in Fig. 3 dargestellten Anwendung brauchbar sind.

Fig. 5 zeigt in einem Blockdiagramam eine Realisierung eines in Fig. 3 gezeigten Schaltungsteiles.

Fig. 6 zeigt in einem Blockdiagramm eine weitere Anwendung der vorliegenden Erfindung.

Fig. 7 zeigt eine Vektordarstellung von drei Farbdifferenzsignalen.

Fig. 8A bis 8C zeigen Zeitdiagramme für die Erläuterung des betreffenden Vektordiagramms.

Fig. 9A und 9B zeigen Blockdiagramme, die für die Erläuterung einer Realisierung der bei der Erfindung benutzten Verzögerungsschaltungen brauchbar sind.

Nunmehr wird die Erfindung unter Bezugnahme auf die Zeichnungen im einzelnen beschrieben. Bevor eine Addierschaltung gemäß der Erfindung beschrieben wird, werden zunächst die Verzögerungsschaltungen beschrieben, die bei der Erfindung verwendet werden. Bei der vorliegenden Erfindung ist die Verzögerungsschaltung imstande, Bits eines Wortes in einer solchen Art und Weise zu verzögern, daß den höheren bzw. höherwertigen Bits des betreffenden Worts ein größerer Verzögerungswert gegeben wird. Nunmehr sei ein Wortformat mit acht Bits und die Addition eines Bits betrachtet, die während einer Taktperiode oder während eines Taktintervalls ausgeführt wird. Die in Fig. 1A und 1B dargestellten Verzögerungsschaltungen werden für einen solchen Zweck in Kombination benutzt.

Das niederwertigste Bit (LSB) sei mit A₀ gegeben, und die oberen Bits von dem niederwertigsten Bit aus seien mit B₀, C₀, D₀, E₀, F₀, G₀ und H₀ gegeben (was als höchstwertiges Bit (MSB)) verwendet wird. Ein Taktintervall sei mit d gegeben. Sodann werden diesen Bits Verzögerungen erteilt, die in der Verzögerungslänge von H₀ zu den unteren Bits sequentiell abnehmen, wie mit 7d, 6d, 5d, 4d, 3d, 2d, d und 0. Diese Bits werden dann ausgangsseitig abgegeben. Die an den Ausgangsseiten auftretenden Bits sind dargestellt bzw. angegeben als A₀, B₁, C₂, D₃, E₄, F₅, G₆ bzw. H₇. Demgegenüber zeigt Fig. 1b eine weitere Verzögerungsschaltung, die sich von der zuvor erwähnten und in Fig. 1A gezeigten Verzögerungsschaltung unterscheidet, und zwar insoweit, als den unteren Bits eine sequentiell größer werdende Verzögerung erteilt wird, wodurch die den entsprechenden Bits erteilten Verzögerungen, wie sie zuvor beschrieben worden sind, aufgehoben werden. Wenn dieser Verzögerungsschaltung eingangsseitig acht Bits A₀, B₁, C₂, . . . H₇ zugeführt werden, dann erzeugt diese Verzögerungsschaltung ausgangsseitig acht Bits A₇ bis H₇, die das ursprüngliche eine Wort darstellen. Für die Verzögerungsschaltung, durch die jedes Bit um einen bestimmten Verzögerungsbetrag verzögert wird, kann ein Schieberegister oder ein Schreib-Lese-Speicher RAM mit wahlfreiem Zugriff verwendet werden.

Fig. 2 zeigt ein erfindungsgemäßes Ausführungsbeispiel der grundsätzlichen Schaltungsanordnung einer Addiererschaltung, welche die zuvor erwähnten Verzögerungsschaltungen verwendet, in denen der Klarheit halber ein Wort aus vier Bits gebildet ist. Gemäß Fig. 2 sind Verzögerungsschaltungen 1 und 2 vorgesehen, die jeweils derart betreibbar sind, daß dem höherwertigen Bit eine größere Verzögerung gegeben wird, und zwar ähnlich den in Fig. 1A gezeigten Verhältnissen. Mit 3 ist eine Verzögerungsschaltung bezeichnet, die dazu gegensätzlich arbeitet, und zwar so, daß den unteren bzw. niederwertigen Bits eine größere Verzögerung gegeben wird, und zwar ähnlich den in Fig. 1B gezeigten Verhältnissen. Die Daten A₀ bis D₀ und A₀′ bis D₀′, die jeweils aus vier Bits bestehen, werden diesen Verzögerungsschaltungen 1 bzw. 2 zugeführt, in denen sie um 3d, 2d, d und 0 verzögert und sodann von den Ausgangsseiten der betreffenden Verzögerungsschaltungen abgegeben werden. Die eingangsseitigen Daten liegen jeweils vor in Form von aufeinanderfolgenden Worten, deren jedes aus parallelen vier Bits besteht. Es sei darauf hingewiesen, daß die niederwertigsten Bits A₀′ und A₀′ des jeweiligen Wortes die ersten ausgangsseitig auftretenden Bits sind, die einem Halbaddierer 4 zugeführt werden. Das Ausgangssignal und das Übertragsignal dieses Halbaddierers 4 werden an Zwischenspeicher- bzw. Latch-Schaltungen 5 und 6 abgegeben und in diesen zwischengespeichert. Die Latch-Schaltungen 5 und 6 sowie nachfolgende Latch-Schaltungen vermögen mit einem Takt zu arbeiten, der mit einer Frequenz auftritt, die gleich der Datenübertragungsrate ist. Das Ausgangssignal der Latch-Schaltng 5 wird der Verzögerungsschaltung 3 zugeführt, die so arbeitet, daß dem unteren bzw. niederwertigen Bit die größere Verzögerung erteilt wird, und zwar ähnlich den in Fig. 1B gezeigten Verhältnissen. Die Verzögerungsschaltungen 1, 2 und 3 sind imstande, bei einem Steuertakt zu arbeiten, der mit einer Frequenz auftritt, die gleich der Datenübertragungsrate ist.

Die Ausgangssignale B₁ und B₁′ der Verzögerungsschaltungen 1 und 2 sowie das Übertragssignal CA der Latch-Schaltung 6 werden einem Volladdierer 7 zugeführt. Das Ausgangssignal und das Übertragssignal des Volladdierers 7 werden an Latch-Schaltungen 8 und 9 abgegeben. Anschließend wird das Ausgangssignal der Latch-Schaltung 8 an die Verzögerungsschaltung 3 abgegeben, und das Übertragssignal CB der Latch-Schaltung 9 wird einem Volladdierer 10 zugeführt. Mit derselben zeitlichen Steuerung, wie sie gerade vorstehend erwähnt worden ist, werden dem Volladdierer 10 die Bits C₂ und C₂′ von den Verzögerungsschaltungen 1 bzw. 2 her zugeführt, und das Ausgangssignal sowie das Übertragssignal des betreffenden Volladdierers werden an Latch-Schaltungen 11 bzw. 12 abgegeben. Das Ausgangssignal der Latch-Schaltung 11 wird an die Verzögerungsschaltung 3 abgegeben, und das Übertragssignal C_C der Latch-Schaltung 12 wird einem Volladdierer 13 zugeführt. Da diesem Volladdierer 13 die Bits D₃ und D₃′ von den Verzögerungsschaltungen 1 bzw. 2 mit derselben zeitlichen Steuerung zugeführt werden, wie dem betreffenden Volladdierer das Übertragssignal C_C zugeführt wird, gibt er sein Ausgangssignal über eine Latch-Schaltung 14 an die Verzögerungsschaltung 3 ab. Aus den Additionen der Bits A₀ bis D₀ und A₀′ bis D₀′ ergeben sich vier Bits A₃ bis D₃, die als Ausgangssignale der Verzögerungsschaltung 3 gebildet werden. Auf diese Art und Weise genügt es, daß der Halbaddierer 4 und die Volladdierer 7, 10 und 13 jeweils ihre Addition in einem Taktintervall der Datenrate ausführen. Sogar in dem Fall, daß die Eingangsdatenrate 4 fsc beträgt, wobei fsc die Frequenz eines Farbhilfsträgers ist, die so hoch ist wie jene eines Farbart- bzw. Chrominanzsignals, können die zuvor erwähnten Addierer somit durch integrierte MOS-Schaltungen realisiert werden.

Nunmehr wird ein Ausführungsbeispiel einer digitalen Signalverarbeitungsschaltung unter Verwendung der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen und insbesondere unter Bezugnahme auf Fig. 3 beschrieben. Gemäß Fig. 3 sind mit 15, 16 und 17 Eingangsanschlüsse bezeichnet, denen ein R-(Rot)-Signal, ein G-(Grün)-Signal bzw. ein B-(Blau)-Signal mit einer Datenrate von 4 fsc zugeführt wird. Jedes Wort ist aus acht Bits gebildet. Die betreffenden Bits werden über Verzögerungsschaltungen 18, 19 bzw. 20 an Matrixschaltungen 23, 24 und 25 abgegeben. In diesem Falle wird das R-Signal, das G-Signal und das B-Signal jeweils von einem Bildaufnahmeelement oder einem Bildsensor, wie einer ladungsgekoppelten Einrichtung (einer sogenannten CCD-Einrichtung) usw. erzeugt und erfährt eine Gamma-Korrektur. Aufgrund der nichtlinearen Kennlinie kann die Gamma-Korrekturschaltung nicht zwischen irgendeine der Verzögerungsschaltungen 18, 19 und 20 und einer Verzögerungsschaltung 21 angeschlossen sein, welche im Hinblick auf die Verzögerungsschaltungen 18, 19 und 20 in entgegengesetzter Weise arbeitet. An einem Ausgangsanschluß 22 der Verzögerungsschaltung 21 bildet sich ein digitales Farbvideosignalgemisch aus.

Die Matrixschaltungen 23, 24 und 25 erzeugen ein Y-(Luminanz)- Signal bzw. zwei Farbdifferenzsignale (I-Signal und Q-Signal). Im allgemeinen führen die Matrixschaltungen 23, 24 und 25 auf der Grundlage des i. Wortes folgende Berechnungen bzw. Rechenvorgänge aus:

Y_i = 0,30 R_i + 0,11 B_i + 0,59 G_i
I_i = 0,60 R_i + 0,32 B_i - 0,28 G_i
Q_i = 0,21 R_i + 0,31 B_i - 0,52 G_i.

Diese Rechnungen werden üblicherweise unter Verwendung eines Festwertspeichers (ROM) ausgeführt, mit dessen Hilfe effektiv von einer Nachschlagtabelle Gebrauch gemacht wird. Da die obigen Gleichungen approximiert werden bzw. sind, ist durch den Additionsprozeß eine Gewichtung möglich gemacht. So kann beispielsweise die obige Gleichung betreffend das Y-Signal durch folgende Gleichung approximiert werden:

Y_i = 1/64 (20 R_i + 7 B_i + 38 G_i) = 1/64 {(16 + 4) R_i + (8 - 1) B_i + (32 + 4 + 2) G_i}.

In dieser Gleichung kann die Rechnung 1/64 (16 + 4) R_i durch einen solchen Schaltungsaufbau ausgeführt werden, wie er in Fig. 5 gezeigt ist, gemäß dem eine 2^-2-Multipliziereinrichtung 34 und eine 2^-4-Multipliziereinrichtung 35 verwendet werden, wobei die Ausgangssignale dieser beiden Multipliziereinrichtungen 34 und 35 einer Addierschaltung 36 zugeführt werden. In dieser Addierschaltung 36 wird der Additionsvorgang in jedem Taktintervall für ein Bit ausgeführt, und zwar ähnlich wie bei den in Fig. 2 gezeigten Addierschaltungen. Die anderen Matrixschaltungen 24 und 25 vermögen in entsprechender Weise zu arbeiten, wobei sie solche Ausgangssignale liefern, in denen dem höheren bzw. höherwertigen Bit eines Wortes die größere Verzögerung erteilt wird.

Das Y-Signal, das I-Signal und das Q-Signal werden von den Matrixschaltungen 23, 24 bzw. 25 an eine Verzögerungsschaltung 27 bzw. an Tiefpaßfilter 28 und 29 abgegeben. Die Tiefpaßfilter 28 und 29 sind beide durch digitale Filter gebildet, die das Band des I-Signals auf 1,5 MHz und das Band des Q-Signals auf 0,5 MHz zusammendrücken. Die Verzögerungsschaltung 27 ruft eine Verzögerungszeit bzw. einen Verzögerungswert hervor, die bzw. der gleich der Verzögerung ist, welche dem I-Signal und dem Q-Signal durch die Tiefpaßfilter 28 bzw. 29 erteilt wird. Die Verzögerungsschaltung 27 wird für den Phasenausgleich benutzt. Die Tiefpaßfilter oder digitalen Filter 28 und 29 sind so ausgebildet, daß die Ausgangssignale der Verzögerungsschaltungen 19 und 20, die Eingangssignale und die Ausgangssignale der Verzögerungsschaltungen sowie die Signale einer entsprechenden Stufe mit einem bestimmten Betrag gewichtet und zusammenaddiert werden. Die betreffenden Schaltungen sind beispielsweise von einem Typ mit endlichem Impulsansprechverhalten. Der Aufbau der betreffenden Schaltungen, welche die obige Gewichtung ermöglichen, ist ähnlich dem Aufbau der oben erwähnten Matrixschaltung.

Das Y-Signal von der Verzögerungsschaltung 27 und das I- Signal sowie das Q-Signal von den Tiefpaßfiltern 28 bzw. 29 werden einer Modulations- und Y/C-Mischschaltung 30 zugeführt, in der das I-Signal und das Q-Signal digital moduliert werden und in der sodann die modulierten Farbdifferenzsignale zu dem Y-Signal gemacht werden. Bei der digitalen Modulation wird eines der Signale I und Q mit der Datenrate von 4 fsc abwechselnd ausgewählt, und die Polaritäten der betreffenden Signale werden mit einer Rate von 1/2 fsc gewechselt. Mit anderen Worten ausgedrückt heißt dies, daß das I-Signal und das Q-Signal derart umgesetzt werden, daß vier Worte I, Q, -I und -Q nacheinander in jedem Zyklus von 1/fsc erhalten werden. Da acht Bits eines Wortes zeitlich nacheinander verzögert werden, indem die betreffenden Bits durch die Verzögerungsschaltungen 18, 19 und 20 geleitet werden, wird in diesem Falle auf die digitale Modulation hin der Auswahlzeitpunkt des I-Signals und des Q-Signals bei jedem Bit verzögert, und die Phase, mit der die Polarität sich ändert, wird ebenfalls verzögert. In Fig. 4A bis 4C sind die Farbdifferenzsignale veranschaulicht, nämlich das I-Signal und das Q-Signal, deren jedes in der digitalen Art und Weise moduliert ist. Fig. 4A zeigt Bits, die höherwertig sind als die niederwertigsten Bits. Fig. 4C zeigt die Bits, die eine noch höhere Wertigkeit haben als die vorangehenden höherwertigen Bits gemäß Fig. 4B. Obwohl nicht dargestellt, wird bei fünf Bits, die eine höhere Wertigkeit haben als die zuvor erwähnten Bits, deren jeweiliger Phase, mit der die Polarität des Bits geändert wird, eine um ein Bit für das höherwertige Bit größere Verzögerung gegeben. Dabei bilden acht Bits, die jeweils um ein Wort verzögert sind und die in Fig. 4A bis 4C durch gerade Linien veranschaulicht sind, ein Wort des I-Signals und des Q-Signals. Der für die Addition des Y-Signals mit den digital-modulierten Farbdifferenzsignalen dienende Y/C-Mischer in der Modulations- und Y/C-Mischschaltung 30 ist in derselben Weise aufgebaut wie die in Fig. 2 gezeigten erfindungsgemäßen Addiererschaltungen. Das Ausgangssignal der Modulations- und Y/C-Mischschaltung 30 wird an die gegenwirkende Verzögerungsschaltung 21 abgegeben. Somit treten an dem vom Ausgang der Verzögerungsschaltung 21 wegführenden Ausgangsanschluß 22 parallele acht Bits auf, die einem Wort entsprechen.

Während bei der oben erläuterten Verwendung der erfindungsgemäßen Addierschaltung die digitale Modulation mit einer Rate von 4 fsc ausgeführt wird, wird nunmehr eine andere Verwendung der erfindungsgemäßen Addierschaltung unter Bezugnahme auf Fig. 6 beschrieben. Diese Schaltung wird im Unterschied zu der vorstehend beschriebenen Schaltung bei einem digitalen Farbcodierer angewandt, der eine digitale Modulation bei einer Rate von 3 fsc vorzunehmen imstande ist.

In Fig. 6 sind mit 15, 16 und 17 Eingangsanschlüsse bezeichnet, denen ein R-Signal, ein G-Signal bzw. ein B- Signal zugeführt wird. Jedes dieser Signale weist eine Datenrate von 3 fsc auf. Eine Matrixschaltung 23 vermag ein Y-Signal zu erzeugen, und weitere Matrixschaltungen 24, 25 und 26 vermögen Farbdifferenzsignale zu erzeugen, nämlich ein U-Signal, ein V-Signal und ein W- Signal mit einer Datenrate von fsc. Im allgemeinen werden diese drei Farbdifferenzsignale entsprechend den nachstehend angegebenen Gleichungen gebildet:

U_i = -0,15 R_i + 0,44 B_i - 0,29 G_i
V_i = -0,46 R_i - 0,13 B_i + 0,59 G_i
W_i =   0,60 R_i - 0,31 B_i - 0,29 G_i.

Ähnlich wie bei der oben beschriebenen Schaltung kann jeder Koeffizient in den vorstehenden Gleichungen durch einen Koeffizienten approximiert werden, der durch eine ganze Zahl dividiert wird. Demgemäß können die Rechnungen gemäß den obigen Gleichungen dadurch ausgeführt werden, daß eine 2-Dividier-Zweierpotenzschaltung und ein Zweierpotenzschaltungsaddierer in Kombination verwendet werden, und zwar ähnlich wie dies Fig. 5 zeigt. Das U-Signal, das V-Signal und das W-Signal weist jeweils eine Datenrate von fsc auf; diese Signale werden von den Matrixschaltungen 24, 25 und 26 abgegeben und dann in einer Mischer- oder Addierschaltung 31 addiert, gemischt oder zusammengefaßt, um dadurch in ein sequentiell auftretendes Farbdifferenzsignal mit einer Rate von 3 fsc umgesetzt zu werden. Das Ausgangssignal der Addierschaltung 31 wird auf das Band von 0,5 MHz zusammengedrückt, und zwar durch ein Tiefpaßfilter 32, und sodann wird dieses Signal zusammen mit dem von einer Verzögerungsschaltung 27 her gewonnenen Y-Signal an eine Modulations- und Y/C-Mischschaltung 33 abgegeben. Wie durch eine Vektordarstellung in Fig. 7 veranschaulicht, vermögen die durch drei Phasen modulierten Farbdifferenzsignale mit der Frequenz fsc und in der Reihenfolge der Signale U, V und W umzulaufen. Wie in Fig. 8A veranschaulicht, ist ein Vergleich der niederwertigsten Bits der modulierten Farbdifferenzsignale, der Bits (Fig. 8B) mit einer Wertigkeit, die höher ist als die der niederwertigsten Bits und der Bits (Fig. 8C) gezeigt, die eine noch höhere Wertigkeit haben als die vorangehenden höherwertigen Bits. Dabei ist aus Fig. 8A ersichtlich, daß die betreffenden Bits sequentiell in der Phase um jeweils ein Bit verzögert werden. Obwohl nicht dargestellt, werden auch die höchstwertigen Bits in der Phase um jeweils ein Bit sequentiell verzögert. Die durch gerade Linien in Fig. 8A bis 8C miteinander verbundenen Bits stellen ein Wort dar. Anschließend wird das Ausgangssignal von der Modulations- und Y/C-Mischschaltung 33 über eine eine Gegenwirkung hervorrufende Verzögerungsschaltung 21 an einen Ausgangsanschluß 22 abgegeben.

Bei der oben betrachteten Ausführungsform der erfindungsgemäßen Addierschaltung, wie sie in Fig. 2 gezeigt ist, werden entsprechende Bits um unterschiedliche Verzögerungsbeträge verzögert, was bedeutet, daß diejenigen Bits, die eine höhere Wertigkeit als die höchstwertigen Bits MSB haben, um ein Taktintervall verzögert werden, und daß diejenigen Bits, die eine höhere Wertigkeit als die unmittelbar vorangehenden höherwertigen Bits haben, um zwei Taktintervalle verzögert werden, usw., und daß dann eine Signalverarbeitung erfolgt. Neben den vorstehend betrachteten Ausführungsformen kann in Betracht gezogen werden, daß die unterschiedlichen Verzögerungsbeträge jeweils zwei Bits erteilt werden, und daß die Signalverarbeitung danach ausgeführt wird. Dieses Beispiel wird unter Bezugnahme auf Fig. 9A und 9B beschrieben werden. Die Fig. 9A und 9B entsprechen den Fig. 1A bzw. 1B, wonach Daten in Form von aufeinanderfolgenden Worten zugeführt werden, deren jedes aus acht Bits gebildet ist, nämlich aus den Bits A₀ bis H₀. Diese Bits werden derart verzögert, daß beispielsweise jedem Bit eine andere Verzögerungszeit gegeben wird. Als Verzögerungsschaltungen für diesen Zweck sind die in Fig. 9A und 9B gezeigten Verzögerungsschaltungen miteinander kombiniert. Gemäß Fig. 9A werden weder das niederwertigste Bit A₀ noch das Bit B₀, welches bezogen auf das niederwertigste Bit A₀ die nächsthöhere Wertigkeit aufweist, verzögert; vielmehr werden die höherwertigen Bits C₀ und D₀ um ein Taktintervall D verzögert, ferner werden die Bits E₀ und F₀ um 2D verzögert, und außerdem werden die Bits G₀ und H₀ um 3D verzögert. Die verzögerten Signale treten dann an den Ausgangsseiten der betreffenden Verzögerungsschaltungen auf. Die an den Ausgangsseiten erzeugten Bits sind mit A₀, B₀, C₁, D₁, E₂, F₂, G₃ bzw. H₃ angegeben. Fig. 9B zeigt die Verzögerungsschaltung, mit der die Verzögerungszeiten aufgehoben werden, welche den Bits A₀ bis H₃ erteilt worden sind, wie dies zuvor erwähnt worden ist. Die betreffende Verzögerungsschaltung erzeugt, wenn ihr eingangsseitig die acht Bits A₀, B₀ . . . G₃, H₃ zugeführt sind, ausgangsseitig acht Bits A₃, B₃ . . . G₃, H₃. Die so erzeugten acht Bits A₃ bis H₃ bilden in zusammengehörender Weise ein Wort. Wenn dieses Verzögerungsschaltungssystem auf die digitale Addierschaltung gemäß der Erfindung angewandt wird, muß jede der Addierschaltungen die Addition von zwei Bits in einem Taktintervall ausführen. Es ist jedoch ein Vorteil insofern vorhanden, als eine Gesamtverzögerungszeit vermindert werden kann.

Ferner ist es, obwohl nicht dargestellt, möglich, die digitalen Daten aus acht Bits in digitale Daten aus vier Bits aufzuteilen und jedes Datensignal mit vier Bits um unterschiedliche Verzögerungszeiten zu verzögern und dann einer Signalverarbeitung zu unterziehen.

Wie aus den vorstehend betrachteten Ausführungsbeispielen der Erfindung ersichtlich sein dürfte, ist es mit Rücksicht darauf, daß die Daten in einer digitalen Weise moduliert werden, indem die Bits eines Wortes um ein oder mehrere Bits verzögert werden, ausreichend, die Berechnung der Bits dadurch vorzunehmen, daß eine Addition und dergl. in dem Intervall der ein Bit oder mehrere Bits umfassenden Verzögerungszeit vorgenommen wird, was die Absenkung der Verarbeitungsgeschwindgikeit der Rechenschaltung emöglicht. Demgemäß wird es sogar dann, wenn die Daten mit der hohen Übertragungsrate, wie mit 4 fsc, verarbeitet werden, möglich, das Verknüpfungselement mit der hohen Integrationsdichte und dem kleinen Leistungsverbrauch zu verwenden, wie das CMOS-Verknüpfungselement.

Da die Verarbeitung zwischen den Verzögerungsschaltungen und der gegenwirkenden Verzögerungsschaltung bei einer niedrigen Geschwindigkeit erfolgt, wie dies oben beschrieben worden ist, und zwar dann, wenn die Verzögerungsschaltungen und die gegenwirkende Verzögerungsschaltung in entsprechender Weise zwischen den Eingangsseiten der Matrixschaltungen und der Ausgangsseite der Y/C-Mischschaltung bei der vorstehend beschriebenen Verwendung der erfindungsgemäßen Addierschaltung angeschlossen sind, ist sodann darüber hinaus ein Vorteil insofern vorhanden, als die Anteile der Schaltungselemente, die bei niedriger Geschwindigkeit betreibbar sind, gesteigert werden können.

Claims (4)

1. Digitale Addierschaltung zum bitparallelen Addieren von zwei an einem ersten (A₀, B₀, C₀, D₀) und einem zweiten (A₀′, B₀′, C₀′, D₀′) Eingangsanschluß parallel zur Verfügung stehenden Digitalsignalen mit

• - einer ersten Verzögerungsschaltung (1) zum bitweisen Verzögern des am ersten Eingangsanschluß (A₀, B₀, C₀, D₀) zur Verfügung stehenden ersten Digitalsignals, wobei jedes Bit des ersten Digitalsignals mit einer seiner Wertigkeit proportionalen Verzögerung beaufschlagt wird,
• - einer zweiten Verzögerungschaltung (2) zum bitweisen Verzögern des am zweiten Eingangsanschluß (A₀′, B₀′, C₀′, D₀′) zur Verfügung stehenden zweiten Digitalsignals, wobei jedes Bit des zweiten Digitalsignals mit einer seiner Wertigkeit proportionalen Verzögerung beaufschlagt wird,
• - Addierschaltungen (4-7, 7-9, 10-12, 13-14), deren Anzahl der Anzahl der Bits der zu addierenden Digitalsignale entspricht, zum bitweisen, paarweisen Addieren jeweils der gleichwertigen Bits (A₀, A₀′; B₁, B₁′; C₂, C₂′; D₃, D₃′) der in den Verzögerungsschaltungen (1, 2) verzögerten Digitalsignale, wobei abgesehen von der Addierschaltung (4-6) für die niedrigstwertigsten Bits einer jeden Addierschaltung (7-9, 10-12, 13-14) auch der Übertrag (C_A, C_B, C_C), der Addierschaltung für die Bits einer um 1 verminderten Wertigkeit zugeführt wird,
• - einer dritten Verzögerungsschaltung (3) zum bitweisen Verzögern der Ausgangssignale der Addierschaltungen, wobei die Ausgangssignale der Addierschaltungen jeweils mit einer Verzögerung beaufschlagt werden, die umgekehrt proportional zur Wertigkeit der von der jeweiligen Addierschaltung addierten Bits ist, wobei die Differenz der Verzögerungen zweier benachbarter Bits in der ersten, zweiten und dritten Verzögerungsschaltung jeweils die gleiche ist und der Verarbeitszeit der Addierschaltungen entspricht.

2. Digitale Addierschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Verzögerungsschaltung (1) das erste Digitalsignal bitweise derart verzögert, daß die einem Bit beaufschlagte Verzögerung um ein Taktintervall größer ist als die dem benachbarten Bit niederer Wertigkeit beaufschlagte Verzögerung,
und daß die zweite Verzögerungsschaltung (2) das zweite Digitalsignal bitweise derart verzögert, daß die einem Bit beaufschlagte Verzögerung um ein Taktintervall größer ist als die dem jeweils benachbarten Bit niedrigerer Wertigkeit beaufschlagte Verzögerung.

3. Digitale Addierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Addierschaltungen (4-6, 7-9, 10-12, 13-14) Zwischenspeicher- Schaltungen (5, 6, 8, 9, 11, 12, 14) umfassen.

4. Verwendung der digitalen Addierschaltung nach einem der Ansprüche 1 bis 3 in einem digitalen Farbcodierer zur Erzeugung eines digitalen Farbvideosignalgemisches, wobei den Eingangsanschlüssen (A₀, B₀, C₀, D₀; A₀′, B₀′, C₀′, D₀′) der digitalen Addierschaltung digitale Primärfarbsignale zugeführt werden.