DE3304591A1

DE3304591A1 - Digitale signalverarbeitungsschaltung und dabei verwendbarer codierer

Info

Publication number: DE3304591A1
Application number: DE19833304591
Authority: DE
Inventors: Takashi Atsugi Kanagawa Asaida; Fumio Nagumo
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-02-10
Filing date: 1983-02-10
Publication date: 1983-08-18
Anticipated expiration: 2003-02-11
Also published as: NL8300505A; ATA46883A; NL192143C; CA1200009A; GB2117147A; GB2149612B; GB8428617D0; DE3304591C2; FR2521322B1; JPH0338798B2; FR2521322A1; NL192143B; US4527191A; AT382997B; GB2149612A; GB2117147B; GB8303532D0; JPS58137381A

Description

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— 7 —

Beschreibung

Digitale Signalverarbeitungschaltung und dabei verwendbarer Codierer

XO Die Erfindung bezieht sich generell auf eine digitale Signalverarbeitungsschaltung Lind insbesondere auf eine digitale Signalverarbeitungsschaltung, in der die Verarbeitungsgescliwindigkeit herabgesetzt ist.

Bei cer existierenden digitalen Si^xialverax'beitungssclialtung, und zwar insbesondere bei der digitalen Addiererschaltung, in der zumindest zwei eingangsseitige Digitalsignale zusainmenaddiert werden, wird ein sogenanntes Volläddierersystem vom schnellen Übertragstyp verwendet. Die^ser Addierersystemtyp ist geeignet für die Verarbeitung des digitalen Signals mit der geringen Anzahl von Bits und der hochfrequenten Taktrate, da dieser Addierersystemtyp eine sehr hohe Verarbeitungsgeschwindigkeit hat. Der betreffende Addierersystemtyp kann jedoch nicht bei einer Schaltungsanordnung zur Verarbeitungsabwicklung eines digitalen Signals mit einer großen Anzahl von Bits, beispielsweise eines 8 Bits umfassenden Digitalsignals» angewandt werden, da nämlich die Anzahl der Schaltungselemente mit zunehmender Anzahl an Bits exponentiell zunimmt. Ein weiterer Addierersystemtyp ist ein Volladdierersystem vom sogenannten Schnellübertragstyp, bei dem eine Vielzahl von Volladdierern, deren jeder die relativ wenigen Bits zu verarbeiten imstande ist, zeitlich ■sequentiell in Betrieb gesetzt wird. Deshalb muß bei diesem Addierersystemtyp jeder Volladdierer mit einer relativ hohen Geschwindigkeit betrieben werden, wenn

die Taktfrequenz hoch ist. Somit muß das Schaltungselement oder die Grundlogik, die den jeweiligen Volladdierer bildet, ein Hochgeschwindigkeits-Verknüpfungselement sein, wie eine Transistor-Transistor-Logik (TTL-Logik) oder eine ftCL-Logik (emittergekoppelte Logik), d.h.

durch Verknüpfungsschaltungen, die nicht geeignet sind für die Steigerung der Integrationsdichte und für die Absenkung des Leistungsverbrauchs. Das Verknüpfungselement , wie ein CMOS-Halbleiterelement, bei dem es sich um ein mit relativ niedriger Geschwindigkeit arbeitendes Verknüpfungselement handelt, das jedoch geeignet ist für die Steigerung der Integrationsdichte und für die Senkung des LeistungsVerbrauchs, kann jedoch nicht angewandt werden.

Vor kurzem ist vorgeschlagen worden, die Signalverarbeitungsschaltung füx¹ einen Farbsignalcodierer in digitaler Weise aufzubauen. Bei einem solchen digitalen Codierer muß die Abtastfrequenz, d.h. die Taktfrequenz, ziemlich hoch gewählt werden, wie mit 3 fsc oder 4 fsc, wobei fsc die Frequenz des Farbhilfsträgers darstellt, um die Auflösung des Videosignals zu steigern und um sonstige Verzerrungen herabzusetzen, und die Anzahl der Bits muß groß genug gewählt werden, um eine ausreichende Gradation des Bildes zu erzielen. Der große Teil des digitalen Farbcodierers besteht jedoch aus digitalen Addiererschaltungen, wie beispielsweise einer Matrixschaltung, eine Υ/C-Mischschaltung, etc. Deshalb ist es bei dem digitalen Farbcodierer sehr schwierig, den oben erwähnten Addierersystemtyp zu verwenden.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, eine verbesserte digitale Signalverarbeitungsschaltung bereitzustellen, die frei ist von den dem bekannten System anhaftenden, oben aufgeführten Mangeln.

Ferner soll eine digitale Addiererschaltung geschaffen werden, in der die Verarbeitungsgeschwindigkeit relativ niedrig ist.

Außerdem soll eine digitale Addiererschaltung bereitgestellt werden, die sich eignet für die Anwendung bei einem digitalen Farbcodierer für die Erzeugung eines digitalen Farbvideosignalgemischs.

Überdies soll eine digitale Addiererschaltung geschaffen werden, bei der ein Verknüpfungselement angewandt werden kann, wie ein CMOS-Element, welches geeignet ist für die Steigerung der Integrationsdichte und für die Senkung des Leistungsverbrauchs.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die in den Patentansprüchen erfaßte Erfindung.

Gemäß einem Aspekt der vorliegenden Erfindung werden zumindest zwei digitale Signale einer ersten und zweiten Verzögerungseinrichtung zugeführt und in digitale Signale umgesetzt, und zwar in Form von sogenannten Spurbits. Die Ausgangssignale der beiden Verzögerungseinrichtungen werden dabei an Addiererschaltungen abgegeben. Die Ausgangssignale der Addiererschaltungen werden einer dritten Verzögerungseinrichtung zugeführt und dann in das digitale Signal umgesetzt, welclies in Form von linearen Bits vorliegt bzw. auftritt.

Anhand von Zeichnungen wird die Erfindung nachs fcehend beispielsweise näher erläutert.

Fig. 1A und 1B zeigen schematisclie Blockdiagraimae, die zur Erläuterung einer Verzögerungsschal bung und einer Reverse-Verzögerungsschaltung herangezogen werden, welche bei der Erfindung benutzt sind.

10	Fig.	5
	Fig.	6
	Fig.	7
15

Fig, 2 zeigt in einem schematischen Blockdiagramm eine grundsätzliche digitale Addiererschaltung, die eine Verzögerungsschaltung sowie eine Reverse-Verzögerungsschaltung gemäß der Erfindung aufweist.

Fig. 3 veranschaulicht in einem Blockdiagramm ein Ausführungsbeispiel der Erfindung.

Fig. 4a bis 4C zeigen Zeitdiagramme, die für die Erläuterung des in Fig. 3 dargestellten Ausführungsbeispiels brauchbar sind.

zeigt in einem Blockdiagramm ein Ausführungsbeispiel eines in Fig. 3 gezeigten Schaltungsteiles, zeigt in einem Blockdiagramm ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, zeigt eine Vektordarstellung von drei Farbdifferenzsignalen.

Fig. 8A bis 8C zeigen Zeitdiagramme für die Erläuterung des betreffenden Vektox'diagramms.

Fig. 9-A- und 9B zeigen Blockdiagramme, die für die Erläuterung eines weiteren Ausführungsbeispiels der bei der Erfindung benutzten Verzögerungsschaltungen brauchbar sind.

Nunmehr wird die Erfindung unter Bezugnahme auf die Zeichnungen im einzelnen beschrieben. Bevor eine digitale Signalverarbeitungsschaltung gemäß der Erfindung beschrieben wird, werden zunächst die Verzögerungseinrichtungen oder Verzögerungsschaltungen beschrieben, die bei der Erfindung verwendet werden. Bei der vorliegenden Erfindung ist die Verzögerungseinrichtung imstande, Bits eines Wortes in einer solchen Art und Weise zu verzögern, daß den höheren bzw. höherwertigen Bits des betreffenden Worts ein größerer Verzögerungswert gegeben wird. Nunmehr sei ein Wortformat mit acht Bits und die Addition eines Bits betrachtet, die während einer Taktperiode oder während eines Taktintervalls ausgeführt wird. Die in Fig. 1A und

1B dargestellten Verzögertingsschaltungen werden für einen solchen Zweck in Kombination benutzt.

Das niederwertigste Bit (LSB) sei mit A_n gegeben, und

aus die oberen Bits von dem niederwertigsten Bit/seien mit

B_Q, C₀, P_Q, E_n, F_Q, G_Q und H_n gegeben (was als höchstwertiges Bit (MSB)) verwendet wird. Ein Taktintervall sei mit d gegeben. Sodann werden diesen Bits Verzögerungen erteilt, die in der Verzögerungslänge von H_n zu den unteren Bits sequentiell abnehmen, wie mit 7d, 6d, 5*3-, 4d, 3*3·? 2d, d und 0. Diese Bits werden dann ausgangsseitig abgegeben. Die an den Ausgangsseiten auftretenden Bits sind dargestellt bzw. angegeben als Δ , B₁, C^, D , E^, F_r, Gg bzw. H„. Demgegenüber zeigt Fig..1E eine weitere Verzögerungsschaltung, die sich von der zuvor erwähnten und in Fig. 1A gezeigten Verzögerungsschaltung unterscheidet, und zwar insoweit, als den unteren Bits eine sequentiell größerjwerdende Verzögerung erteilt wird, wodurch die den entsprechenden Bits erteilten Verzögerungen, wie sie zuvor beschrieben worden sind, aufgehoben werden. Wenn diesel" Verzögerungsschaltung eingangsseitig acht Bits A_n, B-, Cp, ... H_ zugeführt werden, dann erzeugt diese Verzögerungsschaltung ausgangs s ei tig acht Bits A„ bis H-,, die das ursprüngliche eine ¥ort darstellen. Für die Verzögerungsschaltung, durch die jedes Bit um einen bestimmten Verzögerungsbetrag verzögert wird, kann ein Schieberegister oder ein Schreib-Lese-Speicher RAM ' mit wahlfreiem Zugriff verwendet werden.

Fig. 2 zeigt ein Ausführungsbeispiel der grundsätzlichen Schaltungsanordnung einer Addiererschaltung, welche die zuvor erwähnten Verzögerungsschaltungen verwendet, in denen der Klarheit halber ein Wort aus vier Bits gebildet ist. Gemäß Fig. 2 sind Verzögerungsschaltungen 1 und 2 vorgesehen, die jeweils derart betreibbar sind, daß

■ι dem höherwertigen Bit eine größere Verzögerung gegeben wird, und zwar ähnlich den in Fig." 1A gezeigten Verhältnissen. Mit 3 ist eine Verzögerungsschaltung bezeichnet, die dazu gegensätzlich arbeitet, und zwar so, daß dem κ unteren bzw. niederwertigen Bit eine größere Verzögerung gegeben wird, und zwar ähnlich den in Fig. IB gezeigten Verhältnissen. Die Daten A bis D und A' bis D' , die jeweils aus vier Bits bestehen₅ werden diesen Verzögerungsschaltungen 1 bzw. 2 zugeführt, in denen

,λ sie um 3d, 2d, d und O verzögert und sodann von den Ausgangsseiten der betreffenden Verzögerungsschaltungen abgegeben werden. Die eingangsseitigen Daten liegen jeweils vor in Form von aufeinanderfolgenden Worten, deren jedes aus parallelen vier Bits besteht. lüs sei

•j^g darauf hingewiesen, daß die niederwertigsten Bits A₀ und A'q des jeweiligen Wortes die ersten ausgangsseitig auftretenden Bits sind, die einem Halbaddierer 4 zugeführt werden. Das Ausgangssignal und das Übertragsignal dieses Halbaddierers 4 werden an Zwischenspeicher- bzw.

or) Latch-Schaltungen 5 und 6 abgegeben und in diesen zwischengespeichert. Die Latch-Schaltungen 5 τιχιά 6 sowie nachfolgende Latch-Schaltungen vermögen mit einem Takt zu arbeiten, der mit einer Frequenz auftritt, die gleich der Datenübertragungsrate ist. Das Ausgangssignal der Latah-Schaltung 5 wird der Verzögerungsschaltung 3 zugeführt, die so arbeitet j daß dem unteren bzw. niederwertigen Bit die größere Verzögerung erteilt wird, und zwar ähnlich den in Fig. IB gezeigten Verhältnissen. Die Verzögerungsschaltungen 1_s 2 und 3 sind imstande,

gO bei einem Steuertakt zu arbeiten, der mit einer Frequenz auftritt, die gleich der Datenübertragungsrate ist.·

Die Ausgangssignale B und B¹ der VerzögerungsschaltungcijL 1 una 2 sowie das Üb crt rags signal CA der Lat ch-Schaltung 6 werden einem Vollcddierer 7 zugeführt. Das Ausgangssignal und das Übertragssignal des Volladdierers 7

β β ■

- 13 -

werden an Latch-Schaltungen 8 und 9 abgegeben. Anschließend wird das Ausgangssignal der Labcn-Schaltung 8 an die Verzögerungsschaltung 3 abgegeben, und das Übertragssignal CB der Latch-Schaltung 9 "wird einem Volladdierer 10 zugeführt. Mit derselben zeitlichen Steuerung, wie sie gerade vorstehend erwähnt worden ist, werden dem Volladdierer die Bits C„ und C'₂ von den Verzögerungsschaltungen 1 bzw. 2 her zugeführt, und das Ausgangssignal sowie das Übertragssignal des betreffenden Volladdierers werden an Latch-Schaltungen 11 bzw. 12 abgegeben. Das Ausgangssignal der Latch-Schaltung 11 wird an die Verzögerungsschaltung

3 abgegeben, und das Übertrags signal C_, der Laich-Schalle

tung 12 wird einem Volladdierer 13 zugeführt. Da diesem Volladdierer 13 die Bits D und D' von den Verzögerungsschaltungen 1 bzw. 2 mit derselben zeitlichen Steuerung zugeführt werden, wie dem betreffenden Volladdierer das Übertragssignal C- zugeführt wird, gibt er sein Ausgangssignal über eine Latch-Schaltung 14 an die Verzögerungsschaltung 3 ab. Aus den Additionen der Bits A_n bis D und A' bis D' ergeben sich viel" Bits A_ bis D , die als Ausgangssignale der Verzögerungsschaltung 3 gebildet werden. Auf diese Art und Weise genügt es, daß der Halbaddierer 4 und die Volladdierer 7> 10 und 13 jeweils ihre Addition in einem Taktintervall der Datenrate ausführen.

Sogar in dem Fall, daß die Eingangsdatenrate 4 fsc beträgt j wobei fsc die Frequenz eines Farbhilfsträgers ist, die so hoch ist wie jene eines Farbart- bzw. Chrominanzsignals, können die zuvor erwähnten Addierer somit durch integrierte MOS-Schaltungen realisiert werden.

Nunmehr wird ein Ausführungsbeispiel einer digitalen Signalverarbeitungsschaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen und insbesondere unter Bezugnahme auf Fig. 3 beschrieben. Gemäß Fig. 3 sind mit 15? 16 und 17 Eingangsanschlüsse bezeichnet, denen ein R-(Ro"^-Signal, ein G-(Grün)-Signal

Ui- -

bzw. ein B-(Blau)-Signal mit einer Datenrate von 4 fsc zugeführt -wird. Jedes Fort ist aus acht Bits gebildet. Die betreffenden Bits werden über Verzögerungsschaltungen 18, 19 bzw. 20 an Matrixschaltungen 23, 24 und 25 abgegeben. In diesem Falle wird das R-Signcil, das G-Signal und das B-Signal jeweils von einem Bildaufnahmeelement oder einem Bildsensor, wie einer ladungsgekoppelten Einrichtung (einer sogenannten CCD-Einrichtung) usw. erzeugt und erfährt eine Gamme.-Korrektur. Aufgrund der nichtlinearen Kennlinie kann die Ganana-Eorrekturschaltung nicht zwischen irgendeine der Verzögerungsschaltungen 18, 19 und 20 und einer Verzögerungsschaltung 21 augeschlossen sein, welche im Hinblick auf die Verzögerungs schaltungen 18, 19 und 20 in entgegengesetzter Weise arbeitet. An einem Ausgangsanschluß 22 der Verzögerungsschaltung 21 bildet sich ein digitales Farbvideosignalgemisch aus.

Die Matrixschaltungen 23) 24 und 25 erzeugen ein Y-(Luminanz)-Signal bzw. zwei Farbdifferenzsignale (l-Signal und Q-Signal). Xm allgemeinen führen die Matrixschaltungen 23j 24 und 25 auf der Grundlage des i. liortes folgende Berechnungen bzw. Ileclienvorgänge aus:

Y. = 0,30 R. + 0.11 B. + 0,59 G. χ '^ χ ' χ '-^ 1 I_± - 0,60 R_± - 0,32 B_± - 0,28 G Q₁ « 0,21 R₁ + 0,31 B₁ - 0,52 G₁.

Diese Rechnungen werden üblicherweise unter Verwendung eines Festwertspeichers (ROM) ausgeführt, mit dessen Hilfe effektiv von einer Nachschlagtabeile Gebrauch gemacht wird. Da die obigen Gleichungen approzrciniiex-t werden bzw. sind, ist durch den. Addltioiisprozeß eine Gewichtung möglich gemacht. So kann beispielsweise die obige Gleichung betreffend das Y-Signal durch folgende Gleichung approximiert worden:

^Ύχ ⁼ "k ^⁰ ^Ri ^{+ 7 E}i ^{+ 38 G}i^

= -fe 1('⁶ + ²O ^Ri + (8 - 1) B₁ + (32 + 4 + 2) G

In dieser Gleichung kann die Rechnung -ττ O 6 + 4) R.

durch einen solchen Schaltungsaufbau ausgeführt werden, wie er in Fig. 5 gezeigt ist, gemäß dem eine 2 '"-Multiplizier einrichtung 34 und eine 2 "-Multipliziereinrichtung 35 verwendet werden, wobei die Ausgangssignale dieser beiden Multipliziereinrichtungen 34 und 35 einer Addierschaltung 36 zugeführt werden. In dieser Addierschaltung 36 wird der Addltionsvox"gang in jedem Taktintervall für ein Bit ausgeführt, und zwar ähnlich wie bei den in Fig. 2 gezeigten Addiersclialtungen. Die an- «leren Matrixschaltungen 24 und 25 vermögen in entsprechender Weise zu arbeiten, wobei sie solche Ausgangssignale liefern, in denen dem höheren bzw. höherwertigen Bit eines 'Wortes die größere Verzögerurig erteilt wird.

Das Y-Signal, das I-Signal und das Q-Signul werden von den Matrixschaltungen 23j 24 bzw. 25 an eine Verzögerungsschaltung 27 bzw. an Tiefpaßfilter 28 und 29 abgegeben. Die Tiefpaßfilter 28 und 29 sind beide durch digitale Filter gebildet, die das Band des !-Signals auf 1,5 MHz und das Band des Q-Signals auf 0,5 MHz zusammendrücken. Die Verzögerungsschaltung 27 ruft eine Verzögerungszeit bzw. einen Verzögerungswert hervor, die bzw. der gleich der Verzögerung ist, welche dem I-Signal und dem Q-Signal drirch die Tiefpaßfilter 28 bzw. 29 erteilt wird. Die Verzögerungsschaltung 27 wird für den Phasenausgleich benutzt. Die Tiefpaßfilter oder digitalen Filter 28 und 29 sind so ausgebildet, daß die Ausgangssignale der Verzögerungsschaltungen 19 und 20, die EingangsSignale und die Ausgangssignale der Verzögerungsschaltungen sowie die Signale einer entsprechenden Stufe mit einem bestimmten Betrag gewichtet und zu-

sammen._ad.d±ert werden. Die betreffenden Schaltungen sind beispielsweise von einem Typ mit endlichem Impulsansprechverhalten. Der Aufbau der betreffenden Schaltungen, welche die obige Gewichtung ermöglichen, ist ähnlich dem Auf-[-bau der oben erwälinten Matrixschaltung.

Das Y-Signal von der Versogertmgsschaltung 27 und das I-Signal sowie das Q-Signal von den Tiefpaßfiltern 28 bzw. 29 v/erden einer Modulations- und Y/C-Mischschs-ltung 30

, _n zugefühl·t, in der das I-Signal und das Q-Signal digital

in
moduliert werden und/der sodann die modulierten Farbdifferenzsignale zu dem Y-Signal gemacht werden. Bei der digitalen Modulation wird eines der Signale I und Q mit der Datenrate von 4 fsc abwechselnd ausgewählt, und die p- Polariiäten der betreffenden Signale werden mit einer Rate von i/2 fsc gewechselt. Mit anderen ¥orten ausgedrückt heißt dies, daß das I-Signal und das Q-Signal derart umgesetzt werden, daß vier Worte I, Q, -I und -Q nacheinander in jedem Zyklus von '_ 1/fsc erhalten werden.

„_ Da acht Bits eines Wortes zeitlich nacheinander verzögert werden, indem die betreffenden Bits durch die Verzögerungsschaltungen 13, 19 und 20 geleitet werden, wird in diesem Falle auf die digitale Modulation hin der Auswahlzeitpunkt des X-Signals und des Q-Signals bei jedem Bit

or- verzögert, und die Phase, mit der die Polarität sich ändert, wird ebenfalls verzögert. In Fig. 4A bis 4C sind die Farbdifferenzsignale vex'aiischaulicht ₉ nämlich das I-Signal und das Q-Signal_; deren jedes in der digitalen Art und Weise moduliez-t ist, Fig. 4a zeigt dabei die

QQ niederwertigsten Bits, und Fig. 4B zeigt Bits, die höherwex'tig sind als die niederwertigsten Bits. Fig. 4C zeigt die Bits, die eine noch höhere Wertigkeit haben als die vorangehenden höherwex'tigen Bits gemäß Fig. 4B. Obwohl nicht dargestellt, wira tßi fünf Bits, die eine

gc höhere Wertigkeit haben als die zuvor erwähnten Bits, de ren jeweiliger Phase, mit der die Polarität des Bits

geändert wird, eine um ein Bit für das höherwertige Bit größere Verzögerung gegeben. Dabei bilden acht Bits, die jeweils um ein Wort verzögert sind und die in Fig. 4A bis 4C durch gerade Linien veranschaulicht sind, ein Wort des I-Signals und des Q-Signals. Der für die Addition des Y-Signals mit den digital-modulierten Farbdifferenzsignalen dienende Υ/C-Mischer in der Modulationsund Υ/C-Mischschaltung 30 ist in derselben Weise aufgebaut wie die in Fig. 2 gezeigten Addiererschaltungen. ^q Das Ausgangssignal der Modulations- und Υ/θ-Mischschaltung 30 wird an die gegenwirkende Verzögerungsschaltung 21 abgegeben. Somit treten an dem vom Asugang der ■Verzögerungsschaltung 21 wegführenden Ausgangsanschluß 22 parallele acht Bits auf, die einem Wort entsprechen.

Während bei der oben erläuterten Ausführungsform der Erfindung die digitale Modulation mit einer Rate von 4 fsc ausgeführt wird, wird nunmehr eine andere Ausführungsform gemäß der Erfindung unter Bezugnahme auf Fig· 6 beschrieben. Diese Ausflihrungsf orm wird im Unterschied zu der vorstehend beschriebenen Ausführungsform bei einem digitalen Farbcodierer angewandt, der eine digitale Modulation bei einer Rate von 3 fsc vorzunehmen imstande ist.

In Fig. 6 sind mit I5, 16 und I7 Eingangsanschlüsse bezeichnet, denen ein R-Signal, ein G-Signal bzw. ein B-Signal zugeführt wird. Jedes dieser Signale weist eine Datenrate von 3 fsc auf. Eine Matrixschaltung 23 vermag ein Y-Signal zu erzeugen., und weitere Matrixschaltungen 24, 25 und 26 vermögen Farbdifferenzsignale zu erzeugen, nämlich ein U-Signal_f ein V-Signal und ein W-Signal mit einer Datenrate von fsc. Im allgemeinen werden diese dz-ei Farbdiff erenzsignale entsprechend den nachstehend angegebenen Gleichungen gebildet:

U₁ = -0,15 H₁ + 0,44 B_± - 0,29 G₁

V. = -0,40 Il - 0,13 B + 0,59 G.

JL JL JL J-

W. = 0,00 R.. - 0,31 B. » 0,29 G-.

JL. JL —L JL

Ähnlich wie bei dem oben beschriebenen Ausführungsbeispiel kann jeder Koeffizient in den vorstehenden Gleichungen durch einen Koeffizienten approximiert werden, der durch eine ganze Zahl dividiert wird. Demgemäß können die Rechnungen gemäß den obigen Gleichungen dadurch ausgeführt werden, daß eine 2-Dividier-Zweierpotenzschaltung und ein Zweierpotenzschaltungsaddierer in Kombination verwendet werden, und zwar ähnlich wie dies Fig. 5 zeigt. Das U-Signal, das V-Signal und das ¥-Signal weist jeweils eine Datenrate von fsc aufj diese Signale werden von den Matrixschaltungen 24, 25 und 26 abgegeben und dann in einer Mischer- oder Addierschal bung 31 addiert, gemischt oder zusammengefaßt um dadurch in ein sequentiell auftretendes Farbdifferenzsignal mit einer Rate von 3 iso umgesetzt zu werden. Das Ausgangssignal der Addierschaltung 31 wird auf das Band von 0,5 MHz zusammengedrückt, und zwar durch ein Tiefpaßfilter 32, und sodann wird dieses Slgne.l z\isaminen mit dem von einer Ve rs U {je rungsschaltiui£· 27 her gewonnen Y-Signal an eine . Modulations- und Υ/c-Hisanschaltung 33 abgegeben. Fie durch eine Vektordarstellung in Fig. 7 veranschaulicht, vermögen die durch drei Phasen modulierten Farbdifferenzsignale mit der Frequenz fsc uxlu in der Reihenfolge der Signale U, V und F umzulaufen. "Wie in Fig. SA veranschaulicht, ist ein Vergleich der niederwertigsten Bits der modulierten Farbdifferenssignale, der Bits (Fig. 8B) mit einer \7ertigkeit, die höher ist als die der niederwertigsten Bits und der Bits (Fig. 8C) gezeigt, die eine noch höhere Wertigkeit haben als die vorangehenden höherwertigen Sits. Dabei ist aus Fig. JA ersichtlich, daß die betreffenden Bits seqxientiell in c'.er Phase um jeweils ein Bit verzögert werden. Obwohl nicht dargestellt; werden

auch, die höchstwertigen Bits in der Phase um jeweils ein Bit sequentiell verzögert. Die durch gerade Linien in Fig. 8A bis 8C miteinander verbundenen Bits stellen ein Wort dar. Ans chli ei3 end wird das Ausgangs sign; \1 von der Mod^ilations- und Υ/θ -Mischschal bung 33 üb ei" eine eine Gegenwirkung hervorrufende Versögerungsschaltung an einen Ausgangs ans chlu.0 22 abgegeben.

Bei den oben betrachteten Ausführungsformen, wie sie beispielsweise in Fig. IA, 1B und in Fig. 2 gezeigt sind, werden entsprechende Bits um rmtersciiiedliclie Verzögerungsbeträge verzögert, was bedeutet, daß diejenigen Bits, die eine höhere Wertigkeit als die höchstwertigen Bits MSB haben, um ein Taktintervall verzögert werden, und daß diejenigen Bits, die eine höhere Wertigkeit als die unmittelbar vorangeh.en.den höherwertigen Bits haben, um zwei Taktintervalle verzögert werden, usw., und daß dann eine Signalverarbeitung erfolgt. Neben den vor-• stehend betrachteten Ausführungsformen kann in Betracht gezogen werden, daß die unterschiedlichen Verzögerungsbeträge jeweils zwei Bits erteilt werden, und daß die Signalverarbeitung danach, ausgeführt wird. Dieses Beispiel wird unter Bezugnahme auf Fig. 9A und 9B beschrieben werden. Die Fig. 9A und 9B entsprechen den Fig. 1A bzw. 1Bp wonach Daten in Form von aufeinanderfolgenden Worten zugeführt werden, deren jedes aLis acht Bits gebildet ist, nämlich aus den Bits A bis H₀. Diese Bits werden derart verzögert, daß beispielsweise jedem Bit eine andere Verzögerungszelt gegeben wird. Als Verzögerungseinrichtungen oder als Verzögerungsschaltungen für diesen Zweck sind die in Fig. 9-A- und *~)Β gezeigten Verzögerungsschaltungen miteinander kombiniert. Gemäß Fig. 9A werden weder das niederwertigste I3it A„ noch das Bit B₅ welches bezogen auf das niederwertigste Bit A₍, die nächsthöhere Wertigkeit aufweist, verzögert; vielmehr werden die höherwertigen Bits C₀ und D um ein Taktinter-

vail D verzögert, ferner werden die Bits E und F₀ um 2D verzögert, und außerdem werden die Bits G und H₀ um 3D verzögert. Die verzögerten Signale treten dann an den Ausgangsseiten der betreffenden VersögeiTingsschaltungen auf. Die an den Ausgangsseiten erzeugten Bits sind mit A₀, B₀, CL, D^, E-, F₀, G bzw. H₀ angegeben. Fig. 9B zeigt die Verzögerungsschaltung, mit der die Verzögerungszeiten aufgehoben werden, \irelche den Bits A_n bis EL· erteilt worden sind, wie dies zuvor erwähnt worden ist. Die betreffende Verzögerungsschaltung erzeugt, wenn ihr eingangsseitig die acht Bits A_Q, B G₀, EL· zugeführt sind, ausgangsseitig acht Bits A₀, B₀ ... G_, EL·. Die so erzeugten acht Bits A_ bis H₀ bilden in zusammengehörender Weise ein Wort. Wenn dieses Verzögerungsschaltungssystem auf die digitale Addierschaltung gemäß der Erfindung angewandt wird, muß jede der Addierschaltungen die Addition von zwei Bits in einem Taktintervall ausführen. Bs ist jedoch ein Vorteil insofern vorhanden, als eine Gesamtverzögerungszeit vermindert vrerden kann.

Ferner ist es, obwohl nicht dargestellt, möglich, die digitalen Daten aus acht Bits in digitale Daten aus vier Bits aufzuteilen und jedes Datensignal mit vier Bits um unterschiedliche Verzögerungszeiten zu verzögern und dann einer Signalverarbeitung zu unterziehen.

Wie aus den vorstehend betrachteten Ausführungsbeispielen der Erfindung ersichtlich sein düx-fte, ist es mit Rücksieht darauf, daß die Daten in einer digitalen Weise moduliert werden, indem die Bits eines Wortes um ein oder mehrere Bits verzögert werden, ausreichend, die Berechnung der Bits dadurch vorzunehmen, daß eine Addition und dergl. in dem Intervall der ein Bit oder mehrere Bits umfassenden Verzögerungszeit vorgenommen wird, was die Absenkung der Veraz'beitungsgeschwindigkeit der Rechen-

schaltung ermöglicht. Demgemäß wird es sogar darm, wenn die Daten mit der hohen Übertragungsrate, wie mit 4 fsc, verarbeitet werden, möglich, das Verknüpfungselement mit der hohen Integrationsdichte und dem kleinen Leistungs-. "verbrauch zu verwenden, wie das CMOS-Verlcnüpf ungs element.

Da die Verarbeitung zwischen den Versögerungsschaltungen und der gegenwirkenden Verzögerungsschaltung bei einer niedrigen Geschwindigkeit erfolgt, wie dies oben beschrieben worden ist, und zwar dann, wenn die Verzögerungsschaltungen und die gegenwirkende Verzögerungsschaltung in entsprechender Weise zwischen den Eingangsseiten der Matrixschaltungen und der Ausgangsseite der Y/C-Mischschaltung angeschlossen sind, ist sodann darüber hinaus ein Vorteil insofern vorhanden, als die Anteile der Schaltungselemente, die bei niedriger Geschwindigkeit betreibbar sind, gesteigert werden können.

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25 30 35

ΊΙ-

Leerseite

Claims

Patentansprüche

/IJ Digitale Signalverarbeitungsschaltung für die Verarbeitung von zumindest zwei digitalen Signalen, d a durch gekennzeichnet,

a) daß einem ersten Eingangsanschluß (I5) ein erstes digitales Signal zugeführt wird, welches aus parallelen M- Bits pro Taktintervall besteht, wobei M eine positive ganze Zahl ist,

b) daß einem zweiten Eingangsanschluß (16) ein zweites digitales Signal aus parallelen N Bits pro Takt zugeführt wird, wobei N eine positive ganze Zahl ist, die gleich M sein kann,

15

c) daß eine erste Verzogerungseinrichtung

das er-

ste digitale Signal derart verzögert, daß zumindest die dem höchstwertigen Bit des ersten digitalen Signals erteilte Verzögerung um m Taktintervalle, wobei m eine positive ganze Zahl ist, größer ist als
die dem niederwertigsten Bit des ersten digitalen
Signals erteilte Verzögerung,

33045*31

d) daß eine zweite Verzögerungseinrichtung O9) das zweite digitale Signal derart verzögert, daß zumindest die dem höchstwertigen Bit des zweiten digitalen Signals er-' teilte Verzögerung um η Taktintervalle, wobei η eine positive ganze Zahl ist, größer ist als die dem niederwertigsten Bit des zweiten digitalen Signals erteilte Verzögerung,

e) daß eine Addier einrichtung (23, 2-r) vorgesehen ist,

die ' Bits einschließlich des niederwertigsten

m+ I

Bits des ersten digitalen Signals und ——r Bits einschließlich des niederwertigsten Bits des zweiten digitalen Signals addiert und die Ausgangsbits sowie ein Übertragsbit erzeugt , wobei die den ■ ' Bits

und die den T Bits durch die erste bzw. die zweite n+i

Verzögerungseinrichtung (18, I9) erteilte Verzögerung gleich ist,

f) daß L Volladdierereinrichtungen vorgesehen sind, wobei L eine positive ganze Zahl ist und wobei jede Volladdierereinrichtung Bits der ersten und zweiten digitalen Signale und ein Übertragsbit addiert und Ausgangsbits sowie ein Übertragsbit erzeugt, wobei diese Bits an die nachfolgenden Volladdierereinrichtungen abgegeben werden, wobei die den betreffenden Bits durch die erste und zweite Verzögerungseinrichtung ^, 25 (1 8, 19) erteilte Verzögerung gleich ist und wobei eine der betreffenden Volladdierereinrichtungen ausgangsseitig das höchstwertige Bit und zumindest die Ausgangsbi t s erz eugt,

g) und daß eine dritte Verzögerungseinrichtung (21^ vorgesehen ist, welche die Ausgangsbits der Addierer^in-

richtungen (23» 24) und der Volladdierereinrichtungen (30) derart verzögert, daß die Ausgangsbits der betreffenden dritten Verzögerungseinrichtung (21) alle, im selben Ursprungs-Taktintervall auftreten. 35

2, Digitale Signalverarbeitungsschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (18) jedes Bit des ersten digitalen Signals derart verzögert, daß die dem jeweiligen Bit erteilte Verzögerung um ein Taktintervall größer ist als die dem "benachbarten Bit niederer Wertigkeit erteilte Verzögerung,

und daß die zweite Verzögerungseinrichtung (1J?) jedes Bit des zweiten digitalen Signals derart verzögert, daß die jedem Bit erteilte Verzögerung um ein Taktintervall größer ist als die dem jeweils benachbarten niedrigeren Bit erteilte Verzögerung, wobei m gleich M-1 und η gleich N-1 ist.

3. Digitale Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß weitere Verarbeitungsschaltungen mit digitalen Addierer-. Schaltungen, Zwischenspeicherschaltungen und Auswahlschaltungen zwischen den Addiereinrichtungen, den Volladdierereinrichtungen und der dritten Verzögerungseinrichtung (21) oder zwischen der ersten Verzögerungseinrichtung (18), der zweiten Verzögerungseinrichtung (19) und den Addierereinrichtungen sowie Volladdierereinrichtungen vorgesehen sind.

4. Digitale Signalverarbeitungsschaltung nach Anspruch 3» dadurch gekennzeichnet, daß die ersten und zweiten digitalen Signale durch zwei digitale Primärfarbsignale gebildet sind und daß einem dritten Eingangeanschloß (I7) ein weiteres digitales Primärfarbsignal zugeführt wird, welches durch eine vierte Verzögerungseinrichtung (20) verzögert wird und welches mit den beiden digitalen Primärfarbsignalen mittels der Addierereinrichtungen (23, 24, 25)j der Volladdierereinrichtung (30) und den anderen Verarbeitungsschaltungen verarbeitet wird, wobei das Ausgangssignal der dritten Verzögerungseinrichtung (21) ein digitales Farbvideosignalgemisch ist.

5· Digitaler Färbcodierer für die Erzeugung eines digitalen Farbvideosignalgemischs aus drei digitalen Primärfarbsignalen, insbesondere i"ür die Verwendung in Verbindung mit einer digitalen Signalverarbeitungsschaltung gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet ,

a) daß erste, zweite und dritte Eingangsanschlüsse (15 > 16, 17) vorgesehen sind, denen die drei digitalen Primärfarbsignale mit parallelen M Bits pro Taktintervall zugeführt werden, wobei M eine positive ganze Zahl ist,

b) daß erste, zweite und dritte Verzögerungseinrichtungen (18, 19» 20) an dem ersten, zweiten bzw. dritten Eingangsanschluß (15» 16, 17) angeschlossen sind und jedes der drei digitalen Primärfarbsignale derart verzögern, daß zumindest die dem höchstwertigen Bit (MSB) der drei digitalen Primärfarbsignale erteilte Verzögerung um m Taktintervalle, wobei m eine positive ganze Zahl ist, größer ist als die dem niederwertigsten Bit (LBS) erteilte Verzögerung,

c) daß eine erste Matrixschaltung (24, 25) vorgesehen ist, der die Ausgangssignale der drei Verzögerungseinrichtungen (18, 19» 20) für die Erzeugung von digitalen Farbdifferenzsignalen zugeführt werden,

d) daß digitale FiItereinrichtungen (28, 29) für die Einengung der Bandbreite der digitalen Farbdifferenzsignale vorgesehen sind,

e) daß eine Modulationseinrichtung einen digitalen Farbhilfsträger mit den digitalen Differenzsignalen moduliert,

f) daß eine zweite Matrixschaltung (23), der die Ausgangssignale der drei Verzögerungseinrichtungen (i8, 19, 2O) zugeführt werden, ein digitales Luminanzsignal (Υ) erzeugt,

g) daß eine Mischeinrichtung (30) das Luminanzsignal (y) mit dem Ausgangssignal der Modulationseinrichtung mischt

3α) und daß eine vierte Verzögerungseinrichtung (21) vorgesehen ist, die jedes Bit des Ausgangssignals der Mischeinrichtung (3θ) derart verzögert, daß die Ausgangsbits der betreffenden vierten Verzögerungseinrichtung (21) alle im selben Original-Taktintervall auftreten.

6. Digitaler Farbcodierer nach Anspruch 5> dadurch gekennzeichnet , daß die erste und zweite Matrixschaltung (24, 25? 23) sowie die Mischeinrichtung (30) hauptsächlich aus Addiererschaltungen bestehen.

7. Digitaler Farbcodierer nach Anspruch 5> dadurch gekennzeichnet , daß die erste und zweite Matrixschaltung (24, 25, 23) eine Addition der Ausgangssignale der drei Verzögerungseinrichtungen (18, 19» 2θ) mit verschiedenen Koeffizienten ermöglichen,cSe^prCKiniiert and ndis Summe oder Differenz von
eine positive ganze Zahl ist.

Summe oder Differenz von —— ' wobei n^a0 oder

8. Digitaler Farbcodierer nach Anspruch 5> dadurch gekennzeichnet , daß die Taktfrequenz gegeben ist mit 4 fsc, wobei fsc die Frequenz des Farbhilfsträgers ist.

9. Digitaler Farbcodierer nach Anspruch 8, dadurch gekennzeichnet , daß die digitalen Farbdifferenzsignale durch ein I-Signal und durch ein Q-Signal gegeben sind, wobei diese Signale den Beziehungen I = 0,60 R - 0,32 B - 0,28 G
Q = 0,21 R + 0,31 B - 0,52 G

genügen, und daß die Modulationseinrichtung abwechselnd durch ein Taktintervall das I-Signal bzw. das Q-Signal auswählt und die Polarität alle zwei Taktintervalle wechselt.

JJU4531

10. Digitaler Farbcodierer nach Anspruch. 5» dadurch gekennzeichnet , daß die Taktfrequenz gegeben ist mit 3 £sc, wobei fsc die Frequenz des Farbhilfsträgers ist.

11. Digitaler Farbcodierer nach Anspruch 10, dadurch gekennzeichnet , daß die digitalen Farbdifferenzsignale U-, V- und W-Signale sind, die folgender Beziehung genügen: U= -0,15 R + 0,44 B - 0,29 G V β -0,46 R - 0,13 B + 0,59 G ¥ = Ο,όΟ R - 0,31 B - 0,29 G.