DE2139753B2

DE2139753B2 - Rechenwerk fuer die addition von zwei seriell vorliegenden dezimalzahlen

Info

Publication number: DE2139753B2
Application number: DE19712139753
Authority: DE
Inventors: Werner 8505 Rothenbach Peter
Original assignee: Fa Diehl, 8500 Nürnberg
Priority date: 1971-08-07
Filing date: 1971-08-07
Publication date: 1973-07-19
Also published as: IT963732B; GB1371552A; DE2139753C3; FR2149824A5; DE2139753A1

Description

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Die Ergndung beziejit sich auf ein Rechenwerk eignet ist und gegenüber dem erstgenannten bekann

för die Addition von zwei seriell vorliegenden, je ten Rechenwerk den Vorteil bietet, daß die un

DezimaJs.te.lle binär verschlüsselten Dezimalzahlen, korrigierte Zwischensumme nicht abgespeichert wer

wefegi für di§ Addition zwei Rechenzyklen benötigt den muß und damit der diesbezügliche Aufwanc

werden, injt einem Addierwerk, einer Schaltungen 5 geringer wird.

anordnung am Ausgang des Addierwerkes zum Err. Diese Aufgabe wird dadurch gelöst, daß eii kennen von Dezimalübertrugen, die im Falle eines einziges Addierwerk vorgesehen ist, welches zui selchen jeweils ein entsprechendes Steuerbit abgibt, Addition von drei Variablen geeignet ist und den wobei djgse Steuerbits zur Steuerung der Bildung der die beiden zu addierenden, in je einem Umlaut Summe im zweiten Reehenzyklus dienen. io speicher gespeicherten Dezimalzahlen sowie den Ein derartiges Rechenwerk ist bereits aus der deut- verwendeten Cade zugeordnete Korrekturtnts zuseheR Auslegesehrift J 3Q2 §16 bekanntgeworden. Bei geführt werden, daß ferner an die Schaltung* diesem werden die Bits der im ersten Rechenzyklus anordnung zur Erkennung von Dezunalüberträger erzeugten, unkorrigierten Summenziffern jeder Dezi- eine speichernde Anordnung angeschlossen ist malstelle, mit dem aus diesem Ergebnis abgeleiteten 15 welche die im ersten Reohenzyklus erzeugten Steuerung dig erforderliche Korrektur anzeigenden Steuer- bits zwischenspeichert, und daß der Ausgang diesel bit im gleichen zyklischen Serienspeipher gespeichert. speichernden Anordnung derart mit einer die Während eines, zweiten R§ehenzyklus steuern die zu- Korrekturziffern abgebenden Auswahlschaltung vergeordneten Steuerbits, den Durchlauf der unkonigier- bunden ist, daß die letztere im ersten Rechenzyklus ten, aufeinanderfolgenden Summnziffern im selbea »ο ständig erste Koirekturzifiern an das Addierwerk Addierer. Es werden somit die im ersten Rechen- abgibt, wohingegen sie im zweiten Recbenzyklus in zyklus erzeugten Summenziffern, welche noch un- Abhängigkeit von den zwischengespeicherten Steuerkorrigiert sind, ein zweites Mal durch denselben bits bei der Bildung jener Summenzifferc, bei denen Addierer geführt und dort abhängig von im ersten im ersten Rechenzyklus Dezimalüberträge auf-Reehenzyklus erzeugten Steuerbits korrigiert. 25 getreten waren, erste und bei der Bildung der restin der deutsehen Patentschrift 861 476 ist ein liehen Summenziffern zweite Korrekturziffern abgibt, Parallel-Addierwerk gezeigt, in welchem in einem und daß nur jene Summenziffera am Ausgang des Rechenzyklus insgesamt 4 Operationsschritte durch- Addierwerkes zur Weiterverarbeitung verwendet wergeführt werden, aämlieh die Verschlüsselung des den, welche im zweiten Rechenzyklus entstehen.
2. Operanden mit der Zahl +6, die Durchführung 30 Das erfindungsgemäße Rechenwerk hat gegenüber der eigentlichen Addition, die teilweise Korrektur jenem der deutschen Patentschrift 861 476 den Vordes Ergebnisses, soweit erforderlich, und die Ent- teil, daß nur 2 anstatt der dort vorhandenen schlüsselung des Ergebnisses in allen Stellen. Würde 4 Operationsschritte erforderlich sind. Gegenüber der man ein derartiges Addierwerk für die Serienaddition deutschen Auslegeschrift 1 524 131 ist wohl der Zeit-Yerwenden, so würden diese 4 Sehritte hintereinander 35 aufwand bei dem erfindungsgemäßen Rechenwerk durchgeführt werden müssen. Damit wäre ein solches der gleiche, hingegen bietet letzteres den Vorteil, Rechenwerk für die Serienaddition von vornherein daß nur ein Additionswerk vorhanden ist anstatt ein zu zeitaufwendig. Additionswerk und eine Prüfschaltung bei der bein der deutschen Auslegeschrift 1 524 131 ist ein kannten Anordnung. Gegenüber dem Rechenwerk Serienrechenwerk dargestellt, bei welchem eine 40 der deutschen Auslegeschrift 1 198 092 ist das erlogische Schaltungsanordnung zur Vorabprüfung der findungsgemäße Rechenwerk wohl etwas langsamer, in 2 Schieberegistern stehenden Summanden vorge- hat demgegenüber aber den Vorteil des wesentlich sehen ist. Diese Prüfung erfolgt dahingehend, ob bei geringeren Aufwandes vorzuweisen,
der nachfolgenden Addition ein Übertrag zu er- Das erfindungsgemäße Rechenwerk arbeitet somit warten ist, und gegebenenfalls wird eine Korrektur- 45 dergestalt, daß im ersten Rechenzyklus zu jeder ziffer addiert. Die Verwendung einer derartigen Summenziffer eine dem betreffenden Code zuge-Vorabprüfung ist abhängig vom verwendeten ordnete Korrekturziffer aufaddiert wird und in einer Speichermedium und von vornherein nicht für jeden entsprechenden Auswerteschaltung festgestellt wird, Anwendungsfall geeignet. ob ein Dezimalübertrag vorliegt oder nicht. Ab-Bei der deutschen Auslegesehrift 1198 092, welche 50 hängig davon wird ein entsprechendes Steuerbit erebenfalls ein Serienrechenwerk zeigt, wird nur ein zeugt. Die unkorrigierte Summenziffer des ersten Rechenzyklus für die Addition vorgesehen, wobei Rechenzyklus geht verloren. In einem zweiten die Korrektur der Summenziffei im gleichen Rechenzyklus werden die beiden Dezimalzahlen Rechenzyklus wie die Addition erfolgt. Dies ge- nochmals addiert, wobei jedoch in diesem Zyklus, schieht dadurch, daß die im Additionswerk ent- 55 abhängig von dem Steuerbit, jeder Summenziffer eine stehende unkorrigierte Summe im Speicherregister dem verwendeten Code zugeordnete erste oder aber auf Grund der verwendeten Kippschaltungen und zweite Korrekturziffer zuaddiert wird. Am Ausgang weiterer logischer Schaltelemente korrigiert wird. des Additionswerkes entstehen im zweiten Rechen-Der Gesamtzeitaufwand beträgt insgesamt die Zeit zyklus die richtigen Summenziffern, die zur Weiterfür einen Rechenzyklus und die Verarbeitungszeit 60 verarbeitung zur Verfügung stehen,
einer Tetrade. Wegen des Aufwands an Kipp- Ein weiterer Vorteil des erfindungsgemäßen schaltungen und weiterer logischer Schaltelemente Rechenwerks ist es, daß nach dem gleichen Arbeitsist diese Anordnung nicht für die Lösung der der prinzip auch eine Subtraktion durchgeführt werden Erfindung gestellten Aufgabe geeignet. kann, wenn an Stelle eines Addierwerkes ein Ausgehend von diesem Stand der Technik, ist es 65 Subtrahierwerk verwendet wird und die Korrektur-Aufgabe der Erfindung, ein Rechenwerk anzugeben, ziffern entsprechend geändert werden,
welches zur Verarbeitung von im BCD-Code oder Weiterbildungen der Erfindung sind in den Unter-3-Exzpß-Code verschlüsselten Dezimalzahlen ge- ansprüchen gekennzeichnet.

Im folgenden sollen Ausführungsbeispiele der Er- können falsch oder richtig sein; eine Weiter-

findung an Hand der Zeichnung näher erläutert wer- verarbeitung oder Speicherung erfolgt nicht. Im Falle

den. Es zeigt eines Dezimalübertrages gibt die Schaltungs-

Fig. 1 ein Ausführungsbeispiel der Erfindung anordnung6 ein SteuerbitL, im Falle des Nichtunter Verwendung eines beliebigen Binärcodes, 5 vorliegens hingegen ein Steuerbit O ab. In dem

F i g. 2 ein Ausführungsbeispiel der Erfindung, Schieberegister 7 werden diese Steuerbits getaktet

welches speziell bei Verwendung von lostelligen, zwischengespeichert, für jede Dezimalstelle der

binärtetradisch verschlüsselten Dezimalzahlen An- Dezimalzahlen somit ein Steuerbit. Die Länge des

Wendung findet und hinsichtlich des Speicherplatzes Schieberegisters ist so bemessen, daß das der jeweils

der speichernden Anordnung minimisiert ist, io niedrigstwertigen Dezimalstelle der beiden Dezimal-

Fig. 3 den schematischen Aufbau des Addier- zahlen, welche als erste am Ausgang der Schiebewerkes, register 1 und 2 erscheinen, zugeordnete Steuerbit

F i g. 4 a den Aufbau der Auswahlschaltung für am Ende der Addition am Ausgang des Schiebe-

die Verwendung bei im BCD-Code oder 3-Exzeß- registers steht.

Code verschlüsselten Dezimalzahlen, 15 Der zweite Rechenzyklus wird nun dadurch ge-

Fig. 4b die Auswahlschaltung bei Verwendung kennzeichnet, daß auf der Leitung 9 das Signal L er-

von im BCD-Code binär verschlüsselten Dezimal- scheint. Nunmehr werden die inzwischen um-

zahlen, gelaufenen und erneut in die Schieberegister 1 und 2

Fig. 5 eine Schaltungsanordnung für eine be- eingeschriebenen Dezimalzahlen dem Addierwerk 3

sonders einfache Erkennung von Dezunalübertrageri. äö sin zweites Mal angebötea. Gleichzeitig werden von

In Fig. 1 sind mit 1 und 2 zwei als Umlauf- der Auswahlschaltung 4, abhängig von den auf speicher ausgebildete Schieberegister bezeichnet, in der Leitung 8 taktweise erscheinenden Steuerbits, welchen zwei 16stellige, binär verschlüsselte Dezi- Korrekturziffern an das Addierwerk 3 abgegeben, malzahlen gespeichert sind. Den Schieberegistern War im ersten Rechenzyklus bei der Addition der nachgeordnet ist ein Addierwerk 3 für die Addition as entsprechenden Dezimalstelle ein Dezimalübertrag von drei Variablen. Am dritten Eingang des Addier- erkannt worden, so war in das Schieberegister 7 ein Werkes liegt eine Auswahlschaltung 4, welche Steuerbit L eingeschrieben worden. Dieses Steuer-Korrekturziffern liefert, die dem verwendeten Binär- bit wird nun so interpretiert, daß die im ersten code zugeordnet sind. Mit 5 ist die Ausgangsleitung Rechenzyklus auf der Ausgangsleitung erschienene des Addierwerkes 3 bezeichnet, auf welcher die 30 Summenziffer ohne Addition der Korrekturziffer eine falschen sowie die richtigen Summenziffern er- falsche Summenziffer gewesen wäre und daß infolgescheinen. Außerdem ist eine Leitung 5 α aus dem dessen im zweiten Rechenzyklus dieser Summenziffer Addierwerk3 herausgeführt, welche die Übertrags- der entsprechenden Dezimalstelle dieser Korrekturbits führt. An diese Ausgangsleitung 5 a ist eine ziffer hinzugefügt werden muß. Die Auswahl-Schaltungsanordnung 6 zur Erkennung von Dezimal- 35 schaltung 4 wird somit von einem Steuerbit L auf übertragen angeschlossen, welche an ihrem Ausgang der Leitung 8 so gesteuert, daß an ihrem Ausgang Steuerbits L oder O abgibt abhängig davon, ob auf eine »erste« Korrekturziffer abgegeben wird,
der Ausgangsleitung 5 α ein Dezimalübertrag vorliegt War hingegen im ersten Rechenzyklus auf der oder nicht. Der Schaltungsanordnung 6 ist ein Ausgangsleitung 5 a kein Dezimalübertrag erSchieberegister 7 nachgeordnet welches zur Zwi- 40 schienen, so wurde von der Schaltungsanordnung 6 schenspeicherung der Steuerbits dient, wobei seine ein Steuerbit O abgegeben. Dieses Steuerbit O wird Taktfrequenz — entsprechend der verwendeten nun so interpretiert, daß das Hinzufügen einer ersten Speicherstellenzahl — gleich ist der Taktfrequenz Korrekturziffer bei der Addition der entsprechenden der Schieberegister 1 und 2 oder einen Bruchteil Dezimalstellen im ersten Rechenzyklus falsch gehiervon beträgt Der Ausgang des Schieberegisters 7 45 wesen war. Das heißt im zweiten Rechenzyklus darf ist über eine Leitung 8 mit dem Eingang der Aus- bei der nochmaligen Addition dieser Dezimalstellen wahlschaliung 4 verbanden. Über eise Steuer- diese Korrekrarziffer nicht sschr addiert werden, leitung 9 erhält die Auswahlschaltung 4 Signale, Erscheint also auf der Leitung 8 ein Steuerbit O, so welche den ersten oder den zweiten Rechenzyklus wird die Auswahlschaltung 4 in der Weise gesteuert, kennzeichnen. 50 daß sie eine »zweite« Korrekturziffer an das Addier-

Das beschriebene Rechenwerk arbeitet nach werk 3 abgibt. Diese Korrekturziffer ist wiederum

folgendem Prinzip: Im ersten Rechenzyklus, welcher abhängig von dem verwendeten Binärcode und be-

durch ein Signal 0 auf der Leitung 9 gekennzeichnet trägt bei einem BCD-Code O, hingegen bei einem

ist, werden die in den Schieberegistern 1 und 2 3-Exzeß-Code —3.

stehenden binärcodierten Dezimnlzahlen dem Addier- 55 Ia der vorbeschriebenen Weise werfen nun alle

werk 3 seriell entsprechend dem vorliegenden Takt Dezimalstellen der beiden Dezimalzahlen im Addier-

angeboten. Von der Auswahlschaltung 4 werden, werk aufaddiert und die entsprechenden Korrektur-

ebenfaHs entsprechend diesem Takt, dem Addier- ziffern hinzugefügt Auf der Ausgangsleitung 5 er-

werk Korrektorziffern angeboten, welche dem ver- scheinen die richtigen Summenziffern, die nunmehr

wendeten Binärcode entsprechen und die Korrektur 60 zur Weiterverarbeitung zur Verfugung stehen,

von etwa auftretenden Pseudoznlem ermöglichen. Die Wahl der Zähl der Bit-Speicherplätze im

Bei Verwendung des BCD-Code haben die ersten Schieberegister 7 hängt ab -von der Zahl der Dezi-

KorreizTu die ZaM 6, bei dem 3-Exzeß-Code malsteHen der Dizimalzahlen sowie davon, ob für

haben die Korrektnrziffem die Zahl +3. Im Addier- das Schieberegister7 der gleiche Takt wie für die

werk 3 werden diese drei Variablen addiert, und auf 65 Schieberegister 1 und 2 verwendet werden soll. Ist

der Ausgangsleitung 5 erscheinen Snmmenziffern; dies der Fall und sollen in dem Addierwerk 3

auf der Ausgangsleitung 5 α erscheinen dazugehörige 16stellige Dezimalzahlen verarbeitet werden, so wird

etwaige Dezimalüberträge. Diese Summenziffeni man, unter der Voraussetzung, daß die Zafaleu im

BCD-Code verschlüsselt sind, ein Schieberegister getaktetes Flip-Flop 19, dessen Eingang an der mit 60-BitrSpeicherplatz verwenden. Daß dieses Leitung 8, also dem Ausgang des Schieberegisters 7 Schieberegister nur 60 und nicht 64 Bit-Stellen auf- bzw. 3, liegt. Der Ausgang dieses Flip-Flops 19 ist weist, was an und für sich zu erwarten wäre, hat sowohl mit dem negierten Eingang eines UND-seinen Grund darin, daß die Steuerbits jeweils am 5 Gliedes 21 als auch über ein ODER-Glied 27 mit Ende der Berechnung einer Tetrade im ersten einem UNP-Glied20 verbunden. An dem zweiten Rechenzyklus entstehen, im zweiten Rechenzyklus Eingang des UND-Gliedes ?0 Hegt d&s Signal eines aber bereits zu Beginn der Berechnung einer Tetrade Korrekturziffern-Generators, welcher in der Zeichzur Verfügung stehen müssen. Für den Fall, daß die nung nicht dargestellt ist, da er für die Erfindung Taktfrequenz des Schieberegisters 7 unterschiedlich iq nicht wesentlich ist. Das Signal K dieses Kqrrektursein kann von jener der Schieberegister 1 und 2. ziffern-Generators ist dem verwendeten Binär-Code kann bei der Berechnung von 16stelligen, im angepaßt und, stellt beispielsweise bei einem BCD-Code binär verschlüsselten Dezimalzahien auch BCD-Cocje die Zahl 6, bei einem 3-Exzeß-Code die ein Schieberegister mit 16-Bit-Speicherplatz ver- Zahl i 3 dar. An dem UND-Glied 21 liegt ein wendet werden. Die Taktfrequenz des Schiebe- 15 Signal .K₀ an, welches, die erwähnte zweite Karrekturregisters muß dabei ein Viertel von jener der ziffer darstellt. Diese Korrekturziffer wird in einem Schieberegister 1 und 2 betragen. zweiten, ebenfalls nicht dargestellten Korrekturin F i g. 2 ist eine Variante des Rechenwerkes ziffern-Generator erzeugt und ist ebenfalls dem vernach F i g. 1 dargestellt, welche auf die Verarbeitung wendeten Code zugeordnet. Bei dem BCD-Code ist von im BCD-Code verschlüsselten 16stelligen Dezi- »0 dieses Signal 0, bei dem 3-Exzeß-Code —3. Am malzahlen besonders abgestimmt ist Dort ist an dritten Eingang des UND-Gliedes 21 und dem Stelle des Schieberegisters 7 ein Umlaufregister 10 negierten Eingang des ODER-Gliedes 27 Hegt vorgesehen, welches ein Schieberegister mit zwei schließlich das auf der Leitung 9 erscheinende Signal Teilen 11 und 12 enthält. Dabei hat der Schiebe- an, welches den ersten bzw. den zweiten Rechenregisterteil II drei Bit-Speicherplatz und der Schiebe- 25 zyklus kennzeichnet. Die Ausgänge der beiden registerteil 12 16-Bit-Speicherplatz. Das Einschreiben UND-Glieder 20 und 21 sind in einem ODER-Glied der Bits erfolgt über ein UND-Glied 13 sowie ein 22 zusammengefaßt, dessen Ausgang an dem Addier-ODER-Glied 14, das Wiedereinschreiben der Bits werk 3 liegt.

vom Ausgang des Schieberegisterteils 12 in den Das Flip-Flop 19 wird von den Steuerbits L des

Schieberegisterteil 11 erfolgt über ein UND-Glied 15 30 Schieberegisters 7 bzw. 3 gesetzt und behält diesen sowie das ODER-Glied 14. Die Ausgangsleitung 8 Schaltzustand während der Verarbeitung einer des Schieberegisters ist zwischen den Schieberegister- Dezimalstelle der Dezimalzahlen im Addierwerk 3 teilen 11 und 12 angeschlossen. Die Taktung erfolgt bei. Im ersten Rechenzyklus erscheint auf der über eine Leitung 16 mit der Taktfrequenz der Leitung 9 ein Signal 0, welches das Und-Glied 21 Schieberegister 1 und 2 mit einem Signal, welches 35 sperrt und das ODER-Glied 27 durchsteuert und nur während der Dauer des ersten Bits der Tetraden zusammen mit der Korrekturziffer K das UND-Glied logisch /. ist. Die Umlauffrequenz der Bits in dem 20 durchschaltet. Während des ersten Rechenzyklus Umlaufspeicher 10 ist höher als die Taktfrequenz liegt daher, wie bereits beschrieben, immer nur die der Schieberegister 1 und 2. Durch entsprechende Korrekturziffer K, also die erste Korrekturziffer, am Wahl dieses Verhältnisses ist es möglich, mit 19-Bit- 40 Addierwerk 3 an. Im zweiten Rechenzyklus erscheint Speicherplatz an Stelle des in der Fig. 1 erwähnten auf der Leitung9 ein Signal L, welches das UND-Schieberegisters mit insgesamt 60-Bit-Speicherplatz Glied 21 zur Durchschaltung vorbereitet und dn.s auszukommen, unter der Voraussetzung, daß die ODER-Glied 27 freigibt. Erscheint an der Leitung 8 Taktfrequenz des Umlaufspeichers 10 gleich sein soll ein Steuerhit L, so wird das Flip-Flop 19 gesetzt, jener der Schieberegister 1 und 2. 45 und in seinem Ausgang erscheint ein Signal L,

In F i g. 3 ist schematisch dargestellt, daß das welches über das ODER-Glied 27 das UND-Glied Addierwerk 3 aus zwei dem jeweils verwendeten 20 durchschaltet. Erscheint hingegen auf der Code angepaßten üblichen VoHaddierem 17 und 18 Leitung 8 ein Steuerbit O₁ so wird das Flip-Flop 19 besteht. Im Volladdierer 17 werden die beiden zurückgesetzt, an seinem Ausgang entsteht ein Dezimalzahlen addiert, im Volladdierer 18 die 50 Signal 0 und schaltet an dem UND-Glied 21 die Summe der beiden Dezimalzahlen und die Korrek- zweite Korrekturziffer K₀ durch, während gleichturziffer. Den Ausgang des Volladdierers 18 bilden zeitig das UND-Glied 20 gesperrt ist. Im Addierdie beiden Leitungen 5 und S a, von denen die werk 3 liegt somit die zweite Korrekturziffer K₀ an. erstere die Summe und die letztere ein etwaiges Bei der Auswahlschaltung gemäß F ig. 4 b, welche,

Übertragsbit führt. 55 wie bereits erwähnt, zur Verarbeitung von im

In Fig. 4a ist die Auswahlschaltung4 in einer BCD-Code binär verschlüsselten 16stelligenDezimal-Form dargestellt, welche die Verarbeitung von zahlen geeignet ist, unter Verwendung eines Schiebe-Dezhnalzahlen im BCD-Code oder 3-Exzeß-Code registers 7 mit 16-Bit-Speicherplatz und ein Viertel gestattet Insbesondere wird diese Ausbildung der Taktfrequenz, sind ein UND-Glied 23 und ein UND-Auswahlschaltung verwendet im Zusammenhang mit 60 Glied 24 mit einem negierten Eingang vorgesehen, «inem Schieberegister gemäß Fig. 1 mit 60-Bit- An den Eingängen des UND-Gliedes 23 liegen die Speicherplatz sowie mit einem Schieberegister gemäß erste Korrekturziffer Ä', die Steuerbits auf der Fig. 2. Eine Auswahlschaltung, welche besonders Leitung8 sowie die Bits auf der Leitung9 an. An teeignet ist für die Verarbeitung von im BCD-Code dem UND-Glied 24 liegen ebenfalls die erste fcnär verschlüsselten löstelligen Dezimalzahlen unter 65 Korrekturziffer K sowie, am negierten Eingang, das Verwendung eines Schieberegisters gemäß Fig. 1 Bit auf der Leitung9 an. Die Ausgänge der UND-•lit 16-Bit-Speicherplatz, ist in Fig. 4b dargestellt Glieder 23 und 24 sind in einem ODER-Glied 25 Die Auswahlschaltung nach Fig.4a enthält ein zusammengefaßt, dessen Ausgang wieder an dem

Addierwerk 3 liegt. Da bei dem BCD-Code die zweite Korrekturziffer K₀ 0 ist, kann auf die Erzeugung und Verarbeitung einer solchen Korrekturziffer verzichtet werden. Außerdem entfällt das Flip-Flop 19 der Fig. 4a dadurch, daß die Steuerbits auf der Leitung 8 wegen der herabgesetzten Taktfrequenz des Schieberegisters 7 ohnehin während vier Taktzeiten am Eingang des UND-Gliedes 23 anliegen.

Im ersten Rechenzyklus werden die Korrekturziffern K bei einem Signal 0 auf Leitung 9 an dem UND-Glied 24 durchgeschaltet. Im zweiten Rechenzyklus erfolgt eine Durchschaltung der Korrekturziffern K an dem UND-Glied 23 nur bei Vorliegen eines Steuerbits L auf der Leitung 8.

In F i g. 5 ist eine besonders einfache Realisierung

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der Schaltungsanordnung 6 gemäß F i g. 1 und 2 dargestellt, welche die Erkennung von Dezimalüberträgen gewährleistet. Diese Schaltung enthält ein UND-Glied 26, an dessen beiden Eingängen das auf der Leitung 5 α erscheinende Ubertragsbit des Addierwerkes 3 sowie ein Taktsignal anliegen. Dieses Taktsignal erscheint zu jenem Zeitpunkt, zu welchem die Verarbeitung der Bits einer Tetrade, d. h. einer Dezimalstelle der im BCD-Code binär verschlüsselten Dezimalzahl, erfolgt ist und ein etwaiger Dezimalübertrag von dieser Tetrade zur nächsten entstanden ist. Es handelt sich somit also immer um die fünfte Taktzeit bei der Verarbeitung einer Tetrade. Während dieser Taktzeit erfolgt im Addierwerk bereits die Verarbeitung des ersten Bits der nächstfolgenden Tetrade.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Rechenwerk für die Addition von zwei seriell vorliegenden, je Dezimalstelle binär verschlüsselten Dezimalzahlen, wobei für die Addition zwei Rechenzyklen benötigt werden, mit S einem Addierwerk, einer Schaltungsanordnung am Ausgang des Addierwerkes zum Erkennen von Dezimalüberträgen, die im Falle eines solchen jeweils ein entsprechendes Steuerbit abgibt, wobei diese Steuerbits zur Steuerung der Bildung der Summe, im zweiten Rechenzyklus dienen, dadurch gekennzeichnet, daß ein einziges Addierwerk (3) vorgesehen ist, welches zur Addition von drei Variablen geeignet ist lind dem die beiden zu addierenden, in je einem Umlaufspeicher (1,2) gespeicherten Ώ&±- malzahlen sowie dem verwendeten Code zu-=- geordnete Korrekturbits zugeführt werden, daß fexTier an die Schaltungsanordnung (6) zur Erkennung vonDezünalüberträgen eine speichernde ao Anordnung (7; 11,12) angeschlossen ist, welche die im ersten Rechenzyklus erzeugten Steuerbits zwischenspeichert, und daß der Ausgang dieser speichernden Anordnung (7,11,12) derart mit einer die Korrekturziffern abgebenden Auswahlschaltung (4) verbunden ist, daß die letztere im ersten Rechenzyklus ständig erste Korrekturziffern an das Addierwerk abgibt, wohingegen sie im zweiten Rechenzyklus in Abhängigkeit von den zwischengespeicherten Steuerbits bei der Bildung jener Summenziffern, bei denen im ersten Rechenzyklus Dezimalüberträge aufgetreten waren, erste und bei der Bildung der restlichen Summenziffern zweite Korrekturziffern abgibt, und daß nur jene Summenziffern am Ausgang des Addierwerkes zur Weiterverarbeitung verwendet werden, welche im zweiten Rechenzyklus entstehen.

2. Rechenwerk nach Anspruch 1 für die Addition von zwei seriell vorliegenden Dezimalzahlen, welche je Dezimalstelle im BCD-Code binär verschlüsselt sind, dadurch gekennzeichnet, daß am Ausgang des Addierwerkes eine Schaltungsanordnung (6) zur Erkennung von Dezimalüberträgen vorgesehen ist, welche ein UND-Glied (26) enthält, an dessen beiden Eingängen das die Überträge des Addierwerkes anzeigende Signal (5 a) sowie jenes Taktsignal (+5) anliegen, dessen Taktzeit auf die Verarbeitung des vierten Bits im vierten Takt einer jeden Tetrade folgt, und daß die Auswahlschaltung (4) im ersten Rechenzyklus nur erste Korrekturziffern, die Zahl 6, und im zweiten Rechenzyklus erste Korrekturziffern, die Zahl 6, und zweite Korrekturziffern, die Zahl 0, abgibt.

3. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungsanordnung (6) zur Erkennung von Dezimalüberträgen an jenem Ausgang (Sd) des Addierwerkes liegt, welcher die Übertragsbits führt.

4. Rechenwerk nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß das Addierwerk für drei Variable aus zwei hintereinandergeschalteten Volladdierern (17,18) besteht.

5. Rechenwerk nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß als speichernde Anordnung ein Schieberegister (7; 11,12) dient.

6. Rechenwerk nach Anspruch 5, dadurch gekennzeichnet, daß das Schieberegister (7) 4-Bit-Speicherplä&e weniger aufweist, als die im Addierwerk verarbeitete höchststellige Deaimalzahl Bits aufweist, und daß die Taktfrequenz des Schieberegisters (7) gleich ist jener, mit der die Bits der Dezimalzahlen seriell in dem Addierwerk verarbeitet werden.

7. Rechenwerk nach Anspruch 5, dadurch gekennzeichnet, daß bei Verwendung von im BCD-Code verschlüsselten Dezimalzahlen das Schieheregister (7) so viele Speicherplätze aufweist, wie, die größte im Addierwerk verarbeitete Zahl Dezimalstellen aufweist, und daß die Taktfrequenz des Schieberegisters ein Viertel von jener beträgt, mit der die Bits der Dezimalzahlen seriell im Addierwerk verarbeitet werden.

8. Rechenwerk nach Anspruch 5, dadurch gekennzeichnet, daß bei Verwendung von im BCD-Code verschlüsselten löstelligen Dezimalzahlen das Schieberegister als Umlaufspeicher (10) ausgebildet ist und aus zwei Teilen besteht, von denen der am Bit-Eingang liegende erste Teil (11) 3-Bit-Speicherstellen und der zweite Teil (12) 16-Bit-Speicherstellen aufweist, und daß die Entnahme der Bits für die Auswahlschaltung (4) zwischen dem ersten und zweiten TeU(Il, 12) erfolgt und daß die Taktfrequenz des Schieberegisters gleich ist jener, mit der die Bits der Dezimalzahlen seriell in dem Addierwerk verarbeitet werden.

9. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahlschaltung (4) ein bistabiles Flip-Flop (19) enthält, dessen Eingang mit der speichernden Anordnung (7; 11,12) und dessen Ausgang mit dem einen Eingang eines ODER-Gliedes (27) sowie mit dem negierten Eingang eines UND-Gliedes (21) verbunden ist, daß weiterhin am Ausgang des ODER-Gliedes (27) der eine Eingang eines weiteren UND-Gliedes (20) hegt, an dessen anderem Eingang die ersten Korrekturziffern (K) anliegen, daß ferner an dem UND-Glied (21) die zweiten Korrekturziffern (K₀) liegen, daß ein Signal (9) am dritten Eingang des UND-Gliedes (21) sowie am zweiten negierten Eingang des ODER-Gliedes (27) liegt und den zweiten Rechenzyklus kennzeichnet und daß schließlich die Ausgänge der beiden UND-Glieder (20,21) in ein ODER-Glied (22) münden, dessen Ausgang mit dem Addierwerk (3) verbunden ist.

10. Rechenwerk nach Anspruch 1 unter Verwendung von im BCD-Code verschlüsselten Dezimalzahlen, dadurch gekennzeichnet, daß der Ausgang der speichernden Anordnung (7; 11,12) mit einem Eingang eines ersten UND-Gliedes (23) verbunden ist, an dessen beiden anderen Eingängen Korrekturziffern (K) der Zahl 6 sowie ein den zweiten Rechenzyklus kennzeichnendes Signal (9) anliegen, daß ferner ein zweites UND-Glied (24) vorgesehen ist, an dessen negiertem erstem Eingang ein den ersten Rechenzyklus kennzeichnendes Signal und an dessen zweitem Eingang Korrekturziffern (k) der Zahl 6 anliegen, und daß schließlich die Ausgänge der beiden UND-Glieder (23, 24) in ein ODER-Glied (25) münden, dessen Ausgang mit dem Addierwerk (3) verbunden ist.