DE2760416C2 - Verzweigungssteueranordnung für eine elektronische Datenverarbeitungsanordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Verzweigungssteueranordnung für eine elek­ tronische Datenverarbeitungsanordnung gemäß dem Oberbegriff des Patentan­ spruchs 1.

Aus der US-Firmenschrift, J. Mick, J. Brick "Microprogramming Handbook" Advanced Micro Devices Inc., Nov. 1976, S. 1/1-1/5 ist eine Verzweigungs­ steueranordnung bekannt, bei der jedes Befehlswort aus 32 Bits besteht. Bei Mikroprozessoren der bekannten Anordnung ist am Ausgang des Speichers ein Pipeline-Register vorgesehen, während aus der Quelle der Speicheradressen ein Adressenmultiplexer verwendet wird. Dieser Adressenmultiplexer wird dazu be­ nutzt, entweder das Mikroprogramm-Zählregister oder das Pipeline-Register als Quelle für die nächste Adresse im Mikroprogrammspeicher zu benutzen. Die Ver­ zweigungsadresse besteht jeweils nur aus 9 Bits, so daß sie nur einen kleinen Teil des vollständigen 32-Bit-Worts besetzt, das an jedem Speicherplatz im Mikroprogrammspeicher abgespeichert ist. Die restlichen 24 Bits sind daher nicht ausgenutzt, müssen aber dennoch vorgesehen werden, da die normalen Be­ fehlswörter aus 32 Bits bestehen. Aus der US-Firmenschrift der Firma Advanced Micro Devices, Inc., "A Microprogrammed 16-Bit Computer", Sept. 1976, S. 1-26 ist ein 16-Bit-Computer bekannt, dessen Programmsteuerung Sprungbefehle und Verzweigungsbefehle zu Unterprogrammen ausführen kann. Die indizierten Sprung­ befehle und die unmittelbaren Sprungbefehle, die durch diese Programmsteuerung abgearbeitet werden können, bestehen aus Befehlen, die jeweils zwei 16-Bit- Wörter enthalten. Das erste Wort ist dabei der Operationskode "Sprung", der in einem Befehlsregister geladen und dekodiert wird. Wenn der Befehl ein indi­ zierter Sprungbefehl ist und die Kodebedingung wahr ist, dann wird eine tat­ sächliche Sprungadresse berechnet, und der Inhalt dieser Adresse wird in den Programmzähler eingegeben. Handelt es sich beim abzuarbeitenden Befehl um einen un­ mittelbaren Sprungbefehl, dann wird das zweite Wort des Befehls zu dem durch das X-Feld des Befehlsworts angegebenen Index-Wert addiert und direkt in den Programmzähler geladen. Somit wird bei jedem Sprungbefehlstyp das Adressenfeld zum Inhalt eines durch das X-Feld angegebenen Index-Registers addiert. Eine unmittelbare Verwendung des zweiten Befehlsworts als Verzweigungsadresse ist dabei nicht möglich.

Bisher war es beispielsweise nach der USA-Patentschrift 3 931 507 bekannt, eine einzige Befehlsverzweigungs- Operation anzuwenden, bei der die ganze Verzweigungsadresse als Teil des Verzweigungsbefehlsworts enthalten ist. In diesem Fall muß das Befehlswort länger als die Verzweigungsadresse sein, was, aus noch zu erläuternden Gründen, zu einer unwirt­ schaftlichen Ausnutzung der Siliziumfläche des Chips führen kann. Auch die Anwendung einer relativen Adressierung beispiels­ weise nach der USA-Patentschrift 3 919 532 war bekannt; in diesem Fall kann eine Verzweigung jedoch nur in einem Abschnitt des Festspeichers durch Ausführung eines Ver­ zweigungsbefehls erzielt werden. Ferner war es beispiels­ weise aus der USA-Patentschrift 3 988 604 bekannt, einen Programmzähler und ein Seitenadressenregister zum Adres­ sieren eines Festspeichers anzuwenden, wobei die Adresse im Programmzähler von einem Verzweigungsbefehl geändert wird, während das Seitenadressenregister für den Fest­ speicher von einem getrennten Befehl geändert wurde. Dieses Verfahren führt jedoch zu einer komplizierten Verzweigungsdecodierlogik.

Es hat sich gezeigt, daß die Anbringung der Verzweigungs­ adresse im Verzweigungsbefehl zu einer unwirtschaftlichen Ausnutzung der Siliziumfläche bei der Verwirklichung des Mikroprozessors oder des Rechners führen kann, weil das Befehlswort zwei oder mehr Bits länger als die Befehls­ wortadresse sein muß. Es sei beispielsweise ein Fest­ speicher betrachtet, der 512 Befehlswörter speichern kann, die einen Programmzähler mit neun Bitpositionen benutzen. Da zur Identifizierung eines Befehls als Verzweigungsbefehl und zur Ermöglichung bedingter Verzweigungen gewöhnlich zwei oder drei zusätzliche Bits notwendig sind, muß das ausgegebene Befehlswort dann beispielsweise zehn oder elf Bits aufweisen. In relativ einfachen Rechnern ist jedoch ein Befehls­ wort mit elf oder zwölf Bits länger als ein Befehls­ wort, das zum Decodieren der Gruppe möglicher Befehle notwendig ist.

Zum Decodieren von 512 Befehlswörtern einschließlich der Möglichkeit des Erkennens von Verzweigungsbefehlen werden nämlich nur neun Bitpositionen im Programmzähler benötigt. Die Verzweigungsanordnungen, die in den USA-Patentschriften 3 919 532 oder 3 988 604 beschrieben sind, arbeiten mit Be­ fehlswörtern, die in einen minimal konfigurierten Programm­ zähler nicht direkt geladen werden können. Somit muß ein Programmzähler vorgesehen werden, der mehr Bitpositionen enthält, als zum Decodieren der vorhandenen Befehlswörter benötigt werden. Dies erfordert auf der Oberfläche des Silicium-Chips, auf dem das Rechenwerk gebildet ist, zusätz­ lichen Platz.

Der Erfindung liegt die Aufgabe zugrunde, eine Verzweigungs­ steueranordnung der eingangs angegebenen Art so auszugestal­ ten, daß die Siliciumfläche des Chips möglichst wirksam aus­ genutzt wird, ohne daß die Fähigkeit zur Abarbeitung von Verzweigungsbefehlen einschließlich bedingter Verzweigungs­ befehle beeinträchtigt wird.

Diese Aufgabe wird gemäß der Erfindung mit Hilfe der im kennzeichnenden Teil des Patentanspruchs angegebenen Merkmale gelöst.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig. 1 eine Darstellung eines elektronischen Taschen­ rechners, der die Erfindung enthalten kann,

Fig. 2 ein Funktionsschaltbild des aus einem Chip bestehenden Rechners von Fig. 1,

Fig. 3 ein Funktionsblockschaltbild des aus einem Chip aufgebauten Rechners von Fig. 1,

Fig. 4a und 4b Zeitsteuersignale, die vom Taktgenerator im Rechner erzeugt werden, wobei die Zeitsteuersignale in repräsentativer Form dargestellt sind,

Fig. 5a und 5b die Form der in den Datenspeicherregistern des Rechners gespeicherten Datenwörter, die Masken­ codegruppen die in den Befehlswörtern im Fest­ speicher benutzt werden, sowie die Beziehung zwischen den Maskencodegruppen und den Datenwörtern.

Fig. 6a bis 6h die Form der verschiedenen Befehlswörter, die in der Tabelle I beschrieben sind,

Fig. 7a und 7b ein Logikschaltbild des Programmzählers der Anordnung,

Fig. 8 ein Logikschaltbild des Abschnitts des Befehlswort­ decodierers für die Decodierung von Rückkehrbefehlen, von Vollzugsbefehlen, von Abrufbefehlen und von Ver­ zweigungsbefehlen,

Fig. 9 ein Logikschaltbild des Abschnitts des Befehlswort­ decodierers zum Decodieren von Kennzeichenbefehlen,

Fig. 10 ein Logikschaltbild des Maskengeneratorabschnitts des Befehlswortdecodierers,

Fig. 11 ein Logikschaltbild des Abschnitts des Befehls­ wortdecodierers zum Decodieren der meisten Register­ operationsbefehle und einiger Rechenbefehle,

Fig. 12 ein Logikschaltbild der Befehlsregister-Steuer­ einheit, die Steuersignale für den Programmzähler er­ zeugt,

Fig. 13 ein Logikschaltbild eines Abschnitts der Verzweigungs­ logik des Rechners, der Bedienungscode-Flipflops, des Verzweigungs-Flipflops, des Abruf-Flipflops und des Befehlsregisters,

Fig. 14 ein Logikschaltbild des Übertrag-Flipflops und eines Abschnitts der Verzweigungslogik des Rechners,

Fig. 15 und 16 Logikschaltbilder der Kennzeichen-Flipflops des Rechners, und

Fig. 17 ein Logikschaltbild der Tastenfeld-Flipflops und der Entprellogik.

In Fig. 1 ist ein elektronischer Taschenrechner dargestellt, bei dem die Merkmale der hier zu beschreibenden Erfindung angewendet werden können. Der Rechner 1 enthält ein Tastenfeld 2 und eine Anzeige 3. Die Anzeige ist in einem Ausführungsbeispiele achtstellig, und sie besteht aus einem Feld aus Leuchtdioden, einer Fluoreszenzröhre, Flüssigkristall- Bauelementen oder anderen Anzeigevorrichtungen. Jedes der Zeichen in der Anzeige wird vorzugsweise als ein her­ kömmliches segmentiertes Zeichen ausgeführt, wobei vor­ zugsweise für jedes Zeichen sieben Segmente sowie ein Zusätzliches Element neben jedem Zeichen zur Anzeige eines Dezimalpunkts vorgesehen sind. Das Tastenfeld 2 enthält vorzugsweise eine Gruppe von Zifferntasten (0 bis 9) eine Dezimalpunkttaste (·) sowie mehrere Funktionstasten mit einer Additionstaste (+) , einer Subtraktionstaste (-), einer Divisionstaste (÷), einer Multiplikationstaste (×), einer Quadratwurzeltaste (√), einer Löschtaste (C) und einer Quadratwurzeltaste (x²). Außerdem können Tasten für Speicherfunktionen, beispielsweise eine Abspeichertaste (M) und eine Speicherabruftaste (MR) vorgesehen sein.

Fig. 2 ist ein Funktionsblockschaltbild eines auf einem Chip verwirklichten Rechners nach der Erfindung. Der hier dargestellte einzige Chip 10 ist in einem Gehäuse mit 28 Anschlußstiften untergebracht. Es sind natürlich Ver­ fahren bekannt, mit deren Anwendung die Anzahl der An­ schlußstifte reduziert werden kann, indem beispielsweise die Leitungen zum Abtasten der Anzeige und die Leitungen zum Abtasten des Tastenfeldes kombiniert werden können, wie in der USA-Patentschrift 3 884 816 erläutert ist. Es hat sich jedoch gezeigt, daß die Schaltungsplatte, an der der Rechner-Chip befestigt ist, vereinfacht werden kann, wenn das darauf angebrachte Leiterbahnmuster keine Über­ kreuzungspunkte aufweist. Falls Überkreuzungspunkte benötigt werden, dann muß die Schaltungsplatte mit Überbrückungs­ drähten, einer zweifach geführten Verdrahtung oder mit einer Verdrahtung in mehreren Ebenen ausgestattet werden, was die Herstellung der Schaltungsplatte schwieriger macht. Wie in Fig. 2 zu erkennen ist, wird durch Verwendung eines Gehäuses mit 28 Anschlußstiften für den Chip 10 die Notwendigkeit solcher Überkreuzungspunkte vermieden. Das Tastenfeld 2 kann unter Vermeidung von Über­ kreuzungspunkten in der in der USA-Patentschrift 3 911 234 angegebenen Weise ausgeführt sein.

In Fig. 3 ist ein Funktionsblockschaltbild eines aus einem Chip aufgebauten Rechners nach der Erfindung dargestellt, das die verschiedenen Schaltungen auf dem Chip 10 angibt. Eine genaue Beschreibung der verschiedenen Schaltungsein­ heiten erfolgt anschließend unter Bezugnahme auf die Fig. 8 bis 29, doch sei hier eine allgemeine Funktions­ beschreibung des Grundsystems im Zusammenhang mit Fig. 3 angegeben. Es sei bemerkt, daß bei dem Blockschaltbild von Fig. 3 eine durch eine einzige Linie dargestellte Ver­ bindung mehrere tatsächliche Leiterverbindungen repräsen­ tieren kann; zur Vereinfachung und Erleichterung der Darstellung kann eine einzige Leitung mehrere unter­ schiedliche Funktionen repräsentieren. Besonders breite Leitungen, beispielsweise die Leitung zwischen dem Fest­ speicher 30 und dem Befehlsregister 33, werden dazu benutzt, parallele Datenübertragungswege anzugeben, wie sie bei dem hier zu beschreibenden Ausführungsbeispiel der Erfindung angewendet werden. Die Register A bis D, M und das Rechenwerk 40 des Rechners arbeiten zwar seriell, doch ist zu erkennen, daß viele Merkmale dieses Rechners nicht auf die Anwendung paralleler oder serieller Daten- Übertragungswege beschränkt sind.

Die erfindungsgemäße Rechenanordnung enthält einen Befehls­ wortspeicher, vorzugsweise einen als Festspeicher 30 ausge­ führten Befehlswortspeicher. Der Festspeicher 30 reagiert auf eine aus neun Bits bestehende Adresse (PC₀-PC₈), die in einem Programmzähler 31 gespeichert ist, und er erzeugt ab­ hängig davon ein aus neun Bits bestehendes Befehlswort (R₀-R₈), das einem Befehlswortdecodierer 34 und einem Befehlswortregister 33 zugeführt wird. Der Programmzähler 31 schaltet normalerweise in einer pseudowahlfreien Weise weiter und adressiert den Festspeicher 30. Das in das Befehlsregister 33 geladene Befehlswort (I₀ bis I₈) entspricht dem aus dem Festspeicher 30 ausgegebenen Befehlswort (R₀ bis R₈) mit der Ausnahme, daß Befehlswörter, die Verzweigungs-, Abruf-, Rückkehr- oder Vollzugs -Befehlen entsprechen, nicht in das Befehlsregister 33 geladen werden. Anstelle des Empfangs eines Verzweigungs-, Abruf-, Rückkehr- oder Vollzugs-Befehls wird auf Grund der Wirkung der Befehls­ register-, Steuer/Verzweigungs-Logik 35 ein Nichtoperations­ befehl (NO-OP) darin geladen. Wie zu erkennen ist, arbeiten diejenigen Abschnitte des Befehlswortdecodierers 34, die Verzweigungs-, Abruf-, Vollzugs oder Rückkehr-Befehle decodieren abhängig von dem Befehlswort R₀ bis R₈ aus dem Festspeicher 30, Während andere Abschnitte des Befehls­ wortdecodierers 34 abhängig vom Befehlswort I₀ bis I₈ aus dem Befehlswortregister 33 arbeiten. Außerdem ist das Befehls- Wort, das auf einen der Adresse des Verzweigungsspeicherplatzes folgenden Verzweigungs- oder Abrufbefehl folgt, auch daran ge­ hindert, in das Befehlsregister 33 zu gelangen, wenn das Ver­ zeigungs-Flipflop 36 (latch) gesetzt ist.

Das Verzweigungsadressen-Befehlswort, das auf einen Ver­ zweigungsbefehl folgt, wird als Verzweigungsadresse in den Programmzähler 31 geladen, wenn (1) der Verzweigungs­ befehl ein unbedingter Verzweigungsbefehl ist oder (2) der Verzweigungsbefehl ein bedingter Verzweigungsbefehl ist und die Bedingung erfüllt wurde. Die Befehlsregister- Steuer/Verzweigungs-Logik 35 prüft den Zustand eines ausgewählten Kennzeichen-Flipflops 38, eines Übertrag- Flipflops 37, und eines "Erst"-Flipflops 2600 oder eine Kombination ausgewählter Tastenfeld-Flipflops 39, wenn ein bedingter Verzweigungsbefehl auftritt. Im Abschnitt A der Tabelle I sind die verschiedenen Verzweigungsbefehle angegeben, wobei die verschiedenen Kennzeichen und Flipflops genannt sind, die die Bedingung einer Verzweigung bilden können. Da die Befehlswörter vorzugsweise neunstellig sind, wird der Verzweigungs­ adressenbefehl direkt in den Programmzähler 31 eingegeben, wenn eine Verzweigung oder ein Abruf ausgeführt wird.

Das Verzweigungs-Flipflop wird durch Decodieren eines Verzweigungs-Befehls oder eines Abruf-Befehls gesetzt (siehe die Abschnitte A und B der Tabelle I), und es wird dazu benutzt, die Verzweigungsadresse daran zu hindern, in das Befehlsregister 33 geladen zu werden oder von den Abschnitten des Befehlswortdecodierers 34 decodiert zu werden, die auf das Befehlswort R₀ bis R₈ ansprechen. Ein Abruf-Befehl ist insofern ein spezieller Typ eines unbedingten Verzweigungsbefehls, als das nächste Befehlswort als die in den Programmzähler 31 geladene Verzweigungsadresse benutzt wird; zusätzlich wird jedoch die Adresse, zu der der Programmzähler 31 normalerweise weitergeschaltet worden wäre, in Unter­ programmregister 32 abgespeichert. Beim Auftreten eines Rückkehr-Befehls wird der Inhalt des Unterprogrammregisters 32 in den Programmzähler 31 unter der Steuerung durch die Befehlsregister-Steuer/Verzweigungslogik 35 geladen.

Der Vollzugs-Befehl ist ein wichtiges Merkmal der hier zu beschreibenden Rechneranordnung; er verhindert das Fort­ schalten der im Programmzähler 31 gespeicherten Adresse. Ferner wird der Vollzugs-Befehl nicht in das Befehls­ register 33 geladen, sondern der Inhalt des Befehls­ registers 33 wird automatisch mit einem Nichtoperations- Befehl(NO-OP) auf Null gestellt. Die Tastenflipflops 39, die eine Tastenspeichervorrichtung zum Speichern einer aus fünf Bits bestehenden Codegruppe bilden, werden aus einer pro­ grammierbaren Verknüpfungsmatrix 42 (PLA) für das Tastenfeld geladen, das Eingangssignale von der Tastenfeldabtasteinheit 42 über Puffer 43 und das Tastenfeld 2 decodiert, wodurch wiederum Tasteneingaben am Tastenfeld 2 decodiert werden. Die Tastenflipflops 39 speichern eine Codegruppe, die die zuletzt am Tastenfeld 2 gedrückte Taste repräsentiert. Die Entprell-Logik 34 ist vorgesehen, damit eine hardwaremäßige Entprellung von Tastenbetätigungen am Tastenfeld 2 erzielt wird. Die Ausgangssignale der Tastenfeldflipflops 39 können über eine Programmzähler-Eingabelogik 45 unter der Steuerung durch die Befehlsregister-Steuer/Verzweigungs- Logik 35 in den Programmzähler 31 oder über einen Serien­ umsetzer 46 in das Rechenwerk eingegeben werden, wenn ein Befehl zur Übertragung des Inhalts des Tastenfeldflipflops zum Register A (Abschnitt G, Tabelle I) decodiert worden ist.

Ein Abschnitt des im Befehlsregister 33 gespeicherten Befehlsworts wird über den Serienumsetzer 47 in die Steuereinheit 48 für den Eingang B des Rechenwerks 40 zur Erzielung ausgewählter arithmetischer Operationen mit Konstante geladen (siehe Abschnitt G, Tabelle I).

Ein Datenspeicher wird von den Schieberegistern A bis D und M gebildet, die dazu benutzt werden, zehnstellige Datenwörter mit dem in Fig. 5A dargestellten Format zu speichern. Für die Durchführung von Additions- oder Subtraktionsoperationen können nur die Inhalte der Register A und B in das Rechenwerk 40 (über die Eingabesteuereinheit 49 für den Eingang A und die Eingabesteuereinheit 48 für den Eingang B) eingegeben werden. Die Verbindungen der Register A und M mit dem Eingabesteuerwerk 49 Werden dazu benutzt, Daten mit dem Register A auszutauschen, wobei diese Austauschvorgänge über das Rechenwerk 40 durchgeführt werden, das dabei jedoch die Daten nicht verändert. Die Registereingabeeinheiten 50A bis 50D und 50M werden dazu benutzt, Rückführungswege sowie Datenübertragungs/ Austauschwege zu erzeugen. Die Eingabeeinheit 50A empfängt vorzugsweise die Ausgangssignale des Rechenwerks 40, so daß das Register A vorzugsweise das einzige Register ist, aus dem das Ausgangssignal des Rechenwerks 40 direkt geliefert werden kann. Im bevorzugten Ausführungsbeispiel des Rechners können auf diese Weise nur die Inhalte der Register A und B direkt in das Rechenwerk 40 zur Durchführung von arithmetischen Ope­ rationen eingegeben werden und die Ergebnisse der arithme­ tischen Operationen können nur direkt zum Register A zurück­ gegeben werden. Die Inhalte der weiteren Register C, D und M können nur bearbeitet werden, wenn die Inhalte der Register A oder B in die Register A oder B eingegeben sind. Der Inhalt des Registers C kann in das Register A eingegeben werden oder der Inhalt des Registers A kann in das Register C eingegeben werden; die Inhalte der Register A und C können auch ausgetauscht werden. In der gleichen Weise kann der Inhalt des Registers B in das Register C oder D eingegeben werden, und die Inhalte dieser beiden Register können vertauscht werden. Auch der Inhalt des Registers M kann in das Register A eingegeben oder mit dessen Inhalt vertauscht werden. Diese Einschränkungen bezüglich der Eingabe der Inhalte der Register A bis D und M in das Rechenwerk oder der Vorgänge zur Übertragung von Daten zwischen den Registern tragen zwar dazu bei, die Anzahl der zur Durchführung von arithmetischen Operationen benötigten Befehle zu erhöhen, doch hat sich gezeigt, daß durch (1) Einschränkungen der Hardware-Verbindung zwischen den verschiedenen Registern und dem Rechenwerk und (2) Ein­ schränkungen der Anzahl der verschiedenen Befehlstypen, die dann decodiert werden müssen, mehr an Siliziumfläche auf dem Chip gespart werden kann, als für das Vorsehen eigener Befehle im Festspeicher 30 zusätzlich benötigt wird. Diese besonderen Befehle treten beispielsweise auf, da vor dem Bearbeiten des Inhalts des Registers D im Rechenwerk der Inhalt des Registers D zunächst in das Register B eingegeben oder mit dessen Inhalt getauscht werden muß, wodurch ein zusätzlicher Registerbefehl vor einem arithmetischen Befehl eingefügt werden muß. Bei einem Rechner, der jedoch hauptsächlich einfache arithmetische Funktionen ausführt, führt dieses Verfahren zu Einsparungen der Siliziumfläche, die zur Verwirklichung des Rechner-Chips benötigt wird.

Der Inhalt des Registers A wird über die Anzeigelogik 52, die den Inhalt des Registers A zur Erregung entsprechender Segmente der Anzeige 3 decodiert, zu dieser Anzeige 3 ausgegeben.

Die Zeitsteuerung der Rechneranordnung

In den Fig. 4a und 4b sind die Zeitsteuersignale dar­ gestellt, die von dem auf den Chip 10 angebrachten Takt­ generator 51 erzeugt werden. Der Oszillator dieses Takt­ generators schwingt vorzugsweise mit einer Frequenz im Bereich von 150 bis 333 kHz mit einer Nennfrequenz von 200 kHz. Wie in Fig. 4a dargestellt ist, sind zwei Haupt­ taktphasen (Φ1 und Φ2) und zwei Vorladetaktphasen (Φ3 und Φ4) vorgesehen. Die Taktphase Φ3 hat während der ersten Hälfte der Taktphase Φ1 einen niedrigen Wert, und sie dient für diese als Vorladetaktphase. Die Taktphase Φ4 hat während der ersten Hälfte der Taktphase Φ2 einen niedrigen Wert, und sie dient für diese als Vorladetaktphase. Die Bit-Zeitsignale BT0 bis BT3 bilden jeweils eine Zeitperiode, die gleich den Taktphasen Φ1 und Φ2 ist, was gleich der Zeitperiode zum Takten eines Datenbits in den Rechner ist. Vier Bit-Zeit- Signale BT0 bis BT3 bilden die Zeitperiode, die zum Takten einer Datenstelle (4 Bit) erforderlich ist; sie bilden somit eine Stellenzeitperiode. Die Stellenzeitsignale DT0 bis DT9, von denen jedes eine Zeitperiode zum Takten einer Stelle (ent­ weder im BCD-Code oder im Hexadezimal-Code) in den Rechner bildet, bilden zusammen die Zeitperiode zum Eintakten aller zehn Stellen der Datenwörter. Vorstellen-Zeitsignale DT0E bis DT9E entsprechen den Stellenzeitsignalen DT0 bis DT9, jedoch werden sie um zwei Bit Zeitperioden früher erzeugt. 10 Stellenzeitperioden (DT0 bis DT9) sind ein Befehls­ zyklus mit einer Periodendauer von 640 µs bei der Nenntakt­ frequenz von 200 kHz. Aufeinanderfolgende Befehlszyklen werden als Zustandszeitperioden A bis G und P (STA bis STG und STP) bezeichnet, da die Segmente A bis G und P in der Anzeige im Verlauf der während der Anzeigeoperation auftretenden Zustandszeitperioden A bis G und P wiederholt eingeschaltet werden. Beta-Zeitperioden β0 bis β3 entsprechen den Bitzeitperioden BT0 bis BT3, jedoch sind sie negiert und um die Periodendauer von drei Vorladetaktzyklen Φ3 verkürzt.

Bei dem hier zu beschreibenden Rechner wird von einer mit Viertaktphasen arbeitenden MOS-Logik Gebrauch gemacht, bei der der Bedarf für die meisten Energieversorgungsleitungen auf dem Chip beseitigt wird, während es jedoch erforderlich ist, die Vorladezeiten zum Eliminieren möglicher Zeitbedingungs­ zustände sorgfältig auszuwählen. Für getaktete digitale Verknüpfungsglieder, die in Serie geschaltet sind, sollte die Schaltspannung invertierend sein, und ein mit der Taktphase Φ3 vorgeladenes Verknüpfungsglied sollte ein mit der Taktphase Φ4 vorgeladenes Verknüpfungsglied ansteuern, während umgekehrt ein mit der Taktphase Φ4 vorgeladenes Verknüpfungsglied ein mit der Taktphase Φ3 vorgeladenes Verknüpfungsglied ansteuern sollte. Ver­ knüpfungsglieder mit der gleichen Vorladephase können jedoch in Serie geschaltet werden, wenn ein statischer Negator dazwischengefügt ist. Bei der Darstellung der Logikschaltbilder des Chips 10 sind die getakteten Verknüpfungsglieder jeweils mit der Zahl 3 oder der Zahl 4 angegeben, damit die Vorladetaktphase (Φ3 oder Φ4) angezeigt wird, mit der das bestimmte Verknüpfungs­ glied eingeschaltet wird. Statische Verknüpfungsglieder sind mit dem Buchstaben "S" angegeben. Die Ausgangs­ signale der Verknüpfungsglieder sind mit einem Index versehen, der anzeigt mit welcher Taktphase (Φ3 oder Φ4) das Signal eingeschaltet wurde. Während zur Einsparung der Siliziumfläche auf dem Chip und zur Reduzierung des Energieverbrauchs diese Vorladelogik angewendet wird, hängen die Merkmale des beschriebenen Rechners nicht von der Anwendung einer solchen Logik ab.

Unter Berücksichtigung der oben erwähnten Vereinbarungen zeigen die Bitzeitsignale BTO₃, BT₁ usw. an, daß das Bit­ zeitsignal den angegebenen Wert "1" oder "0" hat, und daß das Signal von einer Verknüpfungsschaltung erzeugt wurde, die mit der Vorladetaktphase Φ3 eingeschaltet wurde. In den genauen Logikschaltbildern sind auch einige Zeitsteuersignale enthalten, die zuvor nicht beschrieben wurden; beispielsweise das Zeitsteuersignal 923, daß das Ziffernzeitsignal 9 und das Bitzeitsignal 2 aus einer mit der Vorladetaktphase Φ3 eingeschalteten Verknüpfungs­ schaltung anzeigt. Die gleiche Vereinbarung wird auch bei anderen Zeitsteuersignalen mit drei Ziffern angewendet.

Der Befehlssatz

Die Tabelle I gibt die Befehle an, die zur Steuerung des Betriebs des Rechners im Festspeicher 30 programmiert sind. Ein Satz von Befehlswörtern, die im Festspeicher 30 zur Aus­ führung dieses Rechners speicherbar sind, sind in der Tabelle II angegeben. Es ist zu erkennen, daß die Tabelle I zur Beschreibung verschiedener Befehlsworttypen in die Ab­ schnitte A bis G unterteilt ist. Jeder Befehlsworttyp bezieht sich auf einen in den Fig. 6a bis 6h angegebenen Typ, in denen das jeweilige Format des Befehlstyps darge­ stellt ist.

Verzweigungsbefehle im Abschnitt A zeigen an, ob die Ver­ zweigung unter einer Bedingung erfolgt; falls eine bedingte Verzweigung vorliegt, wird angegeben, welches Kennzeichen oder welches Flipflop die Verzweigungsbedingung angibt. Das Statusbit S wird benutzt, um anzuzeigen, ob bedingte Verzweigungen abhängig davon auszuführen sind, ob das ausgewählte Kennzeichen oder Flipflop gesetzt oder rück­ gesetzt worden ist. Das unmittelbar auf einen Verzweigungs­ befehl oder einen Abrufbefehl folgende Befehlswort gibt die Adresse an, die in den Befehlszähler 31 einzugeben ist. Es sei bemerkt, daß ein Befehlswort eine Länge von neun Bits hat und daß die Länge des Programmzählers ebenfalls neun Bits beträgt. Üblicherweise war die Verzweigungsadresse ein Teil des Verzweigungsbefehls, was typischerweise zwangs­ läufig dazu führte, daß das Befehlswort länger als die in den Programmzähler 31 geladene Adresse war. Es hat sich jedoch gezeigt, daß die Siliziumfläche des Chips wirksamer ausgenutzt werden kann, wenn das Befehlswort auf die gleiche Länge wie die Programmzähleradresse gekürzt wird. Dies kann dadurch erreicht werden, daß eine Verzweigung mit der Dauer Von zwei Befehlszyklen angewendet wird, wobei das erste Befehlswort ein Verzweigungsbefehl ist, während das zweite Befehlswort eine Verzweigungsadresse ist. Dies ist ein wichtiges Merkmal des hier zu beschreibenden Rechners, das zur Reduzierung der Siliziumfläche beiträgt, die zur Verwirklichung des Rechnerchips benutzt wird.

Die Formate der Unterprogramm- und Vollzugsbefehle, deren Funktionen zuvor beschrieben worden sind, sind im Abschnitt B der Tabelle I angegeben.

Die arithmetischen Befehle des Abschnitts C der Tabelle I sind auf Operationen unter Einbeziehung des Registers A und eine Konstante oder auf Operationen unter Einbeziehung des Registers A und des Registers B beschränkt. Wie zuvor erörtert wurde, besteht ein wichtiges Merkmal der Erfindung darin, die gesamte, zur Verwirklichung eines elektronischen Rechners benötigte Siliziumfläche auf dem Chip zu reduzieren. Die Masken, die für die arithmetischen Befehle erzeugt werden können, sind in Fig. 5b angegeben. Die Abschnitte D bis G der Tabelle I enthalten die Befehle zur Durchführung von Verschiebevorgängen des Inhalts des Registers A, zum Austausch von Inhalten der verschiedenen Register untereinander, zum Setzen und zum Rücksetzen ausgewählter Kennzeichen und zum Eingeben der Inhalte der Tastenflipflops 39 ins das Register A.

Das Datenwortformat und die zugehörige Maske

In Fig. 5a ist das Format der in den Registern A bis D und M gespeicherten Datenwörter dargestellt. Wie zuvor erwähnt wurde, besteht jedes Datenwort aus zehn Stellen in serieller Form, und jede Stelle besteht aus vier seriellen Bits. Ein vollständiges Datenwort enthält also 40 (10 × 4) Bits. Mit dem Stellenzeitsignal DT0 werden die Daten­ wörter in den Registern A bis D und M gespeichert, wie in Fig. 5a dargestellt ist. Das bedeutet, daß die niedrigstwertige Stelle D₀ in dem Abschnitt der Register A bis D und M abgespeichert wird, der zur Eingabe in die Eingabe Steuereinheit 49 oder in die Eingabesteuereinheit 48 oder zum Zurückführen über die Eingabelogikeinheiten 50B bis 50D und 50M bereit ist, je nachdem, was gerade erforderlich ist. Die höchstwertige Stelle D₉ speichert eine hexadezimale Codegruppe, die die Position des Dezimalpunkts anzeigt. Die nächsthöchstwertige Stelle D₈ enthält die Überlaufstelle für Überträge außerhalb des normalen achtstelligen Feldes. Die Stellenpositionen D₇ bis D₀ enthalten acht Stellen der binär codierten Dezimal­ daten.

In Fig. 5b sind Maskencodegruppen dargestellt, die in die arithmetischen Befehlswörter im Festspeicher 30 eingefügt werden können. Der Satz der Befehlswörter, der von Masken­ codegruppen Gebrauch macht, ist im Abschnitt C der Tabelle I angegeben. Die vom Befehlsdecodierer 34 erzeugten Masken zeigen der B-Eingabesteuereinheit 48 an, (1) welche Stellen des zehnteiligen Datenworts zur Addition oder zur Subtraktion von entsprechenden Stellen des Inhalts des Registers A aus dem Register B in das Rechenwerk 40 durchzugeben sind, oder (2) welche Stellen des Inhalts des Registers A zum Ausgangssignal des Serienumsetzers 47 während einer Konstanten Addition addiert werden sollen. Wie in Fig. 5b zu erkennen ist, sind fünf Masken mit den Codegruppen 000 bis 011 und 111 vorgesehen, und sie sind jeweils einem unterhalb der Dar­ stellung eines zehnstelligen Datenworts angegebenen Recht­ eck zugeordnet. Den von dem Rechteck, das einer bestimmten Maske zugeordnet ist, umschlossenen Stellen wird von der Maskendecodierlogik im Befehlswortdecodierer 34 erlaubt, einer arithmetischen Operation zum Rechenwerk 40 zu gelangen. Wie im Zusammenhang mit der genauen Erörterung der Masken­ logik zu erkennen sein wird, haben die Maskencodegruppen zur Folge, daß die B-Eingabesteuereinheit 48 in zeitlich gesteuerter Beziehung mit den Daten arbeitet, die vom Register A über die A-Eingabesteuereinheit 49 in das Rechenwerk gelangen. Wie aus Fig. 5b zu erkennen ist, sind drei mögliche Masken­ codegruppen vorgesehen, die nicht definiert sind, nämlich die Codegruppen 100, 101 und 110. Die Maskencodegruppe 110 erzeugt eine Maske für die niedrigstwertige Stelle, jedoch kann sie nur zusammen mit einer Operation zur Eingabe des Standes eines Tastenflipflops in das Register A benutzt werden (siehe Abschnitt G der Tabelle I). Die Maskencodegruppen 101 und 110 erzeugen überhaupt keine Maske durch die B-Eingabesteuereinheit 48, sondern sie sind für die Decodierung der Gruppe von Kennzeichenoperationsbefehlen, bzw. von Registeroperationsbefehlen reserviert.

Beschreibung der Logikschaltbilder

Die verschiedenen Teile der Anordnung von Fig. 3 werden nun im Zusammenhang mit den Fig. 8 bis 12 beschrieben, in denen die Einzelheiten der auf dem Chip 10 zur Bildung der im Blockschaltbild von Fig. 3 angegebenen Schaltungseinheiten benutzten Logikschaltungen angegeben sind. In der folgenden Beschreibung wird auf Signale Bezug genommen, die an vielen Stellen auf dem Chip 10 zur Verfügung stehen. Es sei daran erinnert, daß der digitale Signalwert "0" einer negativen Spannung, nämlich der Spannung V_DD, entspricht, während der digitale Signalwert "1" der Spannung mit dem Wert 0 V, d. h. der Spannung V_SS, entspricht. Ferner sei daran erinnert, daß die in den Figuren wiedergegebenen P- Kanal-MOS-Transistoren leitend sind, wenn an ihren Gate- Elektroden der digitale Signalwert "0", d. h. eine negative Spannung, anliegt. Wenn ein digitales Signal, auf das Bezug genommen wird, keinen Querstrich über dem Signalnamen hat, dann ist das Signal als "wahr" zu interpretieren; das bedeutet, daß der Binärwert "1" die Anwesenheit des Signals (V_SS) anzeigt, während der Binärwert "0" das Fehlen des Signals (V_DD) anzeigt. Signalnamen, über denen ein Quer­ strich angebracht ist, geben eine "falsche" Logik an; das bedeutet, daß der Binärwert "0" (V_DD) die Anwesenheit des Signals angibt, während der Binärwert "1" (V_SS) anzeigt, daß das Signal nicht vorhanden ist. Ferner sei daran er­ innert, daß die Zahl 3 in einem getakteten Verknüpfungsglied anzeigt, daß als Vorladephase die Taktphase Φ3 benutzt wird, während die Zahl 4 im getakteten Verknüpfungsglied anzeigt, daß als Vorladephase die Taktphase Φ4 benutzt wird. Der Buchstabe S im Verknüpfungsglied zeigt an, daß dieses Verknüpfungsglied statisch betätigt wird.

In den folgenden Zeichnungen werden drei- oder vierstellige Zahlen zur Bezeichnung der dargestellten digitalen Schaltungs­ elemente benutzt. Die erste Stelle der dreistelligen Zahl und die ersten zwei Stellen einer vierstelligen Zahl geben die spezielle Figur an, in der das Schaltungselement darge­ stellt ist und in deren Zusammenhang es beschrieben wird. Für solche mit Zahlen versehenen Bauelemente wird in der folgenden Beschreibung nicht besonders auf die Figur Bezug genommen, in der das Bauelement dargestellt ist.

Der Programmzähler

In den Fig. 7 und 7b ist ein Logikschaltbild des Programmzählers 31 dargestellt. Der Programmzähler 31 enthält ein neunstufiges Schieberegister mit den Stufen 800 bis 808, die jeweils mehrere UND-Glieder (800a bis 800e) enthalten, deren Ausgang an ein mit der Vorladetaktphase Φ3 getaktetes NOR-Glied angeschlossen sind. Der Ausgang des NOR-Glieds ist mit einem Negator mit einer Vorladung durch die Taktphase Φ4 angeschlossen. Eines der UND-Glieder (bei­ spielsweise das UND-Glied 800a) arbeitet abhängig vom Aus­ gangssignal des Negators und abhängig von einem "HOLD"- Steuersignal. Das UND-Glied 800b arbeitet abhängig vom Steuersignal "KTPC" (Tastenfeldflipflop zum Programm- Zähler) und abhängig von einem Ausgangssignal des Tastenfeldflip­ flops in diesem Fall des Tastenfeldflipflops KL16. Das UND-Glied 800c arbeitet abhängig vom Ausgangssignal der Rückkopplungslogik 809 und von einem Steuersignal INCPC (Programmzähler Fortschalten). Das UND-Glied 800d arbeitet abhängig vom Ausgangssignal des Festspeichers 30 und vom Steuersignal RTPC (Festspeicher zum Programmzähler). Schließ­ lich arbeitet das UND-Glied 800e abhängig vom Ausgangs­ signal eines Unterprogrammregisters 32 und von einem Steuer­ signal SRTPC (Unterprogramm zum Programmzähler). Jedes der UND-Glieder in den anderen Stufen 801 bis 808 stimmt mit den zuvor beschriebenen UND-Gliedern überein mit der Ausnahme, (1) daß das Eingangssignal des der Fortschaltung dienenden UND-Glieds (beispielsweise 801c vom Ausgang der vorangehenden Stufe abgeleitet wird, und (2) daß nur ausgewählte Stufenausgangssignale vom Tastenfeldflipflop empfangen. Aus diesem Grund sind zum UND-Glied 800b äquiva­ lente UND-Glieder nicht in allen Stufen vorgesehen. Die Rückkopplungslogik 809 arbeitet abhängig vom Ausgangs­ signal der Stufen 804 und 808, und sie ergibt eine Antivalenzfunktion; somit erfolgt jedes Fortschalten der Adresse im Programmzähler in einer pseudowahlfreien Art und Weise. In der Tabelle II sind die Befehlswörter in logischer Reihenfolge angegeben, so daß die pseudo­ wahlfreie Zählung, die vom Programmzähler 31 erzeugt wird, dargestellt wird. Für den Fachmann ist erkennbar, daß der Programmzähler 31, der neun Stufen enthält, in pseudobeliebiger Art und Weise durch 511 der 512 möglichen Zustände zählt. Das "HOLD"-Signal wird dazu benutzt, die gerade im Programmzähler 31 enthaltene Adresse fest­ zuhalten, während das Signal INCPC zu einer pseudo­ beliebigen Fortschaltung der Zahl im Programmzähler führt. Wenn an keiner der Leitungen HOLD, KTPC, INCPC, RTPC oder SRTPG ein Signal vorhanden ist, wird in den Programmzähler 31 automatisch der Wert "1" geladen. Die Ausgangs­ signale der verschiedenen Programmzählerstufen PC0 bis PC8 werden dem Festspeicher 30 und einem Eingang des Unter­ programmregisters 32 zugeführt.

Das Unterprogrammregister 32 bildet einen 9-Bit-Adressen- Speicher mit Flipflopschaltungen 810 bis 818. Jede Flipflop­ schaltung des Unterprogrammregisters arbeitet abhängig vom Ausgangssignal des Programmzählers 31 in der Weise, daß der Inhalt der Flipflopschaltung abhängig von einem NPSCR-Signal geladen wird und daß die darin gespeicherte Adresse abhängig von einem -Signal festgehalten wird.

Der Befehlsspeicher

Der Befehlsspeicher ist vorzugsweise als ein 512-Bit- Festspeicher 30 ausgeführt. Der Festspeicher 30, der in diesem Rechner benutzt wird, ist im einzelnen nicht dargestellt; er reagiert auf die vom Programmzähler 31 gelieferte Adresse (PC0 bis PC8) und er ist vorzugsweise ein solcher Festspeicher, wie er in der USA-Patent­ schrift 3 934 233 beschrieben ist. Die Verwendung eines solchen Festspeichers ermöglicht eine beträchtliche Reduzierung seiner Abmessungen im Vergleich zu bisher benutzten Festspeichern, bei denen für fünf oder mehr P-Diffusionen eine Masseleitung benutzt wurde. Der Fest­ speicher 30 kann mit Befehlswörtern zur Verwirklichung eines elektronischen Rechners programmiert werden.

Der Befehlswortdecodierer

In Fig. 8 ist ein Teil der Decodierlogik dargestellt, die zum Decodieren der Rückkehr-, Vollzugs-, Abruf- und Verzweigungsbefehle (RETURN, DONE, CALL, BRANCH) benutzt wird, das NAND-Glied 900 ist so angeordnet, daß es den Rückkehr-Befehl decodiert, während das NAND- Glied 501 den Vollzugs-Befehl decodiert. Das NAND- Glied 902 decodiert den Abruf-Befehl, und das NAND- Glied 903 decodiert Verzweigungs-Befehlen. Die NAND- Glieder 900 bis 903 reagieren also auf das Befehlswort aus dem Festspeicher 30 und auf das Signal . Das Signal wird von der Verzweigungsflipflopschaltung 20 geliefert, und es zeigt an, daß die auf einen Verzweigungs- Befehl folgende Adresse anschließend aus dem Festspeicher ausgegeben wird; das Signal macht also die NAND- Glieder 900 bis 903 unwirksam, so daß sie die Verzwei­ gungsadresse nicht decodieren. Die NAND-Glieder 900 bis 903 arbeiten abhängig vom Befehlswort aus dem Festspeicher 30, und nicht abhängig vom Befehlswort im Befehlsregister 33 (das kein Verzweigungs-, Abruf-, Rückkehr- oder Vollzugs­ befehl sein kann). Die NAND-Glieder 900 bis 903 bilden also einen Befehlsdecodierer zum Decodieren der Befehlswörter aus dem Festspeicher 30.

In Fig. 9 sind mehrere NAND-Glieder 1000 bis 1008 dargestellt, die decodieren, welches Kennzeichen-Flipflop 38 durch eine Kennzeichenoperation adressiert ist. Da die NAND-Glieder 1000 bis 1008 abhängig von Befehlswörtern aus dem Befehlsregister 33 arbeiten, das nicht mit einem Verzweigungs-Befehl oder einem Verzweigungsadressen-Befehl geladen wird, brauchen sie die Bits I₀ oder I₁ eines Befehlsworts nicht decodieren. Außerdem reagieren die NAND-Glieder 1000 bis 1004 und 1007 nicht auf das Bit I₅, das eine Setz- oder Rücksetz-Funktion anzeigt, da die Kennzeichenflipflops 2200 bis 2205 auf das Bit I₅ reagieren.

Der Befehlsdecodierer 34 enthält einen Maskengenerator zur Steuerung der über die B-Eingabesteuereinheit 48 in das Rechenwerk 40 eingegebenen Stellen, wie oben beschrieben wurde. Die UND-Glieder 1100 bis 1104 decodieren in den aus dem Befehlsregister 33 ausgegebenen arithmetischen Befehlswörtern die Masken für die niedrigstwertige Stelle (LSD), für die höchstwertige Stelle (MSD), für den Überlauf (OVF), für den Dezimalpunkt (DPT) und für die Mantisse (MANT). Die Verschiedenen arithmetischen Befehle sind im Abschnitt C der Tabelle I angegeben, und die verschiedenen Masken sind in Fig. 5b angegeben. Das UND-Glied 1100 arbeitet nicht nur abhängig von den Bits des Befehlsworts, die eine LSD- Maske bilden, sondern auch abhängig vom Ausgangssignal eines ODER-Glieds 1105. Das ODER-Glied 1105 arbeitet ab­ hängig von den Bits I₅ bis I₈ des Befehlswerts, und es macht die LSD-Maske ungültig, wenn ein Nichtoperations­ befehl auftritt. Ein Nichtoperationsbefehl ist als arithmetische Operation definiert, bei der die Konstante 0 zum Register A addiert wird (Abschnitt C der Tabelle I); diese Addition wird jedoch nicht ausgeführt, sondern die Datenwörter laufen lediglich um. Die LSD-Maske wird in diesem Zeitpunkt ungültig gemacht, so daß die Addition nicht ausgeführt wird. Die Durchführung der Addition würde natürlich die Zahl im Register A nicht verändern; jedoch könnte auf Grund der Addition das geändert werden, was zuvor in das Übertragflipflop 37 als Ergebnis früherer arithmetischer Operationen geladen worden ist. Damit also ein Nichtoperationsbefehl ein wahrer Nichtoperationsbefehl ist, darf das Übertragflipflop 37 nicht geändert werden. Folglich wird die LSD-Maske für diesen speziellen Befehl nicht erzeugt, was der Grund für die Decodierung der I₅ bis I₆-Bits im ODER-Glied 1105 ist. Die Ausgangssignale der NAND-Glieder 1100 bis 1104 werden einem NOR-Glied 1106 zugeführt, dessen Ausgangssignal über Übertragungsglieder geliefert wird, die von den Signalen β₀ und β₃ gesteuert werden. Das Ausgangssignal des vom Signal β₃ gesteuerten Übertragungsglieds wird drei Negatoren 1107 bis 1109 zugeführt, damit die Signale , , , und er­ zeugt werden. Die erste Zahl gibt dabei die Bitzeitperiode an, und die zweite Zahl zeigt die Vorladezeitperiode des speziellen Maskensignals an. Die UND-Glieder 1100 bis 1104 arbeiten abhängig von den Signalen DT0E, DT7E, DT8E, DT9E und zur Erzeugung der entsprechenden Maske an der entsprechenden Stellenzeitperiode gemäß dem in Fig. 5b angegebenen Masken­ schema.

In Fig. 11 ist der Abschnitt des Befehlswortdecodierers 34 dargestellt, der zum Decodieren der meisten Register- Operationsbefehle (Abschnitt E, Tabelle I) und einiger arithmetischer Befehle (Abschnitt C, Tabelle I) benutzt wird. Die NAND-Glieder 1200 bis 1204 decodieren das Befehls- Wort im Befehlsregister 33, und sie erzeugen die Signale BD, BC, AB, CA bzw. MA. Das Signal BD gibt an, daß entweder ein Übertragungsbefehl zum Übertragen des Inhalts des Re­ gisters B in das Register D (B→D) oder ein Austausch­ befehl zum Austauschen der Inhalte dieser Register (B/D) decodiert worden ist. Die gleiche Vereinbarung gilt auch für die Signale BC, AB, CA und MA. Wie zu erkennen ist, gibt das Bit I₅ an, ob an der Eingabelogik 50B und der Eingabelogik 50M zu den Registern B und D und am Eingang des Rechenwerks 40 an der A-Eingabesteuereinheit 49 eine Austausch- oder Übertragungsoperation decodiert worden ist. Das zusammengesetzte Verknüpfungsglied 1205 erzeugt das Signal AC, indem entweder ein Übertragungsbefehl A→C oder ein Austauschbefehl C/A, jedoch kein Über­ tragungsbefehl CRA decodiert worden ist.

Das zusammengesetzte Verknüpfungsglied 1209 decodiert das Bit A/Φ in zwei Typen arithmetischer Befehle, nämlich im Befehl A ± B oder im Befehl A+K. Das zusammengesetzte Verknüpfungsglied 1206 decodiert das Signal . Wenn das Signal den Wert "1" hat, wird das Ausgangssignal des Registers A nicht durch die A-Eingabesteuereinheit 49 übertragen, was im Verlauf von Verschiebeoperationen oder im Verlauf von Registeroperationen unter Beteiligung des Registers A erfolgt, die andere Operationen als die Übertragungsbefehle A→B und A→C sind. Unter allen anderen Bedingungen wird das Ausgangssignal des Registers A an die A-Eingabesteuereinheit 49 angelegt, so daß der normale Datenrückführungsweg für das Register A über die A-Eingabesteuereinheit 49 zum Rechenwerk 40 und über die Eingabelogik 50A wieder zurück zum Register A führt. Wenn der Inhalt des Registers A lediglich umläuft, werden natürlich keine Daten über die B-Eingabesteuereinheit 48 übertragen, da ein Maskensignal fehlt.

Das NAND-Glied 1207 decodiert den Befehl zur Übertragung des Inhalts des Tastenflipflops zum Register A (siehe Abschnitt a, Tabelle I), und es erzeugt abhängig davon das Signal M4. Das NAND-Glied 1208 decodiert im Verlauf arithmetischer Operationen unter Beteiligung der Register A und B die Mantissenmaske MANT zur Erzeugung eines BCD- Signals, das dem Rechenwerk 40 signalisiert, eine auto­ matische BCD-Korrektur durchzuführen. Wie zu erkennen ist, arbeitet das Rechenwerk bei anderen Betriebsbedingungen automatisch hexadezimal.

Die obige Erörterung des Befehlswortdecodierers 34 berück­ sichtigte die meisten Decodierungen der in der Tabelle I angegebenen Befehlswörtern. Wie zuvor angegeben wurde, sind ausgewählte Bits mancher Befehlswörter nicht im Befehls­ wortdecodierer 34, sondern örtlich decodiert worden. Die Decodierung dieser bestimmten Abschnitte der Befehls- Wörter wird anschließend im Zusammenhang mit den Bau­ elementen erläutert, die diese Bits der Befehlswörter decodieren.

Wie zu erkennen ist, arbeiten die Abschnitte des Befehls- Wortdecodierers, die zur Steuerung der Kennzeichenlogik (Fig. 9), des Maskengenerators (Fig. 10) und der Register­ operationen (Fig. 11) benutzt werden, abhängig vom Befehls­ wort im Befehlsregister 33, so daß diese Decodierer keine Verzweigungs-, Verzweigungsadressen-, Abruf-, Rückkehr- oder Vollzugs-Befehle decodieren müssen, die nicht in das Befehls­ register 33 geladen werden. Der Nichtoperationsbefehl, der dann in das Befehlsregister 33 geladen ist, ermöglicht lediglich den Umlauf der Daten in den Registern A bis D und M. Die zuvor beschriebenen Decodiererabschnitte bilden somit den Befehlswortdecodierer zum Decodieren des aus dem Befehlsregister 33 ausgegebenen Befehlsworts.

Die Befehlsregister-Steuer/Verzweigungs-Logik

Die Befehlsregister-Steuer/Verzweigungs-Logik ist in den Fig. 12, 13 und 14 dargestellt. Das Verzweigungsflipflop 36, das von den Verknüpfungsgliedern 2000 gebildet wird, wird abhängig von einem am NOR-Glied 2020 empfangenen Ver­ zweigungs- oder Abruf-Befehl für die Dauer eines Befehls­ zyklus gesetzt. Die Ausgangssignale BL und des Verzweigungs­ flipflops 36 zeigen an, daß das nächste aus dem Festspeicher 30 ausgegebene Befehlswort ein Adressenwort ist, das als Adresse und nicht als Befehl decodiert werden soll.

Die Signale RTPC, INCPC, HOLD, SRTPC und KTPC, die bei der Steuerung des Programmzählers 31 benutzt werden und vorher im Zusammenhang mit den Fig. 8a und 8b erläutert wurden, werden von den Verknüpfungsgliedern 1900 bis 1904 erzeugt. Es sei nun ein Verzweigungsbefehl betrachtet, der zur Erzeugung des Signals RTPC führt, wenn (1) die angezeigte Bedingung erfüllt ist, oder (2) eine unbedingte Verzweigung vorliegt; das Verknüpfungsglied 2001 decodiert in diesem Fall die Gruppe der Verzweigungsbefehle (einschließlich der Abruf-, Rückkehr- und Vollzugsbefehle - wobei die Bits R₀ und R₁ des Befehlsworts den Wert "1" haben). Das Verknüpfungsglied 2001 erlaubt, daß eine Gruppe von Bedingungs­ code-Flipflops 2002 bis 2007 mit den Bits R₈ und R₂ bis R₆ des Befehlsworts geladen wird, wenn eine Verzweigungs- Operation angezeigt wird. Das Flipflop 2002 wird mit dem Statusbit R₈ geladen, während die Flipflops 2003 bis 2007 mit den fünf Bits geladen werden, die entweder anzeigen, welche Bedingung geprüft werden soll, oder anzeigen, daß die Verzweigung unbedingt erfolgen soll (siehe Abschnitt A, Tabelle I). Die in die Flipflops 2003 bis 2007 geladene, aus fünf Bits bestehende Bedingungs­ codegruppe COND wird für die Bestimmung benutzt, welches der möglichen Kennzeichen oder Flipflops nach Abschnitt A der Tabelle I beispielsweise mit dem in das Flipflop 2002 geladenen Statusbit verglichen werden soll. Das zusammen­ gesetzte Verknüpfungsglied 2100 decodiert für das Status­ vergleichs-Verknüpfungsglied 1905 (1) das Kennzeichenflipflop 38 oder die Flipflops 37, 39 oder 2600 oder (2) kein Kennzeichen oder Flipflop, wenn eine unbedingte Ver­ zweigung oder ein unbedingter Abruf angezeigt wird. Das als Antivalenz-Glied arbeitende Verknüpfungsglied 1905 vergleicht den Inhalt des Statusbits im Flipflop 2002 mit dem Ausgangssignal des zusammengesetzten Verknüpfungs­ glieds 2100, und es erzeugt das Signal SES, das den Signalwert "1" hat, wenn entweder eine unbedingte Ver­ zweigung oder ein unbedingter Aufruf decodiert worden ist, oder wenn eine bedingte Verzweigung decodiert worden ist und der Zustand des Statusbits R₈ mit dem Zustand des angezeigten Flipflops oder Kennzeichens übereinstimmt. Das Verknüpfungsglied 1900 erzeugt also das Signal RTPC, wenn sowohl das Signal als auch das Signal anzeigen, daß die zuvor genannten Bedingungen eingetreten sind. Andrer­ seits erzeugt das Verknüpfungsglied 1901 das Signal INCPC, wenn die oben erwähnten Bedingungen nicht eingetreten sind und kein Rückkehr- oder Vollzugs-Befehl decodiert wird.

Kennzeichen und Flipflops (Fig. 15, 16, 17)

Das Übertragflipflop 37 wird von Verknüpfungsgliedern 2101 gebildet, die abhängig vom hexadezimalen Übertragsignal aus dem Rechenwerk 40 und vom Ausgangssignal des NOR-Glieds 2102 arbeiten. Das NOR-Glied 2102 arbeitet abhängig von den Maskensignalen MASK34 und MASK03, wobei das zuletzt genannte Maskensignal oft auch vom Negator 2103 negiert wird. Das NOR-Glied 2102 ist als Hinterflankendetektor geschaltet, so daß das Übertragflipflop 37 immer dann gesetzt wird, wenn ein hexadezimales Übertragsignal außerhalb der Maske während einer arithmetischen Operation angezeigt wird.

Die Kennzeichen für "aktuelle Eingabe" (LE), "schwebend" (PEND), "Abspeicherung" (STO), "Überlauf" (LOCK), "Dezimal­ punkt" (DPT) und "Eingabe" (EN) werden in den Flipflops 2200 bis 2205 gespeichert. Diese Kennzeichenflipflops 38 reagieren auf das Bit I₅ und auf Kennzeichenflipflop-Freigabesignale aus den Verknüpfungsgliedern 1000, 1001, 1004, 1002, 1003 und 1007 in der Weise , daß sie gesetzt oder rückgesetzt werden. Die Betriebskennzeichen 38 werden in den Flipflops 2300 und 2301 abgespeichert, die auf die Kennzeichenflipflop-Freigabesignale F5 und F6 so ansprechen, (1) daß beide Flipflops 2300 und 2301 als Reaktion auf das Decodieren eines Kennzeichens "(+)-Operation Rücksetzen" am Verknüpfungsglied 1005 rückgesetzt werden, und (2) daß das Flipflop 2300 bei der Decodierung eines Kennzeichens "(x)-Operation Rücksetzen" am NAND-Glied 1006 rückgesetzt wird. Ferner sprechen die Flipflops 2300 und 2301 auf die Decodierung eines Signals "Betriebskennzeichen laden" aus dem NAND-Glied 1008 so an, daß sie mit den Bits KL4 und KL8 aus den Tasten­ flipflops 2603 und 2604 geladen werden.

Das "Erst"-Flipflop 2600, dessen Inhalt dazu benutzt werden kann, die Bedingung für einen Verzweigungsbefehl anzugeben, ist in der Entprell- und PUC-Logik 44 enthalten. Eine Funktion des "Erst" -Flipflops 2600 wird anschließend im Zusammen­ hang mit der Entprell- und PUC-Logik 44 beschrieben.

Das Befehlsregister

Das Befehlsregister besteht aus einer Folge von neun Flip­ flops 2008 bis 2016. Diese Flipflops werden von einem Freigabesignal aus dem NOR-Glied 2018 im Zeitpunkt des Sig­ nals 914 freigegeben , wenn nicht (1) das Verzweigungs­ flipflop 2000 gesetzt ist und anzeigt, daß das Befehls- Wort eine Adresse ist oder (2) das Ausgangssignal des NOR- Glieds 2001 den Wert "1" hat und die Ausgabe eines Ver­ zweigungs-, Abruf-, Vollzugs- oder Rückkehrbefehls anzeigt. Wie oben erwähnt wurde, wird das Befehlsregister 33 nicht mit einem Verzweigungsbefehl oder einem Verzweigungs­ adressenbefehl geladen, so daß es nicht notwendig ist, daß die abhängig von der im Befehlsregister 33 enthaltenen Adresse arbeitenden Decodierer bei solchen Befehlen abge­ schaltet werden.

In den Flipflops 2008 bis 2016 läuft das hier gespeicherte Befehlswort normalerweise mit den Vorladezyklen der Takt­ phasen Φ3 und Φ4 der NOR-Glieder und der Negatoren in dem Flipflop zyklisch um, und jedes Flipflop wird mit dem vom Negator 2019 empfangenen Zeitsteuersignal 914 automatisch auf den Wert "0" gestellt, wenn nicht ein neues Befehls- Wort unter der Steuerung durch das Verknüpfungsglied 2018 geladen wird. Wenn also ein Verzweigungs-, Abruf-, Vollzugs- oder Rückkehrbefehl oder ein Verzweigungsadressenbefehl de­ codiert wird, wird das Befehlsregister 33 automatisch mit dem Wert "000000000", als Befehlswort geladen, das als Nichtoperationsbefehl behandelt wird.

Wie zu erkennen ist, arbeiten das NOR-Glied 2018, das Verzweigungsflipflop 2000 und die NAND-Glieder 902 und 903 so zusammen, daß eine Befehlswort-Decodierlogik ent­ steht, die auf wenigstens einen Abschnitt jedes ausgegebenen Befehlsworts unter Erzeugung des Freigabesignals anspricht, das steuert, ob das Befehlsregister 33 mit dem ausgegebenen Befehlswort geladen wird oder nicht. Die zum Decodieren des ausgegebenen Befehlsworts verwendeten Decodierer arbeiten entweder abhängig von dem Befehlswort direkt aus dem Festspeicher 30 oder abhängig von dem Befehls­ wort im Register 33, wie oben im Zusammenhang mit der Befehlswortdecodierlogik beschrieben wurde.

Tabelle I

Claims (3)

1. Verzweigungssteueranordnung für eine elektronische Daten­ verarbeitungsanordnung mit

   • a) einem Befehlsspeicher zum Speichern mehrerer Befehlswörter an aufeinanderfolgenden Speicherplätzen, wobei der Be­ fehlsspeicher ein bestimmtes Befehlswort nach Empfang einer Speicheradresse ausgibt, die den Speicherplatz des bestimmten Befehlswortes angibt,
   • b) einem Programmzähler zum Speichern einer Speicheradresse, die lediglich einen bestimmten Speicherplatz in dem Be­ fehlsspeicher angibt, wobei der Programmzähler Mittel zum Anlegen der Speicheradresse an den Befehlsspeicher ent­ hält,
   • c) einem Befehlsdecodierer, der abhängig von den vom Befehls­ speicher ausgegebenen Befehlswörtern die Befehlswörter decodiert, wobei der Befehlsdecodierer eine Vorrichtung zum Erkennen von Verzweigungsbefehlen enthält, die fest­ stellt, ob das Befehlswort (1) ein Befehlswort für eine unbedingte Verzweigung oder (2) ein Befehlswort für eine bedingte Verzweigung ist und ob die Bedingung erfüllt worden ist, und
   • d) einer Verzweigungslogik, die den Programmzähler auf die Adresse setzt, die durch ein Verzweigungsadressen-Be­ fehlswort im Befehlsspeicher gemäß der Feststellung durch den Befehlscodierer angegeben wird,
2. wobei

   • e) die aufeinanderfolgenden Speicherplätze in dem Befehls­ speicher eine konstante, vorbestimmte Anzahl von Bits für jedes der darin gespeicherten Befehlswörter enthalten und in der Menge der Befehlswörter wenigstens ein Verzwei­ gungsbefehlswort enthalten ist, auf das unmittelbar das Verzweigungsadressen-Befehlswort mit der gleichen, vorbe­ stimmten Anzahl von Bits folgt, das im nächstfolgenden Speicherplatz abgespeichert ist und lediglich die Ver­ zweigungsadresse angibt,
   • f) die in dem Programmzähler gespeicherte Speicheradresse eines bestimmten Speicherplatzes des Befehlsspeichers die gleiche vorbestimmte Anzahl von Bits wie jedes der aus dem Befehlsspeicher auszugebenden Befehlswörter hat,
   • g) die Verzweigungslogik derart ausgebildet ist, daß sie den Programmzähler auf die Adresse setzt, die von dem Ver­ zweigungsadressen-Befehlswort angegeben wird, das an dem unmittelbar auf den Speicherplatz folgenden Speicherplatz gespeichert ist, an dem das festgestellte Verzweigungs­ befehlswort als Reaktion auf das Erkennen dieses Verzwei­ gungsbefehlswortes durch die Vorrichtung zum Erkennen von Verzweigungsbefehlen abgespeichert worden ist
   • h) und wenigstens ein Kennzeichen-Flipflop vorgesehen ist,
3. dadurch gekennzeichnet,

   • i) daß in dem Befehlsspeicher (30) wenigstens ein Setzbe­ fehlswort und ein Rücksetzbefehlswort für das wenigstens eine Kennzeichen-Flipflop (38) gespeichert sind,
   • j) daß der Befehlsdecodierer (34) eine Vorrichtung zum Setzen des wenigstens einen Kennzeichen-Flipflops (38) nach Decodieren eines entsprechenden Befehlsworts enthält und ferner eine Vorrichtung zum Rücksetzen des wenigstens einen Kennzeichen-Flipflops (38) nach Decodieren eines entsprechenden Befehlsworts enthält,
   • k) daß die Vorrichtung zum Erkennen eines Verzweigungsbe­ fehls so ausgebildet ist, daß sie erkennen kann, ob ein Verzweigungsbefehlswort ein Befehlswort für einen unbe­ dingten oder bedingten Verzweigungsbefehl ist, wobei ausgewählte Bits des Verzweigungsbefehlswortes anzeigen, ob die Verzweigung bedingt oder unbedingt ist, während ausgewählte andere Bits des Befehlswortes für eine be­ dingte Verzweigung das entsprechende Kennzeichen-Flipflop (38) sowie den Zustand dieses Flipflops anzeigen, abhän­ gig von dem die Verzweigung erfolgt, und
   • l) daß die Vorrichtung zum Erkennen des Verzweigungsbefehls außerdem Mittel enthält, die abhängig von den ausgewähl­ ten Bits des Befehlswortes und abhängig vom Zustand des wenigstens einen Kennzeichen-Flipflops (38) den Inhalt des Programmzählers (31) zum Ändern freigeben, damit der nächste folgende Speicherplatz in dem Befehlsspeicher (30) adressiert wird, wenn der Verzweigungsdecodierer einen unbedingten Verzweigungsbefehl festgestellt hat oder einen durch den Zustand des entsprechenden Kennzei­ chen-Flipflops (38) bedingten Verzweigungsbefehl festge­ stellt hat und das entsprechende Kennzeichen-Flipflop den entsprechenden Zustand hat.