DE2725614C2 - - Google Patents

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage nach dem Oberbegriff des Patentanspruchs 1.

Dabei ist die Erfindung insbesondere in Datenverarbeitungsanlagen derart einsetzbar, daß die einzelnen Bytes, jeweils ein Byte, nacheinander bis zum vollständigen Befehlsaufruf aufgerufen werden, wie es z. B. in US-PS-38 28 327 beschrieben ist. In derartigen Datenverarbeitungsanlagen hat man bisher in jedem Maschinenzyklus ein Befehlsbyte abgerufen. Das hat man in der Weise erreicht, daß man in einem ersten Teil einen Maschinenzyklus Zugriff zum Speicher erlangte und in einem zweiten Teil des Maschinenzyklus die Speicheradresse fortgeschrieben hat. Das Befehlsbyte oder das Befehlssegment wird dann aus dem Speicher ausgelesen und in ein ausgewähltes Register der CPU eingespeichert. Beispielsweise ist das erste Byte eines aufgerufenen Befehls normalerweise das den Operationscode (OP-Code) darstellende Byte, das in das Operationsregister eingegeben wird. Das Befehlsadreß-Register (IAR) wird fortgeschrieben, das nächste Byte des Befehls wird aufgerufen und in ein anderes Register eingegeben. Das Verfahren wird solange fortgesetzt, bis alle Bytes des Befehls abgerufen sind und in den entsprechenden Registern der CPU liegen. Dieses Verfahren wird als I-Phase oder I-Aufruf bezeichnet. Der Befehl wird dann entsprechend der durch den Operationscode festgelegten Operation abgearbeitet. Das Abarbeiten eines Befehls ist dann die E-Phase.

Gemäß dem Stande der Technik hat man zur Beschleunigung der Befehlsverarbeitung einen Vorabruf von Befehlen durchgeführt, so daß sich die Befehlsaufrufphase und Befehlsverarbeitungsphase überlappen. Ein anderes Verfahren besteht darin, zu jedem Zeitpunkt jeweils mehr als 1 Byte des Befehls aufzurufen. Diese bekannten Verfahren sind zwar sehr wirksam, jedoch relativ aufwendig. Dies liegt daran, daß viele parallele Leitungen sowohl für die Daten als auch für die zugehörige Steuerschaltung erforderlich sind. Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird nur eine zusätzliche Datenleitung, ein zusätzliches Register und eine zusätzliche arithmetische und logische Einheit (ALU) zusammen mit den entpsrechenden Steuerungen benötigt. Die Datenleitungen, mit Ausnahme der nach dem zusätzlichen Register und der zusätzlichen ALU führenden Leitungen, sind nur ein Byte oder ein Segment breit.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenverarbeitungsanlage mit einer Schaltungsanordnung zum normalen Befehlsaufruf mit einem Hauptspeicher, einem Speicheradreß-Register, einem Arbeitsspeicher, der einen Befehlsadreß-Register enthält, einem Operations-Register, einem Hilfs-Register und einer arithmetisch/ logischen Einheit zu byteweisen Verarbeitung für einen schnellen Befehlsaufruf so anzupassen, daß das vorhandene Befehlsadreß-Register in einem festen Maschinenzyklus der Datenverarbeitungsanlage während einer Operation früher auf den neuesten Stand gebracht wird als bisher und indem man die normale Befehlsverarbeitungsgeschwindigkeit dadurch beibehält, daß die zentrale Verarbeitungseinheit der Datenverarbeitungsanlage innerhalb eines Leerlauf-Halbzyklus keinen Speicher abruft, keine Fortschreibung des Befehlsadreß-Registers usw. vornimmt.

Die Lösung der Erfindung besteht im Kennzeichen des Patentanspruchs 1.

Eine weitere Ausgestaltung dieser Lösung ist im Anspruch 2 charakterisiert.

In einem Ausführungsbeispiel der vorliegenden Erfindung wird jeweils nur ein Byte oder ein Segment eines Befehls abgerufen. Da jedoch eine zusätzliche Datenleitung vom Speicher ausgeht, d. h. eine Leitung, die das Register, das die normale ALU speist, umgeht, so kann man das aufgerufene Byte im Bestimmungsregister, wie z. B. im Operationsregister schneller einspeichern. Die Hilfs-ALU kann das Befehlsadreßregister IAR in einer Operation fortschreiben, und somit kann das IAR früher im Maschinenzyklus auf den neuesten Stand gebracht werden. Dafür ist nur ein früheres Taktsignal für die Taktgabe des IAR nötig. Wenn aber das IAR früher fortgeschrieben wird, dann ist es damit möglich, daß im gleichen Maschinenzyklus ein zweiter Speicherzugriff eingeleitet und beendet werden kann. Da die einzelnen Bytes immer noch nacheinander aufgerufen werden, war es nicht erforderlich, die nach den Bestimmungsregistern führenden Datenleitungen zu verbreitern.

Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben.

In den Zeichnungen zeigt

Fig. 1a, 1b und 1c zusammengenommen, ein Blockschaltbild des Datenflusses in einer Datenverarbeitungsanlage gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 2a, 2b und 2c zusammen, schematisch ein Blockdiagramm der logischen Schaltung für die Ableitung der Steuersignale für eine schnelle und eine normale Befehlsverarbeitung,

Fig. 3a und 3b zusammen, schematisch ein Blockschaltbild der logischen Schaltung für die Steuerung der Eingabe von Daten in das Hilfs-B-Register,

Fig. 4a, 4b, 4c und 4d ein logisches Schaltungsdiagramm der Adressierschaltung für den LSR der CPU

Fig. 5 ein logisches Schaltungsdiagramm der LSR-Schreibtorschaltungen,

Fig. 6 schematisch eine Darstellung der Befehlsformate der verschiedenen Befehlsarten,

Fig. 7 ein Zeitdiagramm zur Darstellung der Befehlszyklen für das Aufrufen unterschiedlicher Arten von Befehlen,

Fig. 8 ein Zeitdiagramm zur Darstellung der I-OP bzw. I-Q-Zyklen für verschiedene Befehlsarten,

Fig. 9 ein Zeitdiagramm zur Darstellung der I-H- bzw. I-L-Zyklen für verschiedene Arten von Befehlen und

Fig. 10 ein Zeitdiagramm zur Darstellung der I-X-Zyklen für verschiedene Arten von Befehlen.

Das in Fig. 1 dargestellte Ausführungsbeispiel der Erfindung ist anhand einer Datenverarbeitungsanlage verwirklicht, wie sie beispielsweise in der US-Patentschrift 38 28 327 vom 6. August 1974 beschrieben ist, die der Deutschen Patentanmeldung P 24 16 609.4 entspricht.

Die Erfindung verbessert die dort beschriebene Datenverarbeitungsanlage dadurch, daß die Befehlsverarbeitungsgeschwindigkeit erhöht wird. Dies stelle nicht nur ein besseres Betriebsverhalten dar, sondern auch eine funktionale Verbesserung, da die Mehrfach-Programmverarbeitung des Systems erweitert werden kann, ohne daß sich dabei das Betriebsverhalten verschlechtert. Mit anderen Worten macht es die Erfindung möglich, die funktionale Programmierbarkeit des Systems zu erweitern.

Der Hauptspeicher 10 in Fig. 1 speichert Befehle und Daten in Form von Bytes, wobei jedes Byte aus acht Datenbits besteht. Die Befehle sind dabei im Hauptspeicher 10 an adressierbaren Bytespeicherplätzen gemäß einem Programm abgespeichert, so daß diese Befehle zur Durchführung einer bestimmten Operation in vorgegebener Reihenfolge aufgerufen und abgearbeitet werden können. Grundsätzlich muß also ein Befehl zunächst aufgerufen und dann abgearbeitet werden. Die Anzahl der für das Aufrufen und Abarbeiten eines Befehls erforderlichen Maschinenzyklen hängt von der Art des Befehls ab.

Die vorliegende Erfindung befaßt sich vornehmlich mit dem Aufrufen von Befehlen, statt mit ihrer Verarbeitung. Die verschiedenen, in der Datenverarbeitungsanlage benutzten Befehle sind in Fig. 6 gezeigt. In diesem besonderen Beispiel enthält jeder Befehl ein Byte für den Operationscode (OP-Code) und ein Byte für den Q-Code. Zusätzlich zu diesen Bytes sind weitere, entweder Adreßbytes oder Steuerbytes, im Befehl enthalten. Die Adreßbytes dienen für die Adressierung des Speichers zum Abrufen von Daten oder Operanden, die in der Bearbeitungsphase des Befehls benutzt werden sollen. Das Steuerbyte wird für Befehlszwecke, wie z. B. Halten der Programmebene, Fortschalten der Programmebene, bedingter Sprungbefehl oder Start E/A benutzt. Die Befehle haben unterschiedliche Längen, zwischen drei und sechs Bytes, je nach Art des Befehls.

Die vier höherwertigen Bits des Operationscodebyte geben der Zentraleinheit (CPU) das Format des Befehls und die Art der anzuwendenden Adressierung, d. h. direkte oder indexierte Adressierung an. Befehle mit einer Adresse, d. h. mit zwei Bytes für eine Adresse zum Aufrufen eines Operanden vom Hauptspeicher, enthalten OP-Codes, bei denen entweder die Bits 0 und 1 beide 1 oder die Bits 2 und 3 beide 1 sind. Befehle mit zwei Speicheradressen haben Operationscodes, bei denen eines der Bits 0 und 1 eine 0 oder eines der Bits 2 und 3 eine 0 ist. Befehle mit Operationscode, bei denen die Bits 0, 1, 2 und 3 alle 1 sind, sind Steuerbefehle oder Kanalbefehle. Steuerbefehle enthalten keine Adressen für die Adressierung des Hauptspeichers 10.

Die Bedeutung des Q-Bytes eines Befehls hängt von der Art des Befehls ab. Für Befehle mit einer Adresse kann das Q-Byte unmittelbar Daten, eine Bitauswahlmaske, eine Registerauswahladresse, eine Verzweigungsbedingung oder eine E/A-Adresse und Datenselektion enthalten. Das Q-Byte von Zwei-Adreßbefehlen kann eine Anzeige für die Feldlänge oder die Halbbyteauswahl sein. Das Q-Byte von Steuerbefehlen kann ein Kennzeichen zum Anhalten (Zehner Ziffer), eine Bedingung für die Programmfortschaltung, ein Sprungbefehl oder die Adresse einer E/A-Einheit sein.

Die Datenverarbeitungsanlage dieses Beispiels weist einen festen Maschinenzyklus von 1,52 µsek. auf. Dieser Maschinenzyklus wird durch eine Gruppe von Taktzeiten 0 bis 8 gebildet, die vom Taktgenerator 11 Fig. 1 geliefert werden. Die Taktzeiten 0 und 1 sind jeweils 200 nSek. lang und die verbleibenden Taktzeiten 2 bis 8 jeweils 160 nSek. Jede Taktzeit ist in Phasenzeiten unterteilt, wobe jede Phase 40 nSek. beträgt. D. h. die Taktzeiten 0 und 1 haben die Phasen A, B, C, D und E, und die Taktzeiten 2 bis 8 haben die Phasen A, B, C und D.

In der Vergangenheit hatte jeder I-Zyklus die Länge eines Maschinenzyklus. Jeder Maschinenzyklus war dabei in fünf funktionale Zeitabschnitte unterteilt. Taktzeit 1 diente zum Adressieren des Speichers. Die im Befehlsadreßregister (IAR) enthaltene Speicheradresse wurde an das Speicheradreßregister (SAR) 20 übertragen. Der zweite Zeitabschnitt bestand aus den Taktzeiten 1 und 2 und hatte im wesentlichen die Aufgabe, die Daten in der arithmetischen und logischen Einheit (ALU) 50 während der Verzögerung oder der Zeit zu verarbeiten, die benötigt wird, bis die adressierten Daten aus dem Speicher 10 heraus kommen.

Die nächste funktionale Periode war die Rechenzeit und bestand aus den Taktzeichen 3 und 4. Die Rechenzeit diente dazu, die aus dem Speicher 10 stammenden Daten im B-Register 25 mit den im A-Register 30 liegenden Daten mit Hilfe der ALU 50 zu kombinieren. Die Ergebnisse dieser Operation standen am Ausgang der ALU für eine Übertragung in den Hauptspeicher zur Verfügung.

Der vierte und fünfte funktionelle Zeitabschnitt wurde für die Adreßmodifizierung benutzt, d. h. das niedrige Byte des ausgewählten Befehlsadreßregisters 100 wurde modifizert, und dann wurde das höhere Byte ebenfalls modifiziert.

In der vorliegenden Erfindung ist der Maschinenzyklus fest erhalten geblieben, während sich die funktionellen Zeitabschnitte geändert haben. Die Takt- und Phasenzeiten bleiben ebenfalls die gleichen. Während des ersten Teils eines Maschinenzyklus, Taktzeiten 0 und 1 in Fig. 1 und 8, wird ein Befehlsregister (IAR) 100 ausgewählt, und die im Befehlsadreßregister liegende Speicheradresse wird über die Datenleitungen 105 und 110 an das Speicheradreßregister 20 übertragen. Die im SAR 20 liegende Adresse steuert den Speicher über Hauptspeicheradreßregister 21 an. Ein Speicherzyklus läuft dann von Taktzeit 1 Phase B bis Taktzeit 3 Phase A. Ein aus dem Hauptspeicher 10 abgerufenes Datenbyte wird an das Abrufdatenregister 12 überführt und steht über Fehlerkorrektur Codeschaltung 13 an der Sammelleitung 14 zur Verfügung. Das adressierte Operationscodebyte läuft vom Hauptspeicher über die Sammelleitung 14 nach einer arithmetisch logischen Einheit (Hilfs-Alu) 60 und von da über die Torschaltung 80 und Sammelleitung 85 in das OP-Register 90 während der Taktzeit 3.

Während des Speicherzyklus wird die im IAR liegende Adresse fortgeschrieben. Der Speicherinhalt des IAR wird während der Phasen D und E der Taktzeit 0 in ein Hilfs-B-Register 26 geladen. Die Übertragung vom IAR nach dem Hilfs-B-Register verläuft über die Sammelleitungen 105 und 110. Der Speicherinhalt des Hilfs-B-Registers 26 gelangt über eine 16 Bit breite Datensammelleitung 27 an die Hilfs-ALU 60. Die aus dem Hilfs-B-Register 26 stammende Adresse wird in der Hilfs-ALU 60 fortgeschrieben und während der Phase D der Taktzeit 1 wieder an das IAR zurückübertragen. Es sei hier darauf verwiesen, daß die Fortschreibung des IAR die aus dem Hauptspeicher 10 entnommenen und über die Hilfs-Alu 60 übertragenen Daten nicht beeinträchtigt, da am Ausgang des Hauptspeichers bis zum Ende der Phase A der Taktzeit 3 keine Daten zur Verfügung stehen.

Obgleich andere Betriebsabläufe während des I-OP-Zyklus stattfinden, d. h. der Inhalt des Bedingungsregisters 115 in dem Programmstatusregister abgespeichert wird, das eines der Befehlsadreß- Register 100 ist, wird der I-OP-Zyklus am Ende der Phase B der Taktzeit 4 beendet. Der I-OP-Zyklus ist für jede Art von Befehl der gleiche.

Der nächste I-Zyklus innerhalb des Maschinenzyklus hängt von der besonderen Art des Befehls ab. Ist es ein Einadreßbefehl, ein Zweiadreßbefehl oder ein Steuerbefehl, dann ist der nächste I-Zyklus ein I-Q-Zyklus. Betrifft der Befehl das Anhalten der Programmebene, das Weiterführen der Programmebene oder einen E/A-Befehl, dann ist der nächste I-Zyklus ein unwirksamer I-Zyklus. Das ist in Fig. 8 dargestellt, die den I-OP-Zyklus, gefolgt von einem I-Q-Zyklus für einen Einadreß-, einen Zweiadreß- und einen Nicht-E/A-Steuerbefehl zeigt sowie einen I-OP-Zyklus gefolgt von einem unwirksamen I-Zyklus für einen Befehl zum Anhalten der Programmebene, Weiterführung der Programmebene und E/A-Befehle. Ein unwirksamer I-Zyklus ist selbstverständlich ein Leerlauf-Maschinenhalbzyklus.

Angenommen, der Operationscode kennzeichnet einen Einadreßbefehl, einen Zweiadreßbefehl oder ein Steuerbefehl, dann folgt der I-Q-Zyklus unmittelbar auf den I-OP-Zyklus und beginnt zur Taktzeit 4 Phase C. Dabei wird das Befehlsadreßregister 100 in gleicher Weise wie für den I-OP-Zyklus ausgewählt. Zu Beginn der Phase D der Taktzeit 4 wird das SAR 20 mit dem Inhalt des IAR 100 geladen. Der Speicherzyklus beginnt bei der Phase C der Taktzeit 5. Während der Taktzeit 8 wird das aus dem Speicher abgerufene Q-Byte in das Q-Register 95 eingespeichert. Das im Hauptspeicher 10 liegende Q-Byte gelangt dann in das Abrufdatenregister 12 und von dort über die Fehlerkorrekturschaltung 13 an die Sammelleitung 14. Das Q-Byte läuft dann in die Hilfs-ALU 60 ein und läuft über die Torschaltung 80 und Sammelleitung 85 nach dem Q-Register 95.

Während des I-Q-Zyklus wird die Adresse im IAR 100 dadurch auf den neuesten Stand gebracht, daß die Adresse während der Phasen D und A der Taktzeit 4 bzw. der Taktzeit 5 in das Hilfs-B-Register 26 überführt wird. Die Adresse wird dann über Sammelleitung 27 an die Hilfs-ALU 60 übertragen, um 1 erhöht und über die Torschaltung 80 an das IAR 100 zurückgegeben. Der I-Q-Zyklus endet mit dem Ende der Taktzeit 8. Man sieht daher, daß der I-OP-Zyklus und der I-Q-Zyklus innerhalb eines einzigen Maschinenzyklus ablaufen, während bisher der I-OP-Zyklus einen Maschinenzyklus benötigte und der I-Q-Zyklus einen weiteren Maschinenzyklus verbrauchte.

Der Leerlauf-I-Zyklus endet zur Taktzeit 8 und der I-Q-Zyklus beginnt bei der nächstfolgenden Taktzeit 0.

Der Leerlauf-I-Zyklus oder der Leerlauf-Maschinen-Halbzyklus wird durch die Zyklus-Steuerschaltung 120 gesteuert. Die Einzelheiten dieser Zyklussteuerschaltung 120 sind, soweit sie für die vorliegende Erfindung wichtig sind, in Fig. 2a und 2b gezeigt. Das Leerlauf-Halbzyklussignal ist dann vorhanden, wenn die bistabile Kippschaltung 132 eingestellt ist. Der Dateneingang der Kippschaltung 132 ist am Ausgang eines ODER-Gliedes 130 angeschlossen, während sein Takteingang am Ausgang des UND- Gliedes 131 liegt. Das wechselstrommäßige Rückstelleingangssignal der Kippschaltung 132 kommt von der Inverterstufe 133 und das gleichstrommäßige Rückstelleingangssignal kommt vom Ausgang des UND-Gliedes 134. Am UND-Glied 131 liegt ein Signal für schnellen E-Zyklus, ein Taktsignal für Taktzeit 4 und ein Signal für die Phase B. Das Signal für schnellen I-Zyklus kommt vom ODER-Glied 136, dem die Signale I-OP,I-Q, I-H1, I-L1, I-H2, I-L2, I-X1 und I-X2 zugeführt werden. Somit kann also ein Leerlauf-Halbzyklus entsprechend den am ODER-Glied 136 liegenden Eingangssignalen und zur Taktzeit 4 Phase 4 während jedes der I-Zugriffzeitpunkte ablaufen. Ob nun ein solcher Leerlauf-Halbzyklus abläuft oder nicht, hängt natürlich davon ab, ob das ODER-Glied 130 ein Signal an den Dateneingang der Kippschaltung 132 abgibt.

Das ODER-Glied 130 ist am Ausgang des ODER-Gliedes 128 angeschlossen. Am Eingang des ODER-Gliedes 128 liegen Signale, die einen Start-E/A-Befehl, einen Laden-E/A-Befehl, einen Lesebefehl, einen Befehl zum Halten der Programmebene, einen Prüfen-E/A-Befehl und einen Fortschaltprogrammebenebefehl anzeigen.

Ein solcher unwirksamer Halbzyklus tritt außerdem für einen Einadreßbefehl nach einem I-X1-Zyklus auf. Dies wird über das UND-Glied 127 bewirkt, dessen Ausgang ebenfalls an dem ODER- Glied 130 angeschlossen ist. Ein unwirksamer Halbzyklus folgt außerdem auf einen I-X2- oder I-L2-Zyklus eines Zweiadreßbefehls, vergleiche Fig. 9 und 10. Diese Bedingung wird durch das UND-Glied 129 festgestellt.

Unwirksame Halbzyklen laufen ferner bei Programmüberprüfungen bei einem Maschinenzyklusschritt und für ein Diagnostikprogramm ab. Der Maschinenzyklusschritt kommt von einem handbetätigenden Schalter, der auf der Konsole der Datenverarbeitungsanlage vorgesehen ist.

Ein unwirksamer Halbzyklus läuft auch in einem Diagnoseprogramm nach einem jeden I-Zyklus ab, in dem ein Signal für einen schnellen I-Zyklus erzeugt wird. Das Signal für ein Diagnoseprogramm kommt von der Verriegelungsschaltung 125, die mit ihrem Einstelleingang an einem UND-Glied 123 und mit ihrem Rückstelleingang an einem UND-Glied 124 angeschlossen ist. Das UND-Glied 121 nimmt dabei ein Signal für einen CPU-Steuerbefehl und das Bit 1 des Q-Byte auf. Die Inverterstufe 122 wird durch ein aus dem Bit 6 der ALU 50 abgeleitetes Signal angesteuert. Das UND-Glied 124 für die Rückstellung der Verriegelungsschaltung 125 ist eingangsseitig an dem UND-Glied 121 angeschlossen und wird durch das Signal für den IR-Zyklus und das von der ALU 50 kommende Bit 6 angesteuert.

Das Ausgangssignal des ODER-Gliedes 136 wird zur Erzeugung des Signals für schnellen I-Zyklus außerdem einem Eingang eines UND-Gliedes 137 zugeführt, dem ein weiteres Eingangssignal über ODER-Glied 130 und Inverterstufe 135 und außerdem ein Taktsignal 4 zugeführt wird. Das Ausgangssignal des UND-Gliedes 137 ist ein Freigabesignal für den Halbzyklus OPS.

Fig. 2b und 2c zeigen Einzelheiten der Torschaltung 80 und ihrer Steuerung. Die Torschaltung 80 besteht aus den ODER- Gliedern 81 und 82, die die höherwertigen bzw. niedrigerwertigen Bytes durchlassen. Am Ausgang des ODER-Gliedes 82 ist die Sammelleitung 85 angeschlossen, die nach dem OP-Register 90, dem Q-Register 95 und dem Eingang für niedrige Bytes der LSR 100 führt. Das ODER-Glied 82 ist eingangsseitig an den Ausgängen der UND-Glieder 83 und 84 angeschlossen. Das UND- Glied 83 steuertdabei die von der Hilfs-ALU 60 kommende Hochgeschwindigkeitsleitung. Die über Leitung 61 ankommenden Bits 8 bis 15 werden über Sammelleitung 62 abgespalten und dem UND-Glied 83 zugeführt. Das UND-Glied 83 wird dabei durch ein vom UND-Glied 140 kommendes Signal bereitgestellt, dem wiederum ein Signal für schnellen I-Zyklus vom ODER-Glied 136 und das Ausgangssignal der Inverterstufe 141 zugeleitet wird. Die Inverterstufe 141 wird durch das UND-Glied 142 angesteuert, dem das Signal für den I-OP-Zyklus und das Taktsignal 2 zugeführt werden. Somit wird das UND-Glied 140 während eines schnellen I-Zyklus in einem I-OP-Zyklus aufgetastet, jedoch nicht zur Taktzeit 2.

Aus Fig. 8 und Fig. 2b sieht man, daß das auf der Sammelleitung liegende OP-Codebyte dem OP-Register über ALU 60, Sammelleitung 61, Sammelleitung 62, UND-Glied 83, ODER-Glied 82 und Sammelleitung 85 während der Taktzeit 3 zugeführt werden kann. Es war ferner bereits erwähnt worden, daß das Bedingungsregister 115 während der Taktzeit 2 in das LSR 100 geladen wird. Der Inhalt dieses Bedingungsregisters 115 wird in das ausgewählte Register dadurch geladen, daß der Inhalt zunächst über die Sammelleitung 116 dem A-Register 30 zugeführt wird. Der Inhalt des Bedingungsregisters 115 läuft dann vom A-Register 30 in die ALU 50 und von der ALU 50 über Sammelleitung 51 nach dem UND- Glied 84. Das UND-Glied 84 wird durch das Ausgangssignal der Inverterstufe 143, die wiederum durch das UND-Glied 140 angesteuert wird, bereitgestellt. Da daher das UND-Glied 140 während der Taktzeit 2 während eines schnellen I-Zyklus und eines I-OP-Zyklus nicht bereitgestellt wird, tastet die Inverterstufe 143 das UND-Glied 84 auf, das den Inhalt des Bedingungsregisters 115 über das ODER-Glied 42 und die Sammelleitung 45 nach dem Eingang für niedrige Bytes des ausgewählten Register 100 durchläßt.

Obgleich das Ausgangsmaterial der ALU 50 auch dem UND-Glied 88 zugeleitet wird, so wird dieses UND-Glied wegen der Inverterstufe 144 während eines schnellen I-Zyklus nicht bereitgestellt. Somit wird die Torschaltung 88 hauptsächlich dazu benutzt, das von der ALU 50 kommende Byte während der Ausführungszyklen eines Befehls und während E/A-Befehlen durchzulassen.

Das UND-Glied 88 steuert die Durchschaltung des von der Hilfs- ALU 60 kommenden höherwertigen Bytes. Das UND-Glied 86 wird im wesentlichen jedesmal dann bereitgestellt, wenn von der Hilfs-ALU 60 zwei Bytes durchgelassen werden. Dabei werden 2 Bytes von der Hilfs-ALU 60 dann durchgelassen, wenn das Register 100 auf den neuesten Stand gebracht wird, und während eines Indexzyklus. In einem Indexzyklus wird eine Verschiebung um ein Byte zur Bildung einer neuen Speicheradresse in einem Indexregister hinzu addiert. Das Indexregister ist dabei eines der Register 100. Während eines Indexzyklus wird das UND-Glied 86 während der Taktzeit 3 oder der Taktzeit 8 über das ODER- Glied 145 bereitgestellt. Das UND-Glied 145 wird durch ein vom ODER-Glied 149 kommendes Signal angesteuert, das dann auftritt, wenn das Register 100 fortgeschrieben wird. Man erinnere sich daran, daß das Register 100 während der Taktzeit 0 bis 1 und während der Taktzeit 4 CD bis Taktzeit 6 fortgeschrieben wird. Gesteuert durch das UND-Glied 150 wird die Verriegelungsschaltung 151 während der Taktzeit 0-1 eingestellt. Dabei wird dem UND-Glied 150 das Signal für Taktzeit 0-1 und ein Signal für die Phase CD zugeführt. Das Ausgangssignal der Verriegelungsschaltung 151 liegt an dem UND-Glied 148, dem außerdem ein Signal für schnellen I-Zyklus zugeleitet wird. Die Verriegelungsschaltung 151 wird durch das Taktsignal 2 zurückgestellt.

Das UND-Glied 147 steuert die Bereitstellung des UND-Gliedes 86 im schnellen I-Zyklus, jedoch nicht in einem unwirksamen Halbzyklus. Dem UND-Glied 47 wird somit das Signal für schnellen I-Zyklus zugeleitet und außerdem ein von der Inverterstufe 146 kommendes Eingangssignal, der außerdem das für unwirksamen Halbzyklus gültige Signal zugeleitet wird. Das UND-Glied 147 nimmt außerdem ein Taktsignal 4 CD bis Taktzeit 6 auf.

Die Torschaltung 87 steuert außerdem die Durchschaltung des niedrigen Bytes von der Hilfs-ALU 60 während der I-H1- und I-H2-Zyklen. Die Zyklen I-H1 und I-H2 dienen der Durchschaltung der höherwertigen Bytes der Operandenadressen 1 und 2 vom Speicher nach ausgewählten Registern 100. Die Torschaltung 87 wird durch das UND-Glied 153 gesteuert, das wiederum durch das Signal für schnellen I-Zyklus und durch das Ausgangssignal der Inverterstufe 152 angesteuert wird, die am Ausgang des ODER-Gliedes 145 angeschlossen ist.

Die Fortschaltung des Inhaltes des Befehlsadreßregisters 100 durch die Hilfs-ALU 60 erfolgt unter Steuerung des UND-Gliedes 156 und der ODER- Glieder 160, 161 und 164. Die Hilfs-ALU 60 hat Funktionssteuereingänge A, B, C und einen Übertragseingang. Die Hilfs- ALU 60 führt eine Fortschreibung in einer Operation in der Weise durch, daß zwangsläufig ein Übertrag erzeugt und den Eingängen A, B und C eine 0 zugeführt wird. Der Zwangsübertrag wird, gesteuert durch die UND-Glieder 162 und 163, über das ODER-Glied 164 bewirkt.

Am Eingang des UND-Gliedes 162 liegt das Signal für schnellen I-Zyklus und das Ausgangssignal der Verriegelungsschaltung 151. Dadurch wird in die Hilfs-ALU 60 zwangsweise ein Übertrag für die Inkrementierung des Inhalts des IAR 100 während der Phase C und D der Taktzeit 0 bis 1 zwangsweise eingeführt. Das UND-Glied 163 nimmt außerdem das Signal für schnellen I-Zyklus und ein Taktsignal 4 CD bis Taktsignal 6 sowie ein Ausgangssignal von der Inverterstufe 165 auf, die durch ein Signal für unwirksamen Halbzyklus angesteuert wird. Somit steuert das UND-Gied 163 die zwangsweise Einführung eines Übertrages in die Hilfs-ALU 60 für eine Fortschreibung des Inhalts des IAR 100 während der Taktzeit 4 CD bis Taktzeit 6. Zu diesem Zeitpunkt ist das UND-Glied 156 gesperrt, da es ein von dem Exklusiv-ODER- Glied 155 kommendes Signal aufnimmt, dem eingangsseitig das Taktsignal 2-3 und ein von der Verriegelungsschaltung 154 kommendes Eingangssignal zugeführt werden. Die Verriegelungsschaltung 154 wird durch ein Taktsignal 7-8 eingestellt und durch das Ausgangssignal der Verriegelungsschaltung 151 zurückgestellt. Die anderen Eingangssignale des UND-Gliedes 156 enthalten ein Verzweigungs- oder Sprungsignal und ein Signal für I-Q-Zyklus.

Es sei darauf hingewiesen, daß das Ausgangssignal des UND- Gliedes 156 ebenfalls dem ODER-Glied 161 zugeführt wird. Das andere Eingangssignal des ODER-Gliedes 161 wird dem UND-Glied 159 entnommen, dem eingangsseitig das Signal für schnellen I-Zyklus und weitere von dem Exklusiv-ODER-Glied 155 und den Inverterstufen 158 und 165 kommende Signale zugeleitet werden. Die Inverterstufe 158 wird durch ein I-X-Zyklussignal angesteuert. Da aber das UND-Glied 159 durch das Exklusiv-ODER-Glied 155 angesteuert wird, liefert es für den B-Steuereingang der Hilfs- ALU 60 zu diesem Zeitpunkt kein Ausgangssignal. Das ODER-Glied 160 wird durch die UND-Glieder 156 und 157 angesteuert. Das UND-Glied 157 nimmt dabei das I-X-Zyklussignal sowie Ausgangssignale des Exklusiv-ODER-Gliedes 155 und der Inverterstufe 165 auf. Somit liefert also das UND-Glied 157 zu diesem Zeitpunkt kein Signal an das ODER-Glied 160 für die Betätigung des A-Steuereinganges der Hilfs-ALU 60.

Es muß darauf verwiesen werden, daß die Hilfs-ALU 60 Daten unmittelbar von der Sammelleitung 14 nach ihren Ausgangssammelleitungen 61 durchläßt, wenn am B-Steuereingang ein Signal liegt, während an den Signaleingängen A, C oder Übertrag keine Signale vorhanden sind. Das UND-Glied 159 wird und muß dann Daten nach der Sammelleitung 61 durchlassen, wenn es sich nicht um einen unwirksamen Halbzyklus handelt oder nicht während eines I-X-Zyklus.

Für eine Fortschreibung oder Inkrementierung des Inhalts des IAR 100 ist es notwendig, diesen Registerinhalt nach dem Hilfs- B-Register 26 zu übertragen. Das Hilfs-B-Register 26 wird, durch das ODER-Glied 175 gesteuert, geladen, vergleiche Fig. 3. Die LSR-H-Leitung 105 ist an dem UND-Glied 176 angeschlossen, das stellvertretend für eine Gruppe von UND-Gliedern steht, wobei für jedes Bit der Sammelleitung 105 ein UND-Glied vorgesehen ist. Am Ausgang des UND-Gliedes 176 ist das UND-Glied 178 angeschlossen, das durch das Ausgangssignal des ODER- Gliedes 175 bereitgestellt wird. Das UND-Glied 176 wird durch eine durch das UND-Glied 173 angesteuerte Inverterstufe 177 bereitgestellt. Die LSR-N-Leitung 110 führt nach den UND- Gliedern 179, wobei für jedes Bit dieser Leitung ein UND-Glied vorgesehen ist. Diese UND-Glieder werden außerdem durch das Ausgangssignal einer Inverterstufe 177 bereitgestellt und steuern UND-Glieder 180 an. Die UND-Glieder 180 werden durch das Ausgangssignal des ODER-Gliedes 175 gesteuert. Es sei darauf verwiesen, daß die Bits 2 und 7 des Bedingungsregisters dem Hilfs-B-Register 26 außerdem über die UND-Glieder 179 und die ODER-Glieder 183 und 184 zugeleitet werden können.

Dem ODER-Glied 175 wird von dem ODER-Glied 188 ein Laden-SAR- Signal zugeleitet, wobei das ODER-Glied 188 durch die UND- Glieder 186 und 187 angesteuert wird. Somit wird das Laden- SAR-Signal sowohl für das Laden des Hilfs-B-Registers 26 als auch für das Laden von SAR 20 benutzt. Das UND-Glied 186 wird durch das vom UND-Glied 137, Fig. 2a kommende Freigabe-Halbzyklus- OPS-Signal und durch das Taktsignal 4 D-5 A angesteuert. Das UND-Glied 187 wird durch das Taktsignal 0 und das Phasensignal DE angesteuert. Somit kann also das Register 26 unter bestimmten zeitlichen Bedingungen während Halbzyklusoperationen geladen werden. Das Register 26 kann außerdem unter Steuerung des UND-Gliedes 171 geladen werden, das wiederum über das I-X- Zyklus-Internsignal, ein Phasensignal und ein vom ODER-Glied 170 kommendes Signal angesteuert wird. Das ODER- Glied 170 wird durch Taktsignale 2 und 7 nach Kanal angesteuert. Das andere Eingangssignal für das ODER-Glied 175 stammt vom UND-Glied 174. Am UND-Glied 174 liegt wiederum das Phase- Signal CD-Pwd-A und ein Ausgangssignal des UND-Gliedes 173. Das UND-Glied 173 wird wiederum über das Signal, Nicht-Leerlaufzyklus I-Q-Zyklus-Pwd, ein Verzweigungs- oder Sprungsignal und ein vom ODER-Glied 172 kommendes Signal angesteuert. Am ODER-Glied 172 liegen die Taktzeiten 2 und 6.

Das vom UND-Glied 137 in Fig. 2a kommende Freigabe-Halbzyklus- OPS-Signal wird außerdem zur Steuerung der I-OP- und I-Q-Kippschaltungen 55 und 56 über UND-Gied 195 und ODER-Glied 197 benutzt. Die normale Steuerleitung für die Kippschaltungen 55 und 56 verläuft über UND-Glied 196 und ODER-Glied 197. Am UND-Glied liegt ein Signal "Maschine fortschalten" und ein Phasensignal CD sowie das Signal Freigabe-Halbzyklus-OPS. Am UND-Glied 196 liegt das Taktsignal 0, ein Fortschaltsperrsignal und ein Maschinenfortschaltsignal.

Das Signal Freigabe-Halbzyklus-OPS wird ferner zur Steuerung der Einstellung der Verriegelungsschaltung 190 Fig. 3 benutzt. Das Ausgangssignal der Verriegelungsschaltung 190 liegt an einem UND-Glied 191, dem außerdem das Taktsignal 5 zugeleitet wird. Das UND-Glied 191 steuert den Dateneingang der Kippschaltung 192, an deren Takteingang das Signal Phase C liegt. Das Ausgangssignal der Kippschaltung 192 ist ein Signal Auswahl-BSM für die Betätigung des Hauptspeichers 10.

Wie bereits erwähnt, findet während des Leerlaufhalbzyklus keine Aktivität der CPU oder des Hauptspeichers statt. Somit wird das von der Kippschaltung 132 kommende Signal "Leerlauf- Halbzyklus" dem ODER-Glied 202 in Fig. 4b zugeführt. Das Ausgangssignal des ODER-Gliedes 202 wird über ODER-Glied 203 und Inverterstufe 204 zum Sperren des UND-Gliedes 205 benutzt. Das Ausgangssignal des ODER-Gliedes 202 sperrt außerdem über die Inverterstufe 206 die UND-Glieder 207, 208, 209 und 210. Das ODER-Glied 202 benutzt die Inverterstufe 215 zur Sperrung der UND-Glieder 216 und 217. Das ODER-Glied 202 sperrt die UND-Glieder 219, 221 und 223 über die Inverterstufen 218, 220 bzw. 222.

Das Signal "Leerlaufhalbzyklus" dient außerdem zum Sperren der Signale für LSR-Schreiben-N-Torimpuls und LSR-Schreiben-H-Torimpuls. Das Leerlaufhalbzyklussignal wird dem ODER-Glied 225 in Fig. 5 zugeleitet, dessen Ausgangssignal an der Inverterstufe 226 liegt. Das Ausgangssignal der Inverterstufe 226 wird den UND-Gliedern 227, 228 und 229 zugeführt, die das ODER-Glied 230 ansteuern sowie den UND-Gliedern 231 und 232, die das ODER-Glied 233 ansteuern. Die Signale LSR-Schreiben-N-Torimpuls und LSR-Schreiben-H-Torimpuls werden den ODER-Gliedern 230 bzw. 233 entnommen.

Aus dem vorangegangenen ersieht man, daß in Abhängigkeit von dem aufgerufenen Befehl schnelle und normale I-Zyklen durchgeführt werden können. Ein schneller I-Zyklus erhöht die Verarbeitungsgeschwindigkeit von Befehlen ohne wesentliche Änderung der Schaltung der Datenverarbeitungsanlage, die auf die schnell abgearbeiteten Befehle anspricht. Andererseits können Schaltungen, wie z. B. die Steuerungen für E/A-Geräte, bei denen umfangreiche Änderungen erforderlich wären, wenn sie mit der höheren Befehlsverarbeitungsgeschwindigkeit arbeiten sollten, ohne Änderung dadurch betrieben werden, daß die zugehörigen Befehle mit der normalen Geschwindigkeit verarbeitet werden. Diese normale Verarbeitungsgeschwindigkeit ergibt sich aus der Verwendung von Leerlauf-I-Zyklen oder Maschinenhalbzyklen.

Claims (2)

1. Datenverarbeitungsanlage mit einer Schaltungsanordnung zum normalen Befehlsaufruf mit einem Hauptspeicher (10), einem Speicheradressregister (20), einem Arbeitsspeicher der ein Befehlsadressregister (100) enthält, einem Operationsregister (90), einem Hilfsregister (26) und einer arithmetisch/logischen Einheit (50) zur byteweisen Verarbeitung, dadurch gekennzeichnet, daß zur Durchführung eines schnellen Befehlsaufrufs der Ausgang des Hauptspeichers (10) über eine Sammelleitung (14) mit einer zweiten als Hilfsrecheneinheit dienenden arithmetischen logischen Einheit (60) verbunden ist, deren Ausgang über Torschaltungen (80) und über Sammelleitungen (89, 85) mit dem Befehlsadressregister (100) verbunden ist, und daß eine Zyklussteuerschaltung (120) in Abhängigkeit vom Inhalt des Operationsregisters (90) und des Inhalts eines weiteren Registers (95) eine Steuerschaltung für die erste und eine Steuerschaltung für die zweite arithmetisch logische Einheit (50 bzw. 60), die Torschaltung (80) und eine Auswahlschaltung (LSR) des Speicherregisters (100) so steuert, daß die zweite arithmetisch logische Einheit den Inhalt des Befehlsadressregisters (100) mit Hilfe des Hilfsregisters (26) inkrementiert, wodurch im ablaufenden Maschinenzyklus ein weiteres Befehlssegment (I-Q) vom Hauptspeicher (10) abrufbar ist.

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß bei Kennzeichnung eines zweiten Befehlstyps ein unwirksamer Halb-Maschinenzyklus erzeugbar ist, der den Aufruf des zweiten Befehlssegments (I-Q) verhindert.