DE2907181C2

DE2907181C2 - Prozessor mit einem Befehlssatz-Modifizierregister

Info

Publication number: DE2907181C2
Application number: DE2907181A
Authority: DE
Inventors: Stanley Edward Round Rock Tex. Groves
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-03-13
Filing date: 1979-02-23
Publication date: 1986-01-16
Also published as: GB2016755A; JPS54127243A; DE2907181A1; JPS5933553U; FR2420169A1; FR2420169B1; US4236204A; MY8500495A; GB2016755B; HK66884A; SG18684G

Description

Die Erfindung betrifft einen Prozessor mit einem Befehlsregister zum Speichern eines zur Ausführung ausgewählten Befehls aus einer Mehrzahl von Befehlssätzen, einer Befehlsdekodier-Schaltung, welche einen Satz von Steuersignalen auf den ausgewählten Befehl hin erzeugt und einer Steuerlogik zum Steuern des Prozessorbetriebes entsprechend den Steuersignalen.

Ein derartiger Prozessor ist aus der DE-OS 25 42 740 bekannt

Ferner ist aus der DE-OS 24 56 578 ein Prozessor bekannt der zur Emulation von Befehlssätzen anderer Rechner geeignet ist

In einem Datenverarbeitungssystem werden die grundlegenden logischen und arithmetischen Maßnahmen in Form von Rechenoperationen durch einen Prozessor durchgeführt Zu diesem Zweck ist in dem Prozessor eine Anzahl von Registern und logischen Schaltungen vorgesehen. Die Register werden dazu verwendet, eine Information (Daten und Befehle) aufzunehmen, zu speichern und wieder abzugeben. Die entsprechende Information wird durch den Prozessor verwendet In einem typischen Prozessor sind verschiedene unterschiedliche Register vorhanden. Beispielsweise wird in einem als Akkumulator bezeichneten Register das Ergebnis einer logischen oder einer arithmetischen Operation vorübergehend gespeichert oder es werden auch Daten vorübergehend gespeichert. Ein Programmzähler speichert die Adresse des nächsten Befehls, der ausgeführt werden solL Ein Befehlsregister speichert den Befehlscode (auch als Operationscode bezeichnet), der ein Teil eines Befehlswortes sein kann, wobei der vom Prozessor gerade ausgeführte Befehl angesprochen ist Em Adressenregister oder ein Datenzähler speichert den Operandenteil eines gerade ausgeführten Befehls. In der vorliegenden Beschreibung wird dee Begriff »Befehl« dazu verwendet, speziell den Befehlscode oder den Operationscodeteil eines Befehls anzusprechen.

to Um einen Prozessor in die Lage zu versetzen, daß er die gewünschten arithmetischen und logischen Operationen ausführen kann, wird der Prozessor mit der Möglichkeit ausgestattet einen bestimmten Befehlsvorrat von einzelnen Befehlen ausführen zu können, der auch als Befehlssatz bezeichnet wird. Einzelne Befehle werden durch den Prozessor ausgeführt, um solche Operationen durchführen zu können. Beispielsweise wird Information in ein Register gespeichert es wird Information zwischen Registern oder zwischen Registern und

dem Speicher übertragen, es wird der Inhalt von zwei Registern verglichen usw. Solche Befehle werden auch als Makrobefehle bezeichnet da die Ausführung eines solchen Befehls durch den Prozessor eine Anzahl von Teiloperationen enthält die auch als Mikrobefehle bezeichnet werden. Während der Ausführung eines einzelnen Befehls treten verschiedene logische Verknüpfungsglieder in Funktion, die unter der Steuerung einer entsprechenden Steuerschaltung in genau vorgegebener Folge geöffnet und/oder geschlossen werden können, um die von einem Befehl vorgegebene Makrooperation auszuführen. Das Offnen und das Schließen jedes logischen Verknüpfungsgliedes kann einzeln als ein Mikrobefehl angesehen werden.
Es ist für einen Prozessor sehr vorteilhaft wenn er die Möglichkeit hat einen Befehlssatz für einen anderen Computer zusätzlich zu seinem eigenen Befehlssatz auszuführen. Normalerweise wird der Prozessor mit einem einzigen Befehlssatz betrieben, der einer Anzahl von individuellen Operationscodewörtern enthält, von denen jedes eine bestimmte Kombination der Binärziffern 1 und 0 aufweist und zwar in Abhängigkeit davon, weiche Befehlsdekodierschaltung und welche Befehlsausfühmngs-Steuerschaltung vorhanden ist um alle einzelnen Mikrobefehle auszuführen, die zur Durchführung eines bestimmten Befehls erforderlich sind. Eine bekannte Vorgehensweise, die als Mikroprogrammierung bezeichnet wird, ermöglicht es einem Prozessor, Befehlssätze von verschiedenen Computern auszuführen. Beispielsweise verwendet das IBM-System/360 und das

so IBM-System/370 ebenso wie andere bekannte Computersysteme ein spezielles Programm, welches als Mikroprogramm bezeichnet wird, um eine Mehrzahl von einzelnen Mikrobefehlen auszuführen, welche zusammen einen grundlegenden Makrobefehl bilden. In Reaktion auf einen vorgegebenen Makrobefehl wird ein spezieller Prozessor-Speicher, der als Steuerspeicher zu bezeichnen ist angesteuert, und ein Mikroprogramm, welches dem Makrobefehl entspricht gelangt zur Ausführung, wobei jeder der Mikrobefehle dazu dient, die gewünschte Operation der Befehlsausführungs-Steuerlogikschaltung zu steuern. Auf diese Weise können beispielsweise bei dem Computer IBM 1401 die Befehle auf einem Computer IBM, System/360 oder System/370 ausgeführt werden.

Es dürfte einleuchtend sein, daß die Möglichkeit eines Prozessors, einen anderen Prozessor durch die Ausführung des Befehlssatzes des anderen Prozessors zu ersetzen, einen großen Teil der Flexibilität und Vielseitigkeit

eines Computersystems darstellt, was schließlich zu erheblichen Einsparungen beim Benutzer eines solchen Systems führen kann.

Die Vorteile für den Benutzer eines Datenverarbeitungssystems, welches derartige Fähigkeiten aufweist, wobei auch die für ein anderes Computersystem geschriebenen Programme verwendbar sind, vermeidet somit die Notwendigkeit, einen oft erheblichen Aufwand für die Änderung von Programmen zu treiben.

Während die Technik der Mikroprogrammierung in einer Anzahl von Großrechnern ebenso wie bei Minicomputern verwendet wurde, ist sie für Mikrocomputer nicht geeignet, bei denen der für einen Steuerspeicher erforderliche Raum bei <ier begrenzten Fläche auf einem Halbleiterplättchen praktisch nicht zur Verfügung steht.

Der Erfindung liegt die Aufgabe zugrunde, einen Prozessor der eingangs genannten Art so zu verbessern, daß zwei Befehlssätze wahlweise ausgeführt werden können, ohne daß zwei getrennte Befehlsdekodier-Schaltungen erforderlich sind. Auf diese Weise soll der Prozessor nur ein Minimum an Raum benötigen.

Zur Lösung dieser Aufgabe dienen die im Patentbegehren niedergelegten Merkmale.

Die Erfindung hat den wesentlichen Vorteil, daß die in der Befehlsdekodierlogik vorhandene Dekodierschaltung ermöglicht, daß zwei Sätze von Befehlen selektiv ausgeführt werden können, ohne daß gesonderte Befehlsdekodierschaltungen erforderlich wären. Dadurch ist insgesamt eine Reduzierung der Schaltelemente im Prozessor möglich.

Gemäß der Erfindung ist weiter der Vorteil erreichbar, daß bei außerordentlich geringem Platzbedarf in einer integrierten Schaltung mehr als ein Befehlssatz ausgeführt werden kann.

Die erfindungsgemäße Anordnung weist weiterhin den Vorteil auf, daß kein platzraubender Steuerspeicher vorzusehen ist, um mehrere Befehlssätze verwenden zu können.

In vorteilhafter Weise wird gemäß der Erfindung ein Befehlssatz-Modifizierregister verwendet, um die Arbeitsweise des Prozessors von εϊηεπι Befehlssatz auf einen anderen Befehlssatz umschalten zu können. Dieses Befehlssatz-Modifizierregister arbeitet programmgesteuert.

Es wird gemäß der Erfindung be-i einer integrierten Schaltung, insbesondere bei einer integrierten Großschaltung, für einen Mikroprozessor, der mehr als einen Befehlssatz verarbeiten kann, nur außerordentlich wenig Raum auf dem Halbleitermaterial verwendet.

Eine bevorzugte Weiterbildung der Erfindung ist im Anspruch 2 niedergelegt

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt

F i g. 1 ein Blockschaltbild einer bevorzugten Ausführungsform der erfindungsgemäßen Anordnung, welche interne Datenschienen, programmierbare Register und logische Verknüpfungsglieder veranschaulicht, und

F i g. 2 ein detailliertes Logikdiagramm eines Teils des in der F i g. 1 dargestellten Blockschaltbildes.

Die F i g. 1 veranschaulicht in einem Blockdiagramm einen Prozessor, welcher interne Datenschienen, programmierbare Register und logische Verknüpfungsglieder aufweist Das Blockschaltbild der Fig. 1 stellt eine Ausführungsform der Anordnung eines Mikroprozessors dar, wobei in der F i g. 1 die Lehre der Erfindung veranschaulicht ist. Eine vollständige Beschreibung des MikroDrozessors ist in der US-PS 40 37 204 enthalten.

Obwohl das Blockschaltbild der Fig. 1 in der US-PS 40 37 204 im einzelnen erläutert ist, sollen die wesentlichsten Teile dieser Anordnung hier nochmals dargelegt werden. Die F i g. 1 enthält eine Anzahl von Steuerfunktionsblöcken, beispielsweise eine Schienensteuerschaltung 11, eine Haltlogik 13, einen Taktgenerator 21, eine Logik zum erneuten Starten 35, eine Befehlsdekodiereinrichtung und eine Steuereinrichtung 41 sowie eine Unterbrechungslogikschaltung 45. Die in der Fig. 1 ίο dargestellte Anordnung oder Architektur des Prozessors läßt die wesentlichsten Verbindungswege zwischen den wichtigsten Funktionsblöcken erkennen.

Der in der Fig. 1 dargestellte Mikroprozessor 10 hat vier 16-Bit-Register und vier 8-Bit-Register, welche dem

Programmierer zugänglich sind. Die Programmzähler PCL und PCH, welche durch das Bezugszeichen 58 bzw. 66 bezeichnet sind, haben jeweils ein 2-Byte-Register, welches die laufende Programmadresse anzeigt Ihr Inhalt wird nach der Ausführung eines Befehls auf den neuesten Stand gebracht Das Inkrementierregister INC, welches das mit INCL bezeichnete Register 36 und das mit INCH bezeichnete Register 40 aufweist bringt die laufende Programmadresse während der Ausführung eines laufenden Befehls dadurch auf den neuesten Stand, daß der Inhalt entsprechend erhöht oder vermindert wird. Es kann der Inhalt in den Programmzähler geladen werden, und zwar unabhängig von der Adressenschiene, und es kann dieses Register auch als Hilfsregister ebenso wie als Aufwärts-Abwärts-Zähler eingesetzt werden oder auch als Inkrementiereinrichtung, welche den Inhalt laufend erhöht oder vermindert, so daß mit diesem Register auch andere Register beeinflußt werden können, die an die Adressenschiene oder die Datenschiene angeschlossen sind. Die Stappelanzeige SP umfaßt die Anzeigeeinheiten 70 und 76, die mit SPL bzw. SPH bezeichnet sind, und stellt ein 2-Byte-Register dar, welches die Adresse des nächsten verfügbaren Speicherplatzes in einem externen Rückstellstappel darstellt

Das mit T bezeichnete Zwischenregister 38 wid zur vorübergehenden Datenspeicherung verwendet und kann Adressenbits höherer Ordnung aufnehmen. Das Indexregister IX enthält die Register 65 und 69, die mit IXL bzw. IXH bezeichnet sind, und stellt ein 2-Byte-Register dar, welches dazu verwendet wi.'d, eine 16-Bit-Speicheradresse bei einer indizierten Speicheradressierung aufzunehmen.

Die 8-Bit-Akkumulatoren 82 und 77, die mit ACCA bzw. ACCB bezeichnet sind, werden dazu verwendet,

so Operanden und Ergebnisse von der arithmetischen Logikeinheit 88 aufzunehmen. Das Konditionscoderegister 85 zeigt sechs verschiedene Markierungen an: Negative Zahl, Null, Überlauf, Übertrag vom Bit 7, Übertrag vom Bit 3 und Unterbrechungsmaskierung. Diese sechs Bits des Konditionscoderegisters werden als rrüfbare Bedingungen für bedingte Verzweigungsbefehie verwendet Das ivonditionscoderegister 85 enthält auch zwei nicht bezeichnete Bits.
Nachfolgend wi.d eine Ausführungsform der Erfindung unter besonderer Bezugnahme auf das mit IR bezeichnete Befehlsregister 53, das mit ISMR bezeichnete Befehlssatz-Modifizierregister 100 sowie auch die Befehlsdekodier- und Steuerschaltung 41 näher beschrieben. Das Befehlsregister 53 ist ein 8-Bit-Register, welches verriegelt weiden kann und die Information in Form einzelner Befehle enthält, die dem Register von der Datenschiene 57 zugeführt werden. Die Befehlsdekodier- und Steuerschaltung 41 erzeugt eine Anzahl von

Steuersignalen, die über eine Anzahl von Leitungen geführt werden, die in der Steuersignalschiene 43 zusammengefaßt sind. Diese Leitungen sind Ober den gesamten Prozessor verteilt und mit den Registern, mit der arithmetischen Logikeinheit, mit den Schienen, mit den Steuerfunktionsblöcken sowie mit verschiedenen Kopplungs- und Pufferschaltungen verbunden, um die notwendige Information während der Ausführung eines vorgegebenen Befehls, der im Befehlsregister 53 enthalten ist, in der erforderlichen Weise zu steuern. Die genaue Schaltung ist aus der US-PS 40 37 204 ersichtlicht. Es wird insbesondere auf die Fig.3A—3N, 3P—3Z, 3AA-3NN und 3PP-3TT hingewiesen. Aus diesen Figuren und der zugehörigen Beschreibung sind die Schaltungsverbindungen zwischen der Befehlsdekodier- und Steuerschaltung 41 und den verschiedenen Prozessorteilen ersichtlich, mit Ausnahme der Verbindungen zwischen der BefphMekod'.er-Steuersehakung 41 und dem mit ISVfR bezeichneten Befehlssatz-Modifizierregister 100. Diese Verbindungen werden unten anhand der F i g. 2 diskutiert.

Aus der F i g. 1 ist weiterhin ersichtlich, daß das Befehlssatz-Modifizierregister 100 eine Information über die Datenschiene 57 aufnehmen kann, und zwar über den Zweig 95. Eine derartige Information dient dazu, eine binäre Zahl in das Register 100 zu laden, welche einen bestimmten Befehlssatz darstellt Für jede einzelne Zahl, die in dem Register 100 gespeichert wird, ist es möglich, daß die Befehlsdekodier-Steuerschaltung 41 einen bestimmten vorgegebenen Befehl interpretiert, der als Teil eines anderen Befehlssatzes im Befehlsregister 53 enthalten ist In seiner einfachen Ausführungsform kann das Register 100 ein 1-Bit-Flip-Flop sein, dessen einer Zustand anzeigt, daß die in dem Befehlsregister 53 gespeicherten Befehle derart zu interpretieren sind, daß sie einem ersten Befehlssatz angehören, während der andere Zustand anzeigt, daß die aufgenommenen Befehle so zu interpretieren sind, daß sie einem zweiten Befehlssatz angehören.

Der bestimmte Status, auf den das Register 100 eingestellt ist, wird als entsprechendes Signal über die Schiene 101 der Befehlsdekodier-Steuerschaltung 41 zugeführt. Das Register 100 kann auch entsprechende Steuersignale von der Befehlsdekodier-Steuerschaltung 41 über die Schiene 102 erhalten.

Nachfolgend werden anhand der F i g. 2 der Aufbau und die Arbeitsweise des Befehlssatz-Modifizierregisters 100 beschrieben, und zwar insbesondere das Zusammenwirken dieses Registers mit dem Befehlsregister 53 und mit der Befehlsdekodier-Steuerschaltung 41. Die Befehlsdekodier-Steuerschaltung 41 ist in der F i g. 2 durch eine gestrichelte Linie hervorgehoben, und sie enthält eine Befehlsdekodier-Schaltung 111 sowie eine Befehlsausführungs-Steuerlogik 112 Eine Mehrzahl von Registern und Steuerleitungen 43,102 und 23 für die arithmetische Logikeinheit, zwei Sätze von Ausgangsleitungen 141-148 sowie 151 — 158, ein Paar von ISMR-Ausgangsleitungen 140 und 150, eine Taktsignalschiene 25, eine Neustart-Logiksteuerleitung 37, eine nicht maskierbare Unterbrechungsleitung 47 (NMI) und eine Unterbrechungsanforderungsleitung 51 (ΙΚζ>) bilden Anpaßeinrichtungen und Verbindungseinrichtungen für die Befehlsdekodier-Steuerschaltung 41 und die übrigen Teile des Prozessors.

Innerhalb der Befehlsdekodier-Schaltung 111 schneiden eine Vielzahl von Leitungen 116 die ISMR-Ausgangsieitungen 140 und 150 und die IR-Ausgangsleitungen 141 —148 sowie 151 —158 und führen zu der Logik schaltung innerhalb der Befehlsausführungs-Steuerlogik 112, welche eine Folge von Ausgangssignalen über die Register und die Steuerleitungen 43, 23 und 102 für die arithmetische Logikeinheit erzeugen, um die Arbeitsweise der verschiedenen Register und weiterer Tei le der Steuerschaltung innerhalb des Prozessors in Reaktion auf die Inhalte der Einheiten IR und ISMR zu steuern. Die Leitungen 116 sind mit den Leitungen 140—148 und 150—158 an den Stellen verbunden, die

to beispielsweise in der F i g. 2 durch χ veranschaulicht sind, wobei jede dieser Stellen einen Transistor darstellt der durch die Zuführung eines Signals mit dem logischen Pegel 1 durchlässig wird, wobei dieses Signal über die Leitungen 140—148 oder 150-158 der Steuerelek trode zugeführt wird. Dieser Transistor wird gesperrt, wenn ein Signal, welches einer binären 0 entspricht der Steuerelektrode zugeführt wird.

Ein repräsentativer Teil der Befehlsausführungs-Steuerlogik 112 der Befehlsdekodier-Steuerschaltung

M 41 ist in der gestrichelten Umrandung 103 dargestellt und enthält ein UND-Glied 107, einen Inverter 108 sowie ein NAND-Glied 109. Es ist darauf hinzuweisen, daß der Logikschaltungsteil 103 nur zur Veranschaulichung dargestellt ist, da normalerweise eine typische Prozes sor-Befehlsdekodier-Steuerschaltung eine wesentlich größere Anzahl von logischen Verknüpfungsgliedern zwischsn der Befehlsdekodier-Schaltung 111 und dem Ausgang der Befehlsdekodier-Steuerschaltung 41 aufweist. Es wird hierzu beispielsweise auf die US-PS 40 37 204, und zwar insbesondere auf die Fig. 3 hingewiesen. Aus dieser Druckschrift ist eine typische Befehlsdekodier-Steuerschaltung bekannt.

Das Register 53 wird zweckmäßigerweise in Form einer Mehrzahl von bistabilen Verriegelungen oder Flip-Flops ausgebildet, wobei jeweils für ein Bit eine entsprechende bistabile Anordnung vorgesehen ist wobei über die Leitungen 121 — 128 ein Befehlswort zugeführt wird. Das Register 53 empfängt als Steuereingangssignal ein Unterbrechungsantwortsignal über die Leitung 47' ebenso wie Steuersignale von der Befehlsdekodier-Steuerschaltung 41 über nicht dargestellte Leitungen. In Reaktion auf den binären Wert welcher über jede der I R-Eingangslei tungen 121 — 128 zugeführt wird, erzeugt das Register 53 einen entsprechenden bi nären Wert über die Ausgangsleitungen 141 — 148, und das Komplement eines solchen Wertes, welches durch Inverter 131 — 138 erzeugt wird, wird über die Leitungen 151 -158 geführt

Die mit ISMR bezeichnete Einheit 100 kann auch als

so eines oder mehrere von bistabilen Kippgliedt. η oder Flip-Flops ausgebildet sein. Es ist nur ein solches Flip-Flop erforderlich, um die Möglichkeit zu scharfen, daß ein zusätzlicher Befehlssatz ausgeführt wird. Es kann jedoch die Möglichkeit einen dritten und einen vierten Befehlssatz auszuführen, leicht auch dadurch geschaffen werden, daß ein zusätzliches Flip-Flop verwendet wird usw. In Reaktion auf ein binäres Signal, welches über die ISMR-Eingangsleitung 120 empfangen wird, erzeugt das Register 100 ein Signal welches denselben Binär wert hat und es wird dieses Signal über die Leitung 140 und das Komplement dieses Signals über die Leitung 150 abgeführt nachdem durch den Inverter 130 eine Invertierung vorgenommen wurde. Die gestrichelten Eingangsleitungen 166—168 für das Register 100 stellen zusätzliche mögliche Eingangsleitungen dar, von denen jede die Möglichkeit schafft doppelt soviele zusätzliche Befehlssätze auszuführen. Es können daher mit N Eingangsleitungen 2" Befehlssätze ausgeführt werden.

Nachfolgend wird die Arbeitsweise einer bevorzugten Ausführungsform der erfindungsgemäßen Anordnung anhand der F i g. 2 beschrieben. Die Ausgangsleitung 141 — 14« sowie 151 —158 des Registers 53 sind an verschiedene Leitungen 116 angeschlossen, wie es bereits oben erläutert wurde, um die gewünschte Dekodierung "ines Befehls innerhalb eines vorgegebenen Befehlssa'.zes ausführen zu können. Es sei beispielsweise angenommen, daß sich das Register 100 in einem ersten Zustand befindet, der einem ersten auszufahrenden Befehlssatz entspricht. Die Ausführung dieses Befehls kann in Reaktion auf beispielsweise eine binäre 0 als Eingangssignal auf der Leitung 120 und auch in Reaktion darauf erfolgen, daß das Register 53 ein 8-Bit-Befehlswort 11011001 speichert (über die Leitung 128 wird das Bit mit dem höchsten Stellenwert und über die Leitung 121 wird das Bit mit dem geringsten Stellenwert zugeführt). Da angenommen wurde, daß das Register 100 eine O speichert, ist die Leitung 140 tiefgelegt, und die Leitung 150 ist hochgelegt. Das Ausgangssignal mit dem hohen Pegel auf der Leitung 150 von dem Register 100 schaltet die Transistoren 170, 173,175 und 177 ein, deren Steuerelektroden auf das Signal mit dem hohen Pegel auf der Leitung 150 ansprechen. Weil das Register 53 gemäß der oben getroffenen Annahme das Befehlswort 11011001 enthält, sind die Leitungen 141,152,153, 144,145, 156, 147 und 148 alle hochgelegt, während die verbleibenden Ausgänge des Registers 53 tiefgelegt sind. Die Transistoren, deren Steuerelektroden mit denjenigen Leitungen des Registers 53 verbunden sind, welche hochgelegt sind, werden eingeschaltet, während solche Transistoren, deren Steuerelektroden mit denjenigen Leitungen verbunden sind, die tiefgelegt sind, abgeschaltet oder gesperrt bleiben. Leitungspfade werden entlang bestimmten Leitungen 116 zu der Befehlsausführungs-Steuerlogik 112 gebildet, vorausgesetzt, daß alle angeschlossenen Transistoren entlang solchen Leitungen durch eine geeignete Kombination von Ausgangssignalen mit hohem Pegel vom Register 53 aktiviert sind. Beispielsweise wird ein Leitungspfad entlang der Leitung 163 gebildet, weil die Transistoren 175,178 und 179 alle eingeschaltet sind. In entsprechender Weise erzeugt- das ODER-Glied 183 ein Eingangssigna! mit hohem Pegel für das UND-Glied 107. In ähnlicher Weise wird die Leitung 165 durchgeschaltet, da die Transistoren 177, 190, 191 und 192 alle eingeschaltet sind, so daß das ODER-Glied 184 als Eingangssignal mit hohem Pegel für das UND-Glied 107 erzeugt In entsprechender Weise erzeugt das UND-Glied 107 ein Eingangssignal mit hohem Pegel für das NAND-Glied 109. Da weder der Transistor 194 noch der Transistor 195 auf den Leitungen 160 bzw. 161 eingeschaltet ist, erzeugt das ODER-Glied 182 ein Eingangssignal mit tiefem Pegel für den Inverter 108, der seinerseits ein Eingangssignal mit hohem Pegel für das NAND-Glied 109 erzeugt Das NAND-Glied 109 erzeugt somit ein Ausgangssignal mit tiefem Pegel für das Befehlswort 11011001 des ersten Befehlssatzes.

Wenn es erwünscht ist dasselbe logische Ausgangssignal von dem dargestellten Teil 103 der Befehlsausführungs-Steuerlogikschaltung 112 zu erhalten, indem ein insgesamt anderes Befehlswort von einem zweiten Befehlssatz verwendet wird, wird der Status von ISMR auf eine logische »1« umgeschaltet so daß die Ausgangsleitung 140 hochgelegt ist und die Leitung 150 tiefgeiegt ist Wenn angenommen wird, daß 01110001 das Befehlswort im zweiten Befehlssatz ist, welches dem Befehlswort 11011001 im ersten Befehlssatz entspricht werden entsprechende Verbindungstransistoren entlang den Leitungen 160, 162 und 164 vorgesehen, welche als alternative Eingänge für die ODER-Glieder 182-184 dienen, um das identische logische Ergebnis am Ausgang des logischen Schaltungsteils 103 für beide Befehlsworte zu liefern. Die Leitung 164 wird hochgelegt, da die Transistoren 176 und 193 eingeschaltet werden, und es wird folglich auch das ODER-Glied 184 eingeschaltet, welches ein Eingangssignal mit hohem Pegel dem UND-Glied 107 zuführt. Die Leitung 162 wird ebenfalls durchgeschaltet, wenn die Transistoren 174 und 180 eingeschaltet werden, so daß ODER-Glied 183 ein Eingangssignal mit hohem Pegel dem UND-Glied 107 zuführt. Folglich wird das UND-Glied 107 eingeschaltet und erzeugt ein Ausgangssignal mit hohem Pegel für das NAND-Glied 109. Die Leitung 160 wird nicht durchgeschaltet, da weder der Transistor 194 noch der Transistor 195 für dieses Befehlswort aktiviert wird. Dies führt zu dem Ergebnis, daß das ODER-Glied 182 ein Eingangssignal mit tiefem Pegel für den Inverter 108 liefert, welcher ein Eingangssignal mit hohem Pegel für das NAND-Glied 109 erzeugt. Das NAND-Glied 109 erzeugt somit ein Ausgangssignal mit tiefem Pegel, da seine beiden Eingänge hochgelegt sind. Somit ist schließlich das Ausgangssignal den Teils 103 der Logikschaltung dasselbe, unabhängig . -von, ob das Befehlswort 11011001 des ersten Befehlssatzes oder das Befehlswort 01110001 des zweiten Befehlssatzes am Register 53 vorhanden ist. Um zu gewährleisten, daß identisehe Ergebnisse von jedem der (nicht dargestellten) Abschnitte der anderen logischen Schaltung der Befehlsausführungs-Steuerlogik 112 für diese'zwei verschiedenen Befehlsworte erhalten werden, sind zwischen den Leitungen 116 sowie den Leitungen 140—148 und 150—158 vom Register 100 und vom Register 53 in analoger Weise Schaltungsverbindungen vorzusehen wie sie oben anhand des Teils 103 der Logikschaiiung beschrieben wurden.

Ein ODER-Glied 180-184 ist für jedes Eingangssignal der Befehlsausführungs-Steuerlogik 112 vorgesehen, wenn es erwünscht ist, die identische Steuersignalfoige über das Register und die Steuerleitungen 23,102 und 43 der arithmetischen Logikeinheit für verschiedene Befehlsworte von verschiedenen Befehlssätzen zu erzeugen. Der Eingang für jedes ODER-Glied ist mit einer separaten Leitung verbunden, welche jedem verschiedenen Befehlssatz entspricht, dessen Befehle ausgeführt werden sollen. Bei dem in der F i g. 2 veranschaulichten bevorzugten Ausführungsbeispiel können

so zwei verschiedene Befehlssätze ausgeführt werden, und zvar in Abhängigkeit vom logischen Status der ISMR-Ausgangsleitungen 140 und 150. Demgemäß sind zwei Eingangsleitungen oder Eingangssignale für jedes ODER-Glied 180—184 vorhanden. Wenn es erwünscht ist vier verschiedene Befehlssätze zur Ausführung zu bringen, dann würde ein Maximum von vier Leitungen 116 als Eingangsleitungen jedem ODER-Glied 180-184 zugeführt Es ist zu bemerken, daß ein ODER-Glied nicht für jede Eingangsleitung vorzusehen ist die der Befehlsausführungs-Steuerlogik 112 zugeführt wird, da für bestimmte Befehle von zwei oder mehr Befehlssätzen verschiedene Bitpositionen gemeinsam sein können, und solche Teile der Befehlsausführungs-Steuerlogik 112, deren Arbeitsweise durch eine binäre 1 ausgelöst werden kann, kann stets dann bei solchen Bits in Betrieb gesetzt werden, wenn eine binäre 1 in der entsprechenden Bitposition vorhanden ist unabhängig davon, ob ein Befehlswort aus dem einen Befehlssatz oder aus dem

anderen Befehlssatz vorliegt. Beispielsweise wird die Leitung 167 durchgeschaltet, sobald eine binäre 1 über die Leitung 121 und 126 als Eingangssignal für das Register 53 empfangen wird. Da es erwünscht ist, daß die Leitung 167 durchgeschaltet wird, sobald die Transistoren 198 und 1?9 eingeschaltet werden, unabhängig vom Status der übrigen Bits im Befehlswort, besteht keine Notwendigkeit, ein ODER-Glied zwischen der Befehlsdekodierlogik 111 und der Befehlsausführungs-Steuerlogik 112 vorzusehen oder eine alternative Eingangslei- tung für ein solches ODER-Glied zur Verfügung zu stellen.

Das Register 100 kann in seinem Inhalt geändert werden, wodurch angezeigt wird, daß ein anderer Befehlssatz ausgeführt werden soll, und zwar entweder durch ein geeignetes Signal, welches über die Steuerleitung 102 von der Befehlsausführungs-Steuerlogik 112 übermittelt wird, und zwar in Reaktion auf einen geeigneten Befehl, der in das Register 53 geladen wird oder direkt über die Datenschiene 57, als Ergebnis eines Speicher-Zugriffs, der beispielsweise wieder unter der Programmsteuerung erfolgen kann, und zwar in Reaktion auf einen vorgegebenen Befehl im Register 53. In alternativer Weise kann das Register 100 durch irgendeine geeignete Einrichtung geladen werden, beispielsweise durch ei- nen Konsolschalter.

Hierzu 2 Blatt Zeichnungen

30

35

40

⁴⁵

50

55

60

Claims

Patentansprüche:

1. Prozessor mit einem Befehlsregister zum Speichern eines zar Ausführung ausgewählten Befehls aus einer Mehrzahl von Befehlssätzen, einer Befehlsdekodier-Schaltung, welche einen Satz von Steuersignalen auf den ausgewählten Befehl hin erzeugt, und einer Steuerlogik zum Steuern des Prozessorbetriebs entsprechend den Steuersignalen, dadurch gekennzeichnet,

daß der Prozessor ein Befehlssatz-Modifizierregister (100) zum Speichern eines ausgewählten Befehlssatz-Modifikators aufweist welcher den Befehlssatz anzeigt aus dem der Befehl ausgewählt ist, und

daß die Befehlsdekodier-Schaltung (111) eine logische Zustandsmatrix aufweist mit einem ersten Satz von Eingängen (141 — 148; 151—158), welche mit dem BefcB*reg!ster (53) verbunden sind und auf den dort gespeicherten Befehl ansprechen, einem zweiten Satz von Eingängen (140,150), welche mit dem Befehlssatz-Modifizierregister (100) verbunden sind und auf den dort gespeicherten Befehlssatz-Modifikator ansprechen, und mit einem Satz von Ausgängen (180—184), welche mit der Steuerlogik (112) verbunden sind und den Satz von Steuersignalen in diese eingeben, worauf die Steuerlogik (112) Steuersignale zum Steuern des Prozessorbetriebes entsprechend dem ausgewählten Befehl des ausgewählten Befehlssatzes erzeugt

2. Prozessor nach Anspruch 1, dadurch gekennzeichnet daß das Befchlssatz-Modifizierregister (100) von einem Datenbus (57J jes Prozessors durch ein Steuersignal (102) der Steuerlogik (112) geladen wird.