JP3340343B2 - プロセッサ及び情報処理装置 - Google Patents
プロセッサ及び情報処理装置Info
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
- G06F9/3895—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
- G06F9/3897—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path
Description
【０００１】
【発明の属する技術分野】本発明は、回路構成を変更し
得るリコンフィギュラブル回路を備えたプロセッサ及び
これを搭載した情報処理装置に関する。
得るリコンフィギュラブル回路を備えたプロセッサ及び
これを搭載した情報処理装置に関する。
【０００２】
【従来の技術】近年、情報処理機器では、マイクロプロ
セッサを用い、ソフトウェアで記述したプロセッサ命令
でデータを逐次処理する形態が主流となっている。この
ようなマイクロプロセッサを用いた形態は、ソフトウェ
アプログラムの変更により機能の変更が容易であること
や、複数の機能を同一ハードウェアで実現できること等
の大きな利点が有り、その重要性を増すに伴い、マイク
ロプロセッサに一層の処理性能の高速化が要求されてい
る。
セッサを用い、ソフトウェアで記述したプロセッサ命令
でデータを逐次処理する形態が主流となっている。この
ようなマイクロプロセッサを用いた形態は、ソフトウェ
アプログラムの変更により機能の変更が容易であること
や、複数の機能を同一ハードウェアで実現できること等
の大きな利点が有り、その重要性を増すに伴い、マイク
ロプロセッサに一層の処理性能の高速化が要求されてい
る。
【０００３】図８は、従来のプロセッサの要部構成を示
すブロック図である。
すブロック図である。
【０００４】このプロセッサ１００は、命令がデータバ
ス１０１ａから入力され、命令キャッシュ１０１に記憶
される。この命令キャッシュ１０１中の所定の命令が読
み出されると、バスＯＰを通して命令デコーダ１０２へ
送られてデコードされ、その結果としてバスＣＳに制御
信号が発生する。この制御信号によりプロセッサ内の各
回路ブロック及び各バスが制御される。
ス１０１ａから入力され、命令キャッシュ１０１に記憶
される。この命令キャッシュ１０１中の所定の命令が読
み出されると、バスＯＰを通して命令デコーダ１０２へ
送られてデコードされ、その結果としてバスＣＳに制御
信号が発生する。この制御信号によりプロセッサ内の各
回路ブロック及び各バスが制御される。
【０００５】データの処理は、演算に必要なソースデー
タを記憶するレジスタファイル１０３とファンクション
ユニット（ＦＵ）１０４〜１０６との間の演算によって
行われる。すなちわ、レジスタファイル１０３のデータ
はファンクションユニット１０４〜１０６へバスＲＦＤ
を通して供給され、その演算結果はバス１０８を通して
レジスタファイル１０３に書き戻される。また、レジス
タファイル１０３のデータは、データキャッシュ１０７
との間でロード及びストアされる。
タを記憶するレジスタファイル１０３とファンクション
ユニット（ＦＵ）１０４〜１０６との間の演算によって
行われる。すなちわ、レジスタファイル１０３のデータ
はファンクションユニット１０４〜１０６へバスＲＦＤ
を通して供給され、その演算結果はバス１０８を通して
レジスタファイル１０３に書き戻される。また、レジス
タファイル１０３のデータは、データキャッシュ１０７
との間でロード及びストアされる。
【０００６】このように演算は、ファンクションユニッ
ト（ＦＵ）１０４〜１０６において行われるが、チップ
面積増大を避けるため最も使用頻度の高いもののみをハ
ードウェアとして実現する。即ちファンクションユニッ
ト１０４〜１０６は、ＡＬＵ（アリスメティック・ロジ
ック・ユニット）、ＦＰＵ（フローティング・ポイント
・ユニット）等で構成される。
ト（ＦＵ）１０４〜１０６において行われるが、チップ
面積増大を避けるため最も使用頻度の高いもののみをハ
ードウェアとして実現する。即ちファンクションユニッ
ト１０４〜１０６は、ＡＬＵ（アリスメティック・ロジ
ック・ユニット）、ＦＰＵ（フローティング・ポイント
・ユニット）等で構成される。
【０００７】ここで、ユーザは、ユーザ独自のアプリケ
ーションを利用するわけであるから、個々のユーザにお
いては特定のアプリケーションを高速化させるファンク
ションユニットを搭載することが、ユーザが構成するシ
ステムの高速化に効果的である。
ーションを利用するわけであるから、個々のユーザにお
いては特定のアプリケーションを高速化させるファンク
ションユニットを搭載することが、ユーザが構成するシ
ステムの高速化に効果的である。
【０００８】
【発明が解決しようとする課題】しかしながら、プロセ
ッサのロウコスト化を図るためには、生産数量をある程
度維持する必要がある。上述のような特定用途にしぼっ
たファンクションユニットを搭載したプロセッサは、汎
用プロセッサほどの量の需要が無くコストが高くなる。
この点から、プロセッサに特定用途向けのファンクショ
ンユニットを搭載することは困難であり、その結果、特
定のアプリケーションの実行においては、十分な高速性
を達成することができないという問題があった。
ッサのロウコスト化を図るためには、生産数量をある程
度維持する必要がある。上述のような特定用途にしぼっ
たファンクションユニットを搭載したプロセッサは、汎
用プロセッサほどの量の需要が無くコストが高くなる。
この点から、プロセッサに特定用途向けのファンクショ
ンユニットを搭載することは困難であり、その結果、特
定のアプリケーションの実行においては、十分な高速性
を達成することができないという問題があった。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、特定のアプリ
ケーションを高速に演算可能で且つロウコストなプロセ
ッサを提供することである。またその他の目的は、特定
のアプリケーションの高速化及び装置のロウコスト化を
容易に実現できる情報処理装置を提供することである。
するためになされたもので、その目的は、特定のアプリ
ケーションを高速に演算可能で且つロウコストなプロセ
ッサを提供することである。またその他の目的は、特定
のアプリケーションの高速化及び装置のロウコスト化を
容易に実現できる情報処理装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるプロセッサの特徴は、実行すべき
命令をデコードする命令デコーダと、前記命令の実行に
必要となるソースデータを保持するレジスタファイル
と、前記命令デコーダのデコード結果に従って前記ソー
スデータを用いた演算を実行し、その処理結果を前記ソ
ースデータとして前記レジスタファイルへ書き戻す処理
装置とを備えたプロセッサにおいて、前記命令デコーダ
の一部または全部を、外部信号に従って回路構成を変更
し得る第１のリコンフィギュラブル回路で構成すると共
に、前記処理装置の一部として前記レジスタファイルの
出力側に接続され、外部信号に従って回路構成を変更し
得る演算用の第２のリコンフィギュラブル回路を設け、
前記第２のリコンフィギュラブル回路が所定の演算機能
を実現するように再構成すると共に、該第２のリコンフ
ィギュラブル回路に対応した特定命令を設定し、この特
定の命令が入力されたときにこれに対応した制御信号を
出力するように前記第１のリコンフィギュラブル回路を
再構成した場合は、前記特定の命令の実行時に、前記制
御信号に基づいて前記第２のリコンフィギュラブル回路
により前記所定の演算機能を実行することにある。
に、第１の発明であるプロセッサの特徴は、実行すべき
命令をデコードする命令デコーダと、前記命令の実行に
必要となるソースデータを保持するレジスタファイル
と、前記命令デコーダのデコード結果に従って前記ソー
スデータを用いた演算を実行し、その処理結果を前記ソ
ースデータとして前記レジスタファイルへ書き戻す処理
装置とを備えたプロセッサにおいて、前記命令デコーダ
の一部または全部を、外部信号に従って回路構成を変更
し得る第１のリコンフィギュラブル回路で構成すると共
に、前記処理装置の一部として前記レジスタファイルの
出力側に接続され、外部信号に従って回路構成を変更し
得る演算用の第２のリコンフィギュラブル回路を設け、
前記第２のリコンフィギュラブル回路が所定の演算機能
を実現するように再構成すると共に、該第２のリコンフ
ィギュラブル回路に対応した特定命令を設定し、この特
定の命令が入力されたときにこれに対応した制御信号を
出力するように前記第１のリコンフィギュラブル回路を
再構成した場合は、前記特定の命令の実行時に、前記制
御信号に基づいて前記第２のリコンフィギュラブル回路
により前記所定の演算機能を実行することにある。
【００１１】第１の発明によれば、ユーザは、必要に応
じて、第１及び第２のリコンフィギュラブル回路を再構
成すると同時に、第２のリコンフィギュラブル回路に対
応した特定命令を設定することにより、実使用現場で特
定用途向けの専用回路を実現でき、該特定用途の実行時
には高速性が達成される。また、他の用途にも対応可能
であることから量産効果が上がる。
じて、第１及び第２のリコンフィギュラブル回路を再構
成すると同時に、第２のリコンフィギュラブル回路に対
応した特定命令を設定することにより、実使用現場で特
定用途向けの専用回路を実現でき、該特定用途の実行時
には高速性が達成される。また、他の用途にも対応可能
であることから量産効果が上がる。
【００１２】第２の発明である情報処理装置の特徴は、
命令を格納したメモリと、前記メモリ側から読み出され
た命令を実行するプロセッサとを備えた情報処理装置に
おいて、回路構成を変更し得るリコンフィギュラブル回
路と、前記リコンフィギュラブル回路をコントロールす
るコントロール回路とを設け、前記メモリの特定空間の
値が活性値を示したときに、前記リコンフィギュラブル
回路を特定の演算機能を実行する専用演算回路に再構成
し、命令の実行時に前記コントロール回路が前記特定空
間の活性値を検出したとき、前記専用演算回路によって
前記特定の演算機能を実行するようにしたものである。
命令を格納したメモリと、前記メモリ側から読み出され
た命令を実行するプロセッサとを備えた情報処理装置に
おいて、回路構成を変更し得るリコンフィギュラブル回
路と、前記リコンフィギュラブル回路をコントロールす
るコントロール回路とを設け、前記メモリの特定空間の
値が活性値を示したときに、前記リコンフィギュラブル
回路を特定の演算機能を実行する専用演算回路に再構成
し、命令の実行時に前記コントロール回路が前記特定空
間の活性値を検出したとき、前記専用演算回路によって
前記特定の演算機能を実行するようにしたものである。
【００１３】この第２の発明によれば、ユーザは、プロ
グラム中で専用演算回路を使用する必要に応じ、メモリ
の特定空間の値（フラッグ）を活性化する。すると、こ
のプログラム実行中にコントロール回路は常にそのフラ
ッグを監視し、該フラッグが活性化された場合は、専用
演算回路を起動して特定の演算機能を実行する。これに
よって、コンパイラは前記専用演算回路にどの様な演算
機能が構成されているかを知る必要がなくなる。
グラム中で専用演算回路を使用する必要に応じ、メモリ
の特定空間の値（フラッグ）を活性化する。すると、こ
のプログラム実行中にコントロール回路は常にそのフラ
ッグを監視し、該フラッグが活性化された場合は、専用
演算回路を起動して特定の演算機能を実行する。これに
よって、コンパイラは前記専用演算回路にどの様な演算
機能が構成されているかを知る必要がなくなる。
【００１４】第３の発明である情報処理装置の特徴は、
上記第２の発明において、前記専用演算回路の演算終了
時に前記コントロール回路から前記プロセッサへ割り込
み信号を送る構成にしたものである。
上記第２の発明において、前記専用演算回路の演算終了
時に前記コントロール回路から前記プロセッサへ割り込
み信号を送る構成にしたものである。
【００１５】この第３の発明によれば、専用演算回路の
演算終了を的確にプロセッサへ伝えることができる。
演算終了を的確にプロセッサへ伝えることができる。
【００１６】第４の発明である情報処理装置の特徴は、
命令を格納したメモリと、前記メモリ側から読み出され
た命令を実行するプロセッサとを備えた情報処理装置に
おいて、回路構成を変更し得るリコンフィギュラブル回
路と、前記各リコンフィギュラブル回路をそれぞれコン
トロールする複数のコントロール回路とを設け、前記各
リコンフィギュラブル回路に対応する前記メモリの特定
空間の値が活性値を示したときに、それぞれ対応する前
記リコンフィギュラブル回路を特定の演算機能を実行す
る専用演算回路に再構成し、命令の実行時に前記コント
ロール回路がこれに対応する前記特定空間の活性値を検
出したとき、該コントロール回路に対応する前記専用演
算回路によって前記特定の演算機能を実行するようにし
たことにある。
命令を格納したメモリと、前記メモリ側から読み出され
た命令を実行するプロセッサとを備えた情報処理装置に
おいて、回路構成を変更し得るリコンフィギュラブル回
路と、前記各リコンフィギュラブル回路をそれぞれコン
トロールする複数のコントロール回路とを設け、前記各
リコンフィギュラブル回路に対応する前記メモリの特定
空間の値が活性値を示したときに、それぞれ対応する前
記リコンフィギュラブル回路を特定の演算機能を実行す
る専用演算回路に再構成し、命令の実行時に前記コント
ロール回路がこれに対応する前記特定空間の活性値を検
出したとき、該コントロール回路に対応する前記専用演
算回路によって前記特定の演算機能を実行するようにし
たことにある。
【００１７】この第４の発明によれば、従来のコンパイ
ラをほとんどそのまま使用して、高速性を有する複数種
の特定用途向け演算回路を実使用現場で実現できる。
ラをほとんどそのまま使用して、高速性を有する複数種
の特定用途向け演算回路を実使用現場で実現できる。
【００１８】第５の発明である情報処理装置の特徴は、
上記第４の発明において、前記各専用演算回路の演算終
了時に、各々対応する前記コントローラから前記プロセ
ッサへそれぞれ割り込み信号を送る構成にしたものであ
る。
上記第４の発明において、前記各専用演算回路の演算終
了時に、各々対応する前記コントローラから前記プロセ
ッサへそれぞれ割り込み信号を送る構成にしたものであ
る。
【００１９】この第５の発明によれば、上記第４の発明
において、上記第３の発明と同等の作用を呈する。
において、上記第３の発明と同等の作用を呈する。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るプロセッサの要部構成を示すブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るプロセッサの要部構成を示すブロック図である。
【００２１】このプロセッサは、従来のプロセッサにお
いて、命令デコーダ１２の一部あるいは全部が、外部信
号ＳＯに従って回路構成を変更し得るリコンフィギュラ
ブル回路１２ａで構成され、さらに処理装置には、通常
のファンクションユニット（ＦＵ）に加えて、リコンフ
ィギュラブル回路で構成したリコンフィギュラブル・フ
ァンクションユニット（ＲＦＵ）１９が設けられてい
る。
いて、命令デコーダ１２の一部あるいは全部が、外部信
号ＳＯに従って回路構成を変更し得るリコンフィギュラ
ブル回路１２ａで構成され、さらに処理装置には、通常
のファンクションユニット（ＦＵ）に加えて、リコンフ
ィギュラブル回路で構成したリコンフィギュラブル・フ
ァンクションユニット（ＲＦＵ）１９が設けられてい
る。
【００２２】図１中の命令キャッシュ１１、レジスタフ
ァイル１３、ファンクションユニット（ＦＵ）１４，１
５，１６、データキャッシュ１７、及びデータバス１８
は、図７に示した従来のプロセッサの各構成要素１０
１，１０３〜１０８にそれぞれ相当する。また、図示は
しないが、本実施形態のプロセッサは、プログラムカウ
ンタ、インクリメンタ回路、及びメモリマネジメントユ
ニット等を備えている。なお、ファンクションユニット
１４，１５，１６、データキャッシュ１７、データバス
１８、及びＲＦＵ１９で処理装置が構成されている。
ァイル１３、ファンクションユニット（ＦＵ）１４，１
５，１６、データキャッシュ１７、及びデータバス１８
は、図７に示した従来のプロセッサの各構成要素１０
１，１０３〜１０８にそれぞれ相当する。また、図示は
しないが、本実施形態のプロセッサは、プログラムカウ
ンタ、インクリメンタ回路、及びメモリマネジメントユ
ニット等を備えている。なお、ファンクションユニット
１４，１５，１６、データキャッシュ１７、データバス
１８、及びＲＦＵ１９で処理装置が構成されている。
【００２３】図２は、ＲＦＵ１９の構成例を説明するた
めの図である。
めの図である。
【００２４】ＲＦＵ１９は、各３入力のルックアッブテ
ーブル（ＬＵＴ）を複数段接続して構成されている。３
入力ルックアッブテーブル２１，２２，２３は、ＥＥＰ
ＲＯＭで構成されており、３入力の特定の組み合わせで
のみ“１”が立つようになっている。ここで、どの入力
ベクトルに対し“１”が立つかはテーブルへの書き込み
データによってリコンフィギュラブルとなっている。こ
れらを複数段接続すると多入力回路が構成される。ここ
で、多段接続の接続線２１ａ，２２ａはプログラマブル
に可変としている。
ーブル（ＬＵＴ）を複数段接続して構成されている。３
入力ルックアッブテーブル２１，２２，２３は、ＥＥＰ
ＲＯＭで構成されており、３入力の特定の組み合わせで
のみ“１”が立つようになっている。ここで、どの入力
ベクトルに対し“１”が立つかはテーブルへの書き込み
データによってリコンフィギュラブルとなっている。こ
れらを複数段接続すると多入力回路が構成される。ここ
で、多段接続の接続線２１ａ，２２ａはプログラマブル
に可変としている。
【００２５】次に、第１実施形態の動作を説明する。
【００２６】ユーザは、まず自身が望む演算機能を達成
するようＲＦＵ１９を構成し、このＲＦＵ１９を利用す
る命令を命令セットに追加し、さらに、この追加された
命令が適切にデコードされてプロセッサ１０内の各回路
及びバスが制御されるように命令デコーダ１２中のリコ
ンフイギュラブル回路１２ａを再構成する。また、コン
パイラを変更して、追加された命令を含むようにし、こ
のコンパイラでソースプログラムをコンパイルすること
により、このプロセッサチップ１０を動作させるプログ
ラムを得る。
するようＲＦＵ１９を構成し、このＲＦＵ１９を利用す
る命令を命令セットに追加し、さらに、この追加された
命令が適切にデコードされてプロセッサ１０内の各回路
及びバスが制御されるように命令デコーダ１２中のリコ
ンフイギュラブル回路１２ａを再構成する。また、コン
パイラを変更して、追加された命令を含むようにし、こ
のコンパイラでソースプログラムをコンパイルすること
により、このプロセッサチップ１０を動作させるプログ
ラムを得る。
【００２７】上記ＲＦＵ１９が例えばコサイン変換用の
演算回路として構成された場合を例として説明する。
演算回路として構成された場合を例として説明する。
【００２８】所望の命令、例えばコサイン変換に関する
命令は、メインメモリからデータバス１１ａを介して入
力されて、命令キャッシュ１１に記憶される。プログラ
ムカウンタから読み出された命令アドレスをインクリメ
ンタ回路で加算し、その命令アドレスを命令キャッシュ
１１及びメモリマネジメントユニットへ送る。
命令は、メインメモリからデータバス１１ａを介して入
力されて、命令キャッシュ１１に記憶される。プログラ
ムカウンタから読み出された命令アドレスをインクリメ
ンタ回路で加算し、その命令アドレスを命令キャッシュ
１１及びメモリマネジメントユニットへ送る。
【００２９】命令キャッシュ１１がヒットすると当該ア
ドレスの命令が読み出され、命令デコーダ１２へ送られ
る。命令キャッシュ１１がヒットしない場合は、外部メ
モリからの命令の読み出しが必要なので、バスインター
フェースを介して外部メモリアクセスが行われ、データ
を読み出す。命令デコーダ１２に送られた前記命令は、
制御信号ＣＳ１に変換される。
ドレスの命令が読み出され、命令デコーダ１２へ送られ
る。命令キャッシュ１１がヒットしない場合は、外部メ
モリからの命令の読み出しが必要なので、バスインター
フェースを介して外部メモリアクセスが行われ、データ
を読み出す。命令デコーダ１２に送られた前記命令は、
制御信号ＣＳ１に変換される。
【００３０】この制御信号ＣＳ１により各回路ブロック
及び各バスが制御される。当該コサイン変換に関するデ
ータの処理は、レジスタファイル１３とＲＦＵ１９との
間の演算によって行われるが、レジスタファイル１３の
データは、ＲＦＵ１９にバスＲＦＤを通して供給され
る。
及び各バスが制御される。当該コサイン変換に関するデ
ータの処理は、レジスタファイル１３とＲＦＵ１９との
間の演算によって行われるが、レジスタファイル１３の
データは、ＲＦＵ１９にバスＲＦＤを通して供給され
る。
【００３１】ＲＦＵ１９の演算結果は、データバス１８
を介して、再度、レジスタファイル１３に書き戻される
か、データキャッシュ１７に書き戻される。
を介して、再度、レジスタファイル１３に書き戻される
か、データキャッシュ１７に書き戻される。
【００３２】このように、ＲＦＵ１９を例えばコサイン
変換処理用に再構成すれば、コサイン変換を多用する例
えば画像圧縮等の処理が極めて高速に動作するプロセッ
サを得ることができる。また、上記プロセッサチップ１
０は他のユーザの用途にも対応できるため量産効果が上
りロウコストで生産できる。
変換処理用に再構成すれば、コサイン変換を多用する例
えば画像圧縮等の処理が極めて高速に動作するプロセッ
サを得ることができる。また、上記プロセッサチップ１
０は他のユーザの用途にも対応できるため量産効果が上
りロウコストで生産できる。
【００３３】次に、本発明の第２実施形態を説明する。
【００３４】第２実施形態は、基本的に従来のプロセッ
サ用に開発されたコンパイラをそのまま用いて、上記第
１実施形態と同等の効果を得ることができるようにした
ものである。
サ用に開発されたコンパイラをそのまま用いて、上記第
１実施形態と同等の効果を得ることができるようにした
ものである。
【００３５】図３は、本発明の第２実施形態に係る情報
処理装置の要部構成を示すブロック図である。
処理装置の要部構成を示すブロック図である。
【００３６】チップ３０のプロセッサは、従来のプロセ
ッサと同様の構成であり、割込み信号ＩＰを出力する割
込み制御回路３１も従来でも設けられているものであ
る。本実施形態においては、図４に示すようにメインメ
モリの特定アドレスに対応するデータ６１を格納するメ
モリ回路４０と、特定の演算機能を実現するためのリコ
ンフィギュラブル回路５１と、メモリ回路４０に記憶さ
れたデータに従ってリコンフィギュラブル回路５１を制
御するコントロール回路５２とを、プロセッサ３０の外
部に設けている。
ッサと同様の構成であり、割込み信号ＩＰを出力する割
込み制御回路３１も従来でも設けられているものであ
る。本実施形態においては、図４に示すようにメインメ
モリの特定アドレスに対応するデータ６１を格納するメ
モリ回路４０と、特定の演算機能を実現するためのリコ
ンフィギュラブル回路５１と、メモリ回路４０に記憶さ
れたデータに従ってリコンフィギュラブル回路５１を制
御するコントロール回路５２とを、プロセッサ３０の外
部に設けている。
【００３７】メモリ回路４０とデータキャッシュ１７の
間にはバス４１が、またデータキャッシュ１７とＲＦＵ
５１との間にはＲＦＵ５１へのデータ供給やデータキャ
ッシュ１７への演算結果格納を行うためのバス５３が設
けられ、さらにはコントローラ回路５２からプロセッサ
３０に割込みをかけるための割込み制御信号用の信号線
５４が設けられている。
間にはバス４１が、またデータキャッシュ１７とＲＦＵ
５１との間にはＲＦＵ５１へのデータ供給やデータキャ
ッシュ１７への演算結果格納を行うためのバス５３が設
けられ、さらにはコントローラ回路５２からプロセッサ
３０に割込みをかけるための割込み制御信号用の信号線
５４が設けられている。
【００３８】システム開発上の取り決めとして、メイン
メモリのアドレス空間中における特定のアドレス空間
（図４の６１）をプロセッサ３０とＲＦＵ５１の通信の
ために専用に確保し、特定アドレス空間６１中のアドレ
スａ０のフラッグが立った場合は、ＲＦＵ５１を０〜か
らｎ−１のｎ個に分割して各部分をリコンフィギュア
し、回路を形成した１番目のＲＦＵ０を活性化してそこ
にデータを流す。
メモリのアドレス空間中における特定のアドレス空間
（図４の６１）をプロセッサ３０とＲＦＵ５１の通信の
ために専用に確保し、特定アドレス空間６１中のアドレ
スａ０のフラッグが立った場合は、ＲＦＵ５１を０〜か
らｎ−１のｎ個に分割して各部分をリコンフィギュア
し、回路を形成した１番目のＲＦＵ０を活性化してそこ
にデータを流す。
【００３９】ユーザは、ソフトウエア開発時にプログラ
ム中でＲＦＵ０を使用する必要に応じ、アドレスａ０に
フラグを立てる（図５のステップ７１）。すると、この
プログラム実行中にコントロール回路５２は常にメモリ
回路４０を監視し、フラグが立っていた場合はデータを
バス５３を通してＲＦＵ５１の領域ＲＦＵ０に流し、そ
の演算結果をバス５３に返すプログラムではＲＦＵの演
算終了を待って次のステップへ移る（図５のステップ
７）。
ム中でＲＦＵ０を使用する必要に応じ、アドレスａ０に
フラグを立てる（図５のステップ７１）。すると、この
プログラム実行中にコントロール回路５２は常にメモリ
回路４０を監視し、フラグが立っていた場合はデータを
バス５３を通してＲＦＵ５１の領域ＲＦＵ０に流し、そ
の演算結果をバス５３に返すプログラムではＲＦＵの演
算終了を待って次のステップへ移る（図５のステップ
７）。
【００４０】演算終了の検知は、例えばＲＦＵを構成す
る際ｎクロックで終了することがわかっていればクロッ
ク数のカウントで行うことができるし、また、ＲＦＵで
の演算終了をプロセッサ３０に信号線５４を通し割込み
をかけることで実現することもできる。
る際ｎクロックで終了することがわかっていればクロッ
ク数のカウントで行うことができるし、また、ＲＦＵで
の演算終了をプロセッサ３０に信号線５４を通し割込み
をかけることで実現することもできる。
【００４１】以上により、コンパイラは、どのような演
算機能がＲＦＵ５１に構成されているかを知る必要がな
い。また、コンパイルの結果は、図６に示すようにコー
ドすなわちインストラクション命令部８１とデータ部８
２に分けられるが、上記システムでは、コード部８１の
命令セットには手を加えずデータ部８２（図６中の８２
ａ：アドレスａ０）のみをＲＦＵ５１の制御に用いてい
るので、コンパイラを手直しする必要がなく、従来のコ
ンパイラを本質的にそのまま使用できる。
算機能がＲＦＵ５１に構成されているかを知る必要がな
い。また、コンパイルの結果は、図６に示すようにコー
ドすなわちインストラクション命令部８１とデータ部８
２に分けられるが、上記システムでは、コード部８１の
命令セットには手を加えずデータ部８２（図６中の８２
ａ：アドレスａ０）のみをＲＦＵ５１の制御に用いてい
るので、コンパイラを手直しする必要がなく、従来のコ
ンパイラを本質的にそのまま使用できる。
【００４２】本第２実施形態では、メモリ空間６１をメ
モリ回路４０に割り当てたが、コントロール回路５２か
らデータキャッシュ１７をメインメモリのアドレスで参
照できるように構成しておけば、メモリ回路４０はデー
タキャッシュ１７と兼ねることも可能である。
モリ回路４０に割り当てたが、コントロール回路５２か
らデータキャッシュ１７をメインメモリのアドレスで参
照できるように構成しておけば、メモリ回路４０はデー
タキャッシュ１７と兼ねることも可能である。
【００４３】このように、第２実施形態により、コンパ
イラを変更することなくユーザ独自の高速演算機能を具
備したプロセッサをロウコストで実現することができ
る。
イラを変更することなくユーザ独自の高速演算機能を具
備したプロセッサをロウコストで実現することができ
る。
【００４４】次に、本発明の第３実施形態を説明する。
【００４５】本実施形態は、上記第２実施形態のハード
ウェア構成を複数のＲＦＵチップを用いて構成した例で
ある。
ウェア構成を複数のＲＦＵチップを用いて構成した例で
ある。
【００４６】図７は、本発明の第３実施形態に係る情報
処理装置の要部構成を示すブロック図である。
処理装置の要部構成を示すブロック図である。
【００４７】この情報処理装置は、システムバス９０上
に、命令を格納したメインメモリ９１と、従来と同様の
構成のプロセッサ（データキャッシュを含む）９２と、
異なる特定の演算機能を実行するＲＦＵ部９３，９４と
が接続されている。
に、命令を格納したメインメモリ９１と、従来と同様の
構成のプロセッサ（データキャッシュを含む）９２と、
異なる特定の演算機能を実行するＲＦＵ部９３，９４と
が接続されている。
【００４８】ＲＦＵ部９３，９４は、それぞれ第２実施
形態のＲＦＵ５１、コントロール回路５２及びメモリ回
路４０を含んだものであり、各々において上記第２実施
形態と同様の動作を行う。また、メインメモリ９１の特
定アドレスをＲＦＵ９３，９４の起動等の通信用に用
い、プロセッサ９２への割込みは専用の信号線９５を付
加することで実現している。
形態のＲＦＵ５１、コントロール回路５２及びメモリ回
路４０を含んだものであり、各々において上記第２実施
形態と同様の動作を行う。また、メインメモリ９１の特
定アドレスをＲＦＵ９３，９４の起動等の通信用に用
い、プロセッサ９２への割込みは専用の信号線９５を付
加することで実現している。
【００４９】この第３実施形態によれば、従来のコンパ
イラを本質的にそのまま使用して、高速性を有する複数
種の特定アプリケーション用演算回路を具備した情報処
理装置をロウコストで実現することができる。
イラを本質的にそのまま使用して、高速性を有する複数
種の特定アプリケーション用演算回路を具備した情報処
理装置をロウコストで実現することができる。
【００５０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第２のリコンフィギュラブル回路が所定の演
算機能を実現するように再構成すると共に、該第２のリ
コンフィギュラブル回路に対応した特定命令を設定し、
この特定の命令が入力されたときにこれに対応した制御
信号を出力するように前記第１のリコンフィギュラブル
回路を再構成した場合は、前記特定の命令の実行時に、
前記制御信号に基づいて前記第２のリコンフィギュラブ
ル回路により前記所定の演算機能を実行するようにした
ので、実使用現場で特定用途向けの専用演算回路を実現
でき、該特定用途の実行時には高速性を達成することが
可能になる。さらに、他の用途にも対応可能であること
から、量産効果が上がり低コストで生産することができ
る。
によれば、第２のリコンフィギュラブル回路が所定の演
算機能を実現するように再構成すると共に、該第２のリ
コンフィギュラブル回路に対応した特定命令を設定し、
この特定の命令が入力されたときにこれに対応した制御
信号を出力するように前記第１のリコンフィギュラブル
回路を再構成した場合は、前記特定の命令の実行時に、
前記制御信号に基づいて前記第２のリコンフィギュラブ
ル回路により前記所定の演算機能を実行するようにした
ので、実使用現場で特定用途向けの専用演算回路を実現
でき、該特定用途の実行時には高速性を達成することが
可能になる。さらに、他の用途にも対応可能であること
から、量産効果が上がり低コストで生産することができ
る。
【００５１】第２の発明である情報処理装置によれば、
メモリの特定空間の値が活性値を示したときに、前記リ
コンフィギュラブル回路を特定の演算機能を実行する専
用演算回路に再構成し、命令の実行時に、前記コントロ
ール回路が前記特定空間の活性値を検出したとき、前記
専用演算回路によって前記特定の演算機能を実行するよ
うにしたので、コンパイラはどの様な演算機能が前記専
用演算回路に構成されているかを知る必要がなくなる。
これにより、従来のコンパイラを本質的にそのまま使用
して、上記第１の発明と同等の効果を得ることができ
る。
メモリの特定空間の値が活性値を示したときに、前記リ
コンフィギュラブル回路を特定の演算機能を実行する専
用演算回路に再構成し、命令の実行時に、前記コントロ
ール回路が前記特定空間の活性値を検出したとき、前記
専用演算回路によって前記特定の演算機能を実行するよ
うにしたので、コンパイラはどの様な演算機能が前記専
用演算回路に構成されているかを知る必要がなくなる。
これにより、従来のコンパイラを本質的にそのまま使用
して、上記第１の発明と同等の効果を得ることができ
る。
【００５２】第３の発明である情報処理装置によれば、
上記第２の発明において、前記専用演算回路の演算終了
時に前記コントロール回路から前記プロセッサへ割込み
信号を送る構成にしたので、上記第２の発明の効果を比
較的簡単な構成で実現することができる。
上記第２の発明において、前記専用演算回路の演算終了
時に前記コントロール回路から前記プロセッサへ割込み
信号を送る構成にしたので、上記第２の発明の効果を比
較的簡単な構成で実現することができる。
【００５３】第４の発明である情報処理装置によれば、
各リコンフィギュラブル回路に対応するメモリの特定空
間の値が活性値を示したときに、それぞれ対応する前記
リコンフィギュラブル回路を特定の演算機能を実行する
専用演算回路に再構成し、命令の実行時に、コントロー
ル回路がこれに対応する前記特定空間の活性値を検出し
たとき、該コントロール回路に対応する前記専用演算回
路によって前記特定の演算機能を実行するようにしたの
で、従来のコンパイラを本質的にそのまま使用して、実
使用現場で複数種の特定用途向けの専用演算回路を実現
できる。これにより、各特定用途の実行時には高速性が
達成されるため、ユーザの利便性が一層向上する。さら
に、他の用途にも対応可能であることから、量産効果が
上がり低コストで生産することができる。
各リコンフィギュラブル回路に対応するメモリの特定空
間の値が活性値を示したときに、それぞれ対応する前記
リコンフィギュラブル回路を特定の演算機能を実行する
専用演算回路に再構成し、命令の実行時に、コントロー
ル回路がこれに対応する前記特定空間の活性値を検出し
たとき、該コントロール回路に対応する前記専用演算回
路によって前記特定の演算機能を実行するようにしたの
で、従来のコンパイラを本質的にそのまま使用して、実
使用現場で複数種の特定用途向けの専用演算回路を実現
できる。これにより、各特定用途の実行時には高速性が
達成されるため、ユーザの利便性が一層向上する。さら
に、他の用途にも対応可能であることから、量産効果が
上がり低コストで生産することができる。
【００５４】第５の発明である情報処理装置によれば、
上記第４の発明において、前記各専用演算回路の演算終
了時に、各々対応する前記コントローラから前記プロセ
ッサへそれぞれ割込み信号を送る構成にしたものであ
る。
上記第４の発明において、前記各専用演算回路の演算終
了時に、各々対応する前記コントローラから前記プロセ
ッサへそれぞれ割込み信号を送る構成にしたものであ
る。
【００５５】この第５の発明によれば、上記第４の発明
において、上記第３の発明と同等の効果を得ることがで
きる。
において、上記第３の発明と同等の効果を得ることがで
きる。
【図１】本発明の第１実施形態に係るプロセッサの要部
構成を示すブロック図である。
構成を示すブロック図である。
【図２】ＲＦＵの構成例を説明するための図である。
【図３】本発明の第２実施形態に係る情報処理装置の要
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４】メインメモリにおける特定アドレスのデータ部
を示す図である。
を示す図である。
【図５】第２実施形態におけるユーザプログラムのＲＦ
Ｕ処理部分を示す概念図である。
Ｕ処理部分を示す概念図である。
【図６】コンパイラの構成を示す概念図である。
【図７】本発明の第３実施形態に係る情報処理装置の要
部構成を示すブロック図である。
部構成を示すブロック図である。
【図８】従来のプロセッサの要部構成を示すブロック図
である。
である。
１１ 命令キャッシュ １２ 命令デコーダ １２ａ リコンフィギュラブル回路 １３ レジスタファイル １４，１５，１６ ファンクションユニット（ＦＵ） １７ データキャッシュ １８ データバス １９ ＲＦＵ３０ チップ ３０ プロセッサチップ ３１ 割込み制御回路 ４０ メモリ回路 ５１ ＲＦＵ回路 ５２ コントロール回路 ５４，９５ 割込み制御信号用の信号線 ６１ 特定アドレスに対応するデータ ９１ メインメモリ ９２ プロセッサ ９３，９４ ＲＦＵ部 ＯＳ 外部信号
フロントページの続き (56)参考文献 特開 平７−191844（ＪＰ，Ａ) 特開 平２−216581（ＪＰ，Ａ) 特開 平５−88885（ＪＰ，Ａ) 特開 平８−237109（ＪＰ，Ａ) 特開 平４−60719（ＪＰ，Ａ) 特開 平３−100829（ＪＰ，Ａ) 特開 平４−357526（ＪＰ，Ａ) 特開 平５−158686（ＪＰ，Ａ) 特開 昭63−240630（ＪＰ，Ａ) 特表 平７−503804（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/42 G06F 7/00 G06F 15/78
Claims (6)
- 【請求項１】 命令及びデータを格納するメモリと、 前記メモリから読み出された命令を実行するプロセッサ
と、 特定の演算機能を実行する専用演算回路に再構成された
リコンフィギュラブル回路と、 前記命令の実行時に、前記メモリ内の特定空間の活性値
を検出したとき、前記専用演算回路によって前記特定の
演算機能を実行するように制御するコントロール回路
と、 を備えたことを特徴とする情報処理装置。 - 【請求項２】 前記コントロール回路は、前記専用演算
回路の演算終了時に前記プロセッサへ割り込み信号を送
ることを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記メモリ内の特定空間のデータを専用
に格納する専用メモリを更に備え、 前記コントロール回路は、前記活性値を検出するため
に、前記専用メモリを監視することを特徴とする請求項
１に記載の情報処理装置。 - 【請求項４】 命令及びデータを格納するメモリと、 前記メモリから読み出された命令を実行するプロセッサ
と、 互いに異なる特定の演算機能を実行する複数の専用演算
回路に再構成された複数のリコンフィギュラブル回路
と、 前記複数のリコンフィギュラブル回路にそれぞれ対応し
て設けられ、前記命令の実行時に、前記メモリ内の対応
するリコンフィギュラブル回路に対応する特定空間の活
性値をそれぞれ検出したとき、対応する専用演算回路に
よって対応する特定の演算機能を実行するようにそれぞ
れ制御する複数のコントロール回路と、 を備えたことを特徴とする情報処理装置。 - 【請求項５】 各コントロール回路は、対応する専用演
算回路の演算終了時に前記プロセッサへ割り込み信号を
送ることを特徴とする請求項４記載の情報処理装置。 - 【請求項６】 複数のコントロール回路にそれぞれ対応
して設けられ、前記メモリ内の対応するリコンフィギュ
ラブル回路に対応する特定空間のデータを専用に格納す
る複数の専用メモリを更に備え、 各コントロール回路は、前記活性値を検出するために、
対応する専用メモリを監視することを特徴とする請求項
４に記載の情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05956697A JP3340343B2 (ja) | 1997-03-13 | 1997-03-13 | プロセッサ及び情報処理装置 |
| US09/038,834 US6157997A (en) | 1997-03-13 | 1998-03-12 | Processor and information processing apparatus with a reconfigurable circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05956697A JP3340343B2 (ja) | 1997-03-13 | 1997-03-13 | プロセッサ及び情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254696A JPH10254696A (ja) | 1998-09-25 |
| JP3340343B2 true JP3340343B2 (ja) | 2002-11-05 |
Family
ID=13116929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05956697A Expired - Fee Related JP3340343B2 (ja) | 1997-03-13 | 1997-03-13 | プロセッサ及び情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6157997A (ja) |
| JP (1) | JP3340343B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2809570A1 (fr) * | 2000-05-23 | 2001-11-30 | Koninkl Philips Electronics Nv | Dispositif multimodules a comportement statique pour demodulateur programmable d'un recepteur de television |
| US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US7249242B2 (en) | 2002-10-28 | 2007-07-24 | Nvidia Corporation | Input pipeline registers for a node in an adaptive computing engine |
| US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US7752419B1 (en) | 2001-03-22 | 2010-07-06 | Qst Holdings, Llc | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
| US7653710B2 (en) | 2002-06-25 | 2010-01-26 | Qst Holdings, Llc. | Hardware task manager |
| US6577678B2 (en) | 2001-05-08 | 2003-06-10 | Quicksilver Technology | Method and system for reconfigurable channel coding |
| JP3578735B2 (ja) | 2001-08-02 | 2004-10-20 | 松下電器産業株式会社 | 情報処理装置及び情報処理方法 |
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| US7167531B2 (en) | 2001-09-17 | 2007-01-23 | Digeo, Inc. | System and method for shared decoding using a data replay scheme |
| US7131054B2 (en) | 2001-09-17 | 2006-10-31 | Digeo, Inc. | Apparatus and method for efficient decoder normalization |
| US7069284B2 (en) * | 2001-09-17 | 2006-06-27 | Digeo, Inc. | Apparatus and method for correcting signal imbalances using complex multiplication |
| AU2002341703A1 (en) * | 2001-09-17 | 2003-04-01 | Digeo, Inc. | A system and method for shared decoding using a data replay scheme |
| US7251294B2 (en) * | 2001-09-17 | 2007-07-31 | Digeo, Inc. | System and method for concurrently demodulating and decoding multiple data streams |
| US7382838B2 (en) * | 2001-09-17 | 2008-06-03 | Digeo, Inc. | Frequency drift compensation across multiple broadband signals in a digital receiver system |
| US7161994B2 (en) | 2001-09-17 | 2007-01-09 | Digeo, Inc. | System and method for shared decoding |
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| US7200735B2 (en) | 2002-04-10 | 2007-04-03 | Tensilica, Inc. | High-performance hybrid processor with configurable execution units |
| US7660984B1 (en) | 2003-05-13 | 2010-02-09 | Quicksilver Technology | Method and system for achieving individualized protected space in an operating system |
| US7328414B1 (en) | 2003-05-13 | 2008-02-05 | Qst Holdings, Llc | Method and system for creating and programming an adaptive computing engine |
| US8108656B2 (en) | 2002-08-29 | 2012-01-31 | Qst Holdings, Llc | Task definition for specifying resource requirements |
| US7937591B1 (en) | 2002-10-25 | 2011-05-03 | Qst Holdings, Llc | Method and system for providing a device which can be adapted on an ongoing basis |
| US8276135B2 (en) | 2002-11-07 | 2012-09-25 | Qst Holdings Llc | Profiling of software and circuit designs utilizing data operation analyses |
| US7225301B2 (en) | 2002-11-22 | 2007-05-29 | Quicksilver Technologies | External memory controller node |
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| EP2526494B1 (en) | 2010-01-21 | 2020-01-15 | SVIRAL, Inc. | A method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations |
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-
1997
- 1997-03-13 JP JP05956697A patent/JP3340343B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-12 US US09/038,834 patent/US6157997A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6157997A (en) | 2000-12-05 |
| JPH10254696A (ja) | 1998-09-25 |
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