DE2139753C3

DE2139753C3 - Rechenwerk für die Addition von zwei seriell vorliegenden Dezimalzahlen

Info

Publication number: DE2139753C3
Application number: DE19712139753
Authority: DE
Inventors: Werner 8505 Roethenbach Peter
Original assignee: FA DIEHL 8500 NUERNBERG
Current assignee: FA DIEHL 8500 NUERNBERG
Priority date: 1971-08-07
Filing date: 1971-08-07
Publication date: 1974-02-21
Also published as: DE2139753B2; FR2149824A5; GB1371552A; DE2139753A1; IT963732B

Description

Die Erfindung bezieht sich auf ein Rechenwerk für die Addition von zwei seriell vorliegenden, je Dezimalstelle binär verschlüsselten Dczimalzahlen, wobei für die Addition zwei Rech „Mizyklcn benötigt werden, mit einem Addierwerk, einer Schaltungsanordnung am Ausgang des Addierwerkes zum Erkennen von Dezimalüberträgen, die im Falle eines solchen jeweils ein entsprechendes Stcuerbit abgibt, wobei diese Steuerbits zur Steuerung der Bildung der Summe im zweiten Rechenzyklus dienen.

Ein derartiges Rechenwerk ist bereits aus der deutschen Auslegeschrift 1 302 516 bekanntgeworden. Bei diesem werden die Bits der im ersten Rechenzyklus erzeugten, unkorrigierten Summenziffern jeder Dezimalstelle mit dem aus diesem Ergebnis abgeleiteten und die erforderliche Korrektur anzeigenden Steuerbit im gleichen zyklischen Serienspeicher gespeichert. Während eines zweiten Rechenzyklus steuern die zugeordneten Steuerbits den Durchlaui der unkorrigierten. aufeinanderfolgenden Summenziffern im selben so Addierer. Es werden somit die im ersten Rechenzyklus erzeugten Summenziffern, welche noch unkorrigiert sind, ein zweites Mal durch denselben Addierer geführt und dort abhängig von im ersten Rechen/yklus erzeugten Steuerbits korrigiert.

In der deutschen Patentschrift 861 476 ist ein Parallel-Addierwcrk gezeigt, in welchem in einem Rechen/yklus insgesamt 4 Operationsschritte durchgeführt werden, nämlich die Verschlüsselung des 2. Operanden mit der Zahl · 6, die Durchführung der eigentlichen Addition, die teilweise Korrektur des Ergebnisses, soweit erforderlich, und die Entschlüsselung des Ergebnisses in allen Stellen. Würde man ein derartiges Addierwerk für die Serienaddition verwenden, so würden diese 4 Schritte hintereinander durchgeführt werden müssen. Damit wäre ein solches Rechenwerk für die Serienaddition von vornherein zu zeitaufwendig.

In der deutschen Auslegeschrift 1 524 131 ist ein Serienrechenwerk dargestellt, bei welchem eine logische Schaltungsanordnung zur Vorabprüfung der in 2 Schieberegistern stehenden Summanden vorgesehen ist. Diese Prüfung erfolgt dahingehend, ob bei der nachfolgenden Addition ein Übertrag zu erwarten ist, und gegebenenfalls wird eine Korrekturziffer addiert. Die Verwendung einer derartigen Vorabprüf uiig ist abhängig vom verwendeten Speichermedium und von vornherein nicht für jeden Anwendungsfall geeignet

Bei der deutschen Auslegeschrift 1 198 092, welche ebenfalls ein Serienrechenwerk zeigt, wird nur ein Rechenzyklus für die Addition vorgesehen, wobei die Korrektur der Summen/iffer im gleichen Rechenzyklus wie die Addition erfolgt. Dies geschieht dadurch, daß die im Additionswerk entsiehende unkorrigierte Summe im Speicherregister auf Cirund der verwendeten Kippschaltungen und weiterer logischer Schaltelemente korrigiert wird. Der Gesamt/eitaufvvand beträgt insgesamt die Zeit für einen Rechenzyklus und die Verarbeitungszeit einer Tetrade. Wegen des Aufwands an Kippschaltungen und weiterer logischer Schaltelemente ist diese Anordnuni; nicht für die Lösung der der Erfindung gestellten Aufgabe geeignet.

Ausgehend von diesem Stand der Technik, ist es Aufgabe der Erfindung, ein Rechenwerk anzugeben, welches zur Verarbeitung von im BCD-Code oder 3-Exzeß-Code verschlüsselten Dezimalzahlen geeignet ist und gegenüber dem erstgenannten bekannten Rechenwerk den Vorteil bietet, daß die unkorrigierte Zwischensumme nicht abgespeichert werden muß und damit der diesbezügliche Aufwand geringer wird.

Diese Aufgabe wird dadurch gelöst, daß ein einziges Addierwerk vorgesehen ist, welches zur Addition ,von drei Variablen geeignet ist und dem die beiden zu addierenden, in je einem Umlaufspeicher gespeicherten Dezimalzahlen sowie dem verwendeten Code zugeordnete Korrekturbits zugeführt werden, daß ferner an die Schaltungsanordnung zur Erkennung von Dezimalüberträgen eine speichernde Anordnung angeschlossen ist. welche die im ersten Rechenzyklus erzeugten Steuerbits Zwischenspeichen, und daß der Ausgang dieser speichernden Anordnung derart mit einer die Korrekturzillern abgebenden Auswahlschaltung verbunden ist. daß die letztere im ersten Rechenzyklus ständig erste KorrektUTziffern an das Addierwerk abgibt, wohingegen sie im zweiten Rechen/yklus in Abhängigkeit von den /wischengespeicherien Steuerbus bei der Bildung jener SummenzilTern. bei denen im ersten Rechen/yklus Dezimalüberträge aufgetreten waren, erste und bei der Bildung der restlichen Summenziffern /weite Korrekturziffern abgibt, und daß nur jene Summcnziffern am Ausgang des Addierwerkes /ur Weiterverarbeitung verwendet werden, welche im /weiten Rechenzyklus entstehen.

Das erfindungsgemäße Rechenwerk hat gegenüber jenem der deutschen Patentschrift 861 476 den Vorteil, daß nur 2 anstatt der dort vorhandenen 4 Operationsschritte erforderlich sind. Gegenüber der deutschen Auslcgeschrift 1 524 131 ist wohl der Zeitaufwand bei dem eriindungsgemäßen Rechenwerk der gleiche, hingegen bietet letzteres den Vorteil, daß nur ein Additionswerk vorhanden ist anstatt ein Additionswerk und eine Prüfschaltung bei der bekannten Anordnung. Gegenüber dem Rechenwerk der deutschen Auslcgeschrift 1 198 092 ist das erfindunesgemäße Rechenwerk v\ohl etwas langsamer. Hai demgegenüber aber den Vorteil des wesentlich geringeren Aufwandes vorzuweisen.

Das erfindungsgemäße Rechenwerk arbeitet somit dergestalt, daß im ersten Rechenzyklus zu jeder SummcnzifTer eine dem betreffenden Code zugeordnete Korrektur/iffer aufaddiert wird und in einer entsprechenden Auswerteschaltung festgestellt wird, ob ein Dezimalubertrag vorliegt oder nicht. Abhängig davon wird ein entsprechendes Steuerbit erzeugt. Die unkorrigierte SummenzilTer des ersten Rechenzyklus geht verloren. In einem /weiten Rechenzyklus werden die beiden Dezimalzahlcn nochmals addiert, wobei jedoch in diesem Zyklus, abhängig von dem Steuerbit, jeder SummenzitTer eine dem verwendeten Code zugeordnete erste oder aber zweite Korrckturzilfcr zuaddiert wird. Am Ausgang des Additionswerkes entstehen im zweiten Rechenzyklus die richtigen Summenziffern, die zur Weiterverarbeitung zur Verfügung stehen.

Ein weiterer Vorteil des erfindungsgemäßen Rechenwerks ist es, daß nach dem gleichen Arbeitsprinzip auch eine Subtraktion durchgeführt werden kann, wenn an Stelle eines Addierwerkes ein Subtrahierwerk verwendet wird und die Korrektur-Ziffern entsprechend geändert werden.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im folgenden sollen Ausführungsbeispiele der Erfindung an Hand der Zeichnung näher erläutert werden. Es zeigt

F i g. 1 ein Ausführungsbeispiel der Erfindung unter Verwendung eines beliebigen Binärcodes,

F i g. 2 ein Ausführungsbeispiel der Erfindung, welches speziell bei Verwendung von 16stelligcn, binärtctradisch verschlüsselten Dezimalzahlen Anwendung findet und hinsichtlich des Speicherplatzes der speichernden Anordnung minimisicrt ist,

F i g. 3 den schematischen Aufbau des Addierwerkes.

Γ i g. 4 a den Aufbau der Auswahlschaltung für die Verwendung bei im BCD-Code oder 3-Exzcß-Code verschlüsselten Dezimalzahlen,

F i g. 4 b die Auswahlschaltung bei Verwendung von im BCD-Code binär verschlüsselten Dezimalzahlen.

I' i g. 5 eine Schaltungsanordnung für eine besonders einfache Erkennung von Dezimalüberträgen.

In I"ig. 1 sind mit 1 und 2 zwei als Umlaufspeicher ausgebildete Schieberegister bezeichnet, in weichen zwei 1 dstolligc. binär verschlüsselte Dezimal/ahlen gespeichert sind. Den Schieberegistern nachgeordnet ist ein Addierwerk 3 für die Addition von drei Variablen. Am dritten Eingang des Addierwerkes liegt eine Auswahlschaltung 4. welche KotTcUurzilfern liefert, die dem verwendeten Binarcode zugeordnet sind. Mit S ist die Ausgangslcitung des Addierwerkes 3 bezeichnet, auf welcher die falschen sowie die richtigen Summenziflern erscheinen. Außerdem ist eine Leitung 5 a aus dem Addierwerk 3 herausgeführt, welche die Übertragsbits führt. An diese Ausgangsleitung 5 a ist eine Schaltungsanordnung 6 zur Erkennung von Dezimalüberlraeen angeschlossen, welche an ihrem Ausgang Steuerbits /. oder O abgibt, abhängig davon, ob auf der Auslassleitung 5<i ein De/imalübertrag vorliegt oder nicht. Der Schaltungsanordnung 6 ist ein Schieberegister 7 nachgeordnet, welches zur Zwischenspeicherung der Steuerbits dient, wobei seine Taktfrequenz - entsprechend der verwendeten Speichcrstellon/ahl — gleich ist der Taktfrequenz der Schieberegister 1 und 2 oder einen Bruchteil hiervon betragt. Der Ausgang des Schieberegisters 7 ist über eine Leitung 8 mit dem Eingang der Auswahlschaltung 4 verbunden. I.her eine Steucrleiiung 9 erhält die Auswahlschaltung 4 Signale, welche den ersten oder den zweiten Rechenzyklus kennzeichnen.

Das beschriebe .ic Rechenwerk arbeitet nach folgendem Prinzip: Im ersten Rechenzyklus, welcher durch ein Signal 0 auf der Leitung 9 gekennzeichnet ist. werden die in den Schieberegistern I und 2 stehenden binärcodierten Dezimalzahlen dem Addierwerk 3 seriell entsprechend dem vorliegenden Takt angeboten. Von der Auswahlschaltung 4 werden, ebenfalls entsprechend diesem Takt, dem Addierwerk Korrekturziffern angeboten, welche dem verwendeten Binärcode entsprechen und die Korrektur \on etwa auftretenden Pseudoziffern ermöglichen. Bei Verwendung des BCD-Codc haben die ersten KorrekturziiTern^die Zahl 6. bei dem 3-Exzeß-Code haben die Korrekturziffern die Zahl ^J 3. Im Addierwerk 3 werden diese drei Variablen addiert, und auf der Aussangsleilung 5 erscheinen Summenziffern: auf der AuseancsleitungS« erscheinen dazugehörige etwaige Dezimaliiberträge. Diese Summenziffern können falsch oder richtig sein; eine Weiterverarbeitung oder Speicherung erfolgt nicht. Im Falle eines Dezimalübertrages gibt die Schaltungsanordnung 6 ein Steuerbit L, im Falle des Nichtvorlicgens hingegen ein Steuerbit O ab. In dem Schieberegister 7 werden diese Steuerbits getaktet zwischengespeichert, für jede Dezimalstelle der Dczimalzahlcn somit ein SteuerbiL Die Länge des Schieberegisters ist so bemessen, daß das der jeweils ίο niedrigstwertigen Dezimalstelle der beiden Dezimalzahlen, welche als erste am Ausgang der Schieberegister 1 und 2 erscheinen, zugeordnete Steuerbit am Ende der Addition am Ausgang des Schieberegisters steht.

is Der zweite Rechenzyklus wild nun dadurch gekennzeichnet, daß auf der Leitung 9 das Signal /- erscheint. Nunmehr werden die inzwischen umgelaufenen und erneut in die Schieberegister 1 und 2 eingeschriebenen Dezimalzahlen dem Addierwerk 3 ein zweites Mal angeboten. Gleichzeitig werden von der Auswahlschaltung 4, abhängig von den auf der Leitung 8 taktweise erscheinenden Steuerbus, Korrcktur/iffern an das Addierwerk 3 abgegeben War im ersten Rechenzyklus bei der Addition der entsprechenden Dezimalstelle ein Dezimalübertiag erkannt worden, so war in das Schieberegister 7 ein Steuerbit L eingeschrieben worden. Dieses Stein.ι bit wird nun so interpretiert, daß die im ei μ ^ μ Rechenzyklus auf der Ausgangslcitung erschien*. >■ Summenziffer ohne Addition der Korreklurziller ..·...ι falsche Summenziffer gewesen wäre und daß inff?! dessen im zweiten Rechenzyklus dieser Summen >ΰ -r der entsprechenden Dezimalstelle dieser Kon.·!■■■■■< ziffer hinzugefügt werden muß. Die Au- .' schaltung 4 wird somit von einem Stcuerbii ·■■ der Leitung 8 so gesteuert, daß an ihrem A; ·.. eine »erste« Korreklurziffer abgegeben wird.

War hingegen im ersten Rechenzyklus I '!<■"■ Ausgangslcitung 5 β kein Dczimalübcrtr r. schienen, so wurde von der Schaltungsanoi tnuru < < ein Stcuerbit O abgegeben. Dieses Stcucrbit >» wird nun so interpretiert, daß das Hinzufügen einer i-rstcn Korrekturziffer bei der Addition der entsprcch ilen Dezimalstellen im ersten Rechenzyklus false! vwescn war. Das heißt, im zweiten Rechenzyklus ι' f bei der nochmaligen Addition dieser Dezimalste ■ diese Korrekturziffer nicht mehr addiert wen: Erscheint also auf der Leitung 8 ein Steuerbit O. wird die Auswahlschaltung 4 in der Weise gesteueii daß sie eine -zweite« KorrekturzifTcr an das Addier werk 3 abgibt. Diese Korrekturziffer i&t wiedcrun abhängig von dem verwendeten Binärcode und be trägt bei einem BCD-Codc O, hingegen bei einem 3-E\zeß-Code —3.

In der vorbeschriebenen Weise werden nun alle Dezimalstellen der beiden Dezimalzahlen im Addierwerk aufaddiert und die entsprechenden Korrekturziffern hinzugefügt. Auf der Ausgangsleitung 5 erscheinen die richtigen Summcnziffem. die nunmchi zur Weiterverarbeitung zur Verfügung stehen.

Die Wahl der Zahl der Bit-Speicherplätze in· Schieberegister 7 hängt ab von der Zahl der Dezimalstellen der Dizimalzahlen sowie davon, ob füi das Schieberegister 7 der gleiche Takt wie für die Schieberegister 1 und 2 venvendct werden soll. lsi dies der Fall und sollen in dem Addierwerk 2 Ifistellipe Dezimalzahlcn verarbeitet werden, so wire man. unter der Voraussetzung, daß die Zahlen in

gctaktclcs Flip-Flop 19, dessen Eingang an der Leitung 8, also dem Ausgang des Schieberegisters 7 bzw. 3, liegt. Der Ausgang dieses Flip-Flops 19 ist sowohl mit dem negierten Eingang eines UND-5 Gliedes 21 als auch über ein ODER-Glied 27 mit einem UND-Glied 20 verbunden. An dem zweiten Eingang des UND-Gliedes 20 liegt das Signal eines Korrekturziffern-Gcnerators, welcher in der Zeichnung nicht dargestellt ist, da er für die Erfindung

BCD-Codc verschlüsselt sind, ein Schieberegister
mit fiO-Bit-Spcicherplatz verwenden. Daß dieses
Schieberegister nur 60 und nicht 64 Bit-Stellen aufweist, svas an und für sich zu erwarten wäre, hat
seinen Grund darin, daß die Steuerbits jeweils an.
Ende der Berechnung einer Tetrade im ersten
Rechenzyklus entstehen, im zweiten Rechenzyklus
aber bereits zu Beginn der Berechnung einer Tctrade
zur Verfügung stehen müssen. Für den Fall, daß die _

Taktfrequenz des Schieberegisters 7 unterschiedlich io nicht wesentlich ist. Das Signal K dieses Korrektursein kann von jener der Schieberegister 1 und 2. ziffem-Gcnerators ist dem verwendeten Binär-Code kann bei der Berechnung von 1 fisteiligen, im angepaßt und stellt beispielsweise bei einem BCD-Codc binär verschlüsselten Dezimalzahlen auch BCD-Codc die Zahl 6, bei einem 3-Exzeß-Code die ein Schieberegister mit lfi-Bit-Speicherplatz ver- Zahl t 3 dar. An dem UND-Glied 21 liegt ein wendet werden Die Taktfrequenz des Schiebe- 15 Signal K₀ an, welches die erwähnte zweite Korrekturreuisters muß dabei ein Viertel von jener dei ziffer darstellt. Diese KorrekturzifTer wird in einem Schieberegister 1 und 2 betragen zweiten, ebenfalls nicht dargestellten Korrekturin I ig 2 ist eine Variante des Rechenwerkes ziffern-Generator erzeugt und ist ebenfalls dem vernach I 1 g 1 dargestellt, welche auf die Verarbeitung wendeten Code zugeordnet. Bei dem BCD-Code ist von im BCD-Code verschlüsselten 1 fisteiligen Dezi- »o dieses Signal 0, hei dem 3-Exzeß Code 3. Am malzahlen besonders abgestimmt ist. Dort ist an dritten Eingang des UND-Gliedes 21 und dem

- - ■ - ■ -" negierten Eingang des ODER-Gliedes 27 liegt schließlich das auf der Leitung 9 erscheinende Signal an. welches den ersten bzw. den zweiten Rechen-Ausgänge der beiden einem ODER-Glied Ausgang an dem Addierwerk 3 liegt.

Das Flip-Flop 19 wird von den Steuerbits/, des

Schiebcrcgistcrteil 11 erfolgt über ein UND-Glied 15 30 Schieberegisters 7 bzw. 3 gesetzt und behält diesen sowie das ODER-Glied 14. Die Ausgangsleitung 8 Schaltzustand während der Verarbeitung einer des Schieberegisters ist zwischen den Schieberegister Dezimalstelle der Dezimalzahlen im Addierwerk 3 teilen 11 und 12 angeschlossen Die Taktung erfolgt bei. Im ersten Rechenzyklus erscheint auf der über eine Leitung 16 mit der Taktfrequenz dei Leitung 9 ein Signal 0. welches das Und-Glied 21 Schieberegister 1 und 2 mit einem Signal, welches 35 sperrt und das ODER-Glied 27 durchsteuert und

nur während der Dauer des ersten Bits der Tetraden ^:· ^Λ~- ^v~—' "-- " ^J- ·"■'"■ '^1:~¹

logisch /. ist Die Umlauffrcquenz der Bits in dem

Umlaufspeicher 10 ist höher als die Taktfrequenz

der Schieberegister 1 und 2 Durch entsprechende

Wahl dieses Verhältnisses ist es möglich, mit 19-Bit- 40 Addierwerk 3 an. Im zweiten Rechenzyklus erscheint

Speicherplatz an Stelle des in der Fig. 1 erwähnten auf der Leitung9 ein Signal L, welches das UND-

Stelle des Schieberegisters 7 ein Umlaufregister 10 vorgesehen, welches ein Schieberegister mit zwei Teilen 11 und 12 enthält. Dabei hat der Sehiebe-BiSihlt nd der Schiebe

rcRisterteil 11 drei Bit-Speicherplatz und der Schiebe- «5 zyklus kennzeichnet. Die Ausgä registerteil 12 lft-Bit-Speicherplatz. Das Einschreiben UND-Glieder 20 und 21 sind in eir H.>r Bus L-rfolEt über ein UND-Glied 13 sowie ein 22 zusammengefaßt, dessen Ausgan

der Bits erfolgt über ein

ODER-Glied 14. das Wiedereinschreiben der Bits

vom Ausgang des Schieberegistcru-ils 12 in den

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zusammen mit der KorrekturzifTer K das UND-Glied 20 durchschaltet. Während des ersten Rechenzyklus liegt daher, wie bereits beschrieben, immer nur die Korrekturziffer K, also die erste Korrekturziffer, am

Schieberegisters mit insgesamt 60-Bit-Speicherplatz auszukommen, unter der Voraussetzung, daß die Taktfrequenz des Umlauf Speichers 10 gleich sein soll jener der Schieberegister 1 und 2

In Fig. 3 ist schematich dargestellt, daß das Addierwerk 3 aus zwei dem jeweils verwendeten Code angepaßten üblichen Volladdierern 17 und 18 besteht Im Volladdierer 17 werden die beiden

Glied 21 zur Durchschaltung vorbereitet und das ODER-Glied 27 freigibt. Erscheint an der Leitung 8 ein Stcuerbit L, so wird das Flip-Flop 19 gesetzt, 45 und in seinem Ausgang erscheint ein Signal L, welches über das ODER-Glied 27 das UND-Glied 20 durchschaltet. Erscheint hingegen auf der Leitung 8 ein Steuerbit O, so wird das Flip-Flop 19 zurückgesetzt, an seinem Ausgang entsteht ein

Dezimalzahlen addiert, im Volladdierer 18 die 50 Signal 0 und schaltet an dem UND-Glied 21 die Summe der beiden Dezimalzahlen und die Korrek- zweite KorrekturzifTer K₀ durch, während gleich- <-·■"" zeitig das UND-GHed 20 gesperrt ist. Im Addierwerk 3 liegt somit die zweite Korrekturziffer K₀ an. Bei der Auswahlschaltung gemäß F i g. 4 b, welche, 55 wie bereits erwähnt, zur Verarbeitung von im BCD-Code binär verschlüsselten ! 6stelligen Dezimalzahlen geeignet ist, unter Verwendung eines Schieberegisters 7 mit 16-Bit-Speicherplatz und ein Viertel

_woiui_ Taktfrequenz, sind ein UND-Glied 23 und ein UND-

Auswählschaltung verwendet im Zusammenhang mit 60 Glied 24 mit einem negierten Eingang vorgesehen, einem Schieberegister gemäß Fig. 1 mit 60-Bit- An den Eingängen des UND-Gliedes23 liegen die Speicherplatz sowie mit einem Schieberegister gemäß erste KorrekturzifTer K, die Steuerbits auf der Fig 2 Eine Auswahlschaltung, welche besonders Leitung8 sowie die Bits auf der Leitung9 an. An geeignet ist für die Verarbeitung von im BCD-Code dem UND-Glied 24 liegen ebenfalls die erste binär verschlüsselten 16stelligen Dezimalzahlen unter 85 KorrekturzifTer K sowie, am negierten Eingang, das Verwendung eines Schieberegisters gemäß F i g. 1 Bit auf der Leitung 9 an. Die Ausgänge der UND-mit 16-Bit-Speicherplatz, ist in Fig. 4b dargestellt. Glieder 23 und 24 sind in einem ODER-Glied Die Auswahlschaltung nach Fig. 4 a enthält ein zusammengefaßt, dessen Ausgang wieder an dem

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turziffer. Den Ausgang des Volladdierers 18 bilden die beiden Leitungen 5 und Sa, von denen die erstere die Summe und die letztere ein etwaiges Übertragsbit führt.

In F i g. 4 a ist die Auswahlschaltung 4 in einer Form dargestellt, welche die Verarbeitung von Dezimalzahlen im BCD-Code oder 3-Exzeß-Code gestattet. Insbesondere wird diese Ausbildung der

Addierwerk 3 liegt. Da bei dem BCD-Codc die zweite KorrekturzifTer K₀ 0 ist, kann auf die Erzeugung und Verarbeitung einer solchen Korrekturziffer verzichtet werden. Außerdem entfällt das Flip-Flop 19 der Fig. 4a dadurch, daß die Steuerbus auf der Leitung 8 wegen der herabgesetzten Taktfrequenz des Schieberegisters 7 ohnehin während vier Taktzeiten am Eingang des UND-Gliedes 23 anliegen.

Im ersten Rechenzyklus werden 'die KorrekturzifTern K bei einem Signal 0 auf Leitung 9 an dem UND-Glied 24 durchgeschaltet. Im zweiten Rechenzyklus erfolgt eine Durchschaltung der Korrckiurziffern K an dem UND-Glied 23 nur bei Vorliegen eines Steuerbus L auf der Leitung 8.

In Fig. 5 ist eine besonders einfache Realisierung

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der Schaltungsanordnung 6 gemäß Fig. 1 und 2 dargestellt, welche die Erkennung von Dezimalübertragen gewährleistet. Diese Schaltung enthält ein UND-Glied 26, an dessen beiden Eingängen das auf der Leitung 5 α erscheinende Übertragsbit des Addierwerkes 3 sowie ein Taktsignal anliegen. Dieses Taktsignal erscheint zu jenem Zeitpunkt, zu welchem die Verarbeitung der Bits einer Tctrade, d. h. einer Dezimalstelle der im BCD-Code binär verschlüsselte ten Dezimalzahl, erfolgt ist und ein etwaiger Dezimalübertrag von dieser Tetrade zur nächsten entstanden ist. Es handelt sich somit also immer um die fünfte Taktzeit bei der Verarbeitung einer Telrade. Während dieser Taktzeit erfolgt im Addierwerk bereits die Verarbeitung des ersten Bits der nächstfolgenden Tetrade.

Hierzu 1 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Rechenwerk für die Addition von zwei seriell vorliegenden, je Dezimalstelle binär verschlüsselten Dezimalzahlen, wobei für die Addition zwei Rechenzyklen benötigt werden, mit einem Addierwerk, einer Schaltungsanordnung am Ausgang des Addierwerkes zum Erkennen von Dezimalüberträgen, die im Falle eines solchen jeweils ein entsprechendes Steuerbit abgibt, wobei diese Steuerbits zur Steuerung der Bildung der Summe im zweiten Rechenzyklus dienen, dadurch gekennzeichnet, daß ein einziges Addierwerk (3) vorgesehen ist, welches zur Addition von drei Variablen geeignet ist und dem die beiden zu addierenden, in je einem Umlaufspeicher (1, 2) gespeicherten Dezimalzahlcn sowie dem verwendeten Code zugeordnete Korieklurbits zugeführt werden, daß ferner an die Schaltungsanordnung (6) zur Erkennung von Dezimalüberträgen eine speichernde ao Anordnung (7; 11, 12} angeschlossen ist, welche die im ersten Rcchcn/yklus erzeugten Steuerbits zwischenspeichert, und daß der Ausgang dieser speichernden Anordnung (7, II, 12) derart mit einer die Korrekturziffern abgebenden Auswahlschaltung (4) verbunden ist, daß die letztere im ersten Rechenzyklus ständig erste Korrekturziffern an das Addierwerk abgibt, wohingegen sie im /weiten Rechenzyklus in Abhängigkeit von den zwischengespeicherten Steuerbits bei der Bildung jener Summenziffern, bei denen im ersten Rechenzyklus Dezimalüberträge aufgetreten waren, erste und bei der Bildung der restlichen Sumnienziffern zweite Korrekuirziffern abgibt, und daß nur jene Summenziffern am Ausgang des Addierwerkes zur Weiterverarbeitung verwendet werden, welche im zweiten Rechenzyklus entstehen.

2. Rechenwerk nach Anspruch 1 für die Addition von zwei seriell vorliegenden Dezimalzahlen, welche je Dezimalstelle im BCD-Code binär verschlüsselt sind, dadurch gekennzeichnet, daß am Ausgang des Addierwerkes eine Schaltungsanordnung (6) zur Erkennung von Dezimalüberträgen vorgesehen ist. welche ein UND-Glied (26) enthält, an dessen beiden Eingängen das die Überträge des Addierwerkes anzeigend:: Signal (5«) sowie jenes Taktsignal ( + 5) anliegen, dessen Taktzeit auf die Verarbeitung des vierten Bits im vierten Takt einer jeden Tetrade folgt, und daß die Auswahlschaltung (4) im ersten Rechenzyklus nur erste Korrekturzillern, die Zahl 6, und im zweiten Rechenzyklus erste Korrekturziffern, die Zahl 6, und zweite KorreklurzilTem, die Zahl 0, abgibt.

3. Rechenwerk nach Ansprach 1, dadurch gekennzeichnet, daß die Schaltungsanordnung (6) zur Erkennung von Dezimalüberträgen an jenem Ausgang (5d) des Addierwerkes liegt, welcher die Übertragsbits führt.

4. Rechenwerk nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß das Addierwerk für drei Variable aus zwei hintereinandergeschalteten Volladdierern (17,18) besteht.

5. Rechenwerk nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß als speichernde Anordnung ein Schieberegister (7; 11, 12) dient.

6. Rechenwerk nach Anspruch 5, dadurch gekennzeichnet, daß das Schieberegister (7) 4-Bit-Speächerplätze weniger aufweist, als die im Addierwerk verarbeitete höchststellige Dezimalzahl Bits aufweist, und daß die Taktfrequenz des Schieberegisters (7) gleich ist jener, mit der die Bits der Dezimalzahlen seriell in dem Addierwerk verarbeitet werden.

7 Rechenwerk nach Anspruch 5, dadurch ge kennzeichnet, daß bei Verwendung von im BCD-Code verschlüsselten Dezimalzahlen das Schieberegister (7) so viele Speicherplätze aufweist, wie die größte im Addierwerk verarbeitete Zahl 'Dezimalstellen aufweist, und daß die Taktfrequenz des Schieberegisters ein Viertel von jener betraut, mit der die Bits der Dezimalzahlen seriell im Addierwerk verarbeitet werden.

8 Rechenwerk nach Anspruch 5, dadurch gekennzeichnet, daß bei Verwendung von im BCD-Code verschlüsselten lostelligen Dezimalzahlen das Schieberegister als Umlaurspeiern.-(10) ausgebildet ist und aus zwei Teilen besteh:, von denen der um Bit-Eingang liegende erv-Teil (11) 3-Bit-Speieherstellen und der zweite Teil (12) ln-Bit-Speicherstellen aufweist, und daß die Entnahme der Bits für die Auswahlschaltung (4) /wischen dem ersten und zweiten Teil (11,12) erfolgt und daß die Taktfrequenz des SchicbereuisKTs gleich ist jener, mit der die Bits der De/im.il/ahlen seriell in dem Addierwerk verarbeitet werden.

') Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, uaß die Auswahlschaltung (4) ein bistabiles Flip-Flop (19) enthält, dessen Eingang mit der speichernden Anordnung (7; 11. 12) und dessen Ausgang mit dem einen Eingang eines ODER-Gliedes (27) sowie mit dem negierten Eingang eines UND-Gliedes (21) verbunden ist, daß weiterhin am Ausgang des ODER-Gliedes (27) der eine Eingang eines weiteren UND-Gliedes (20) liegt, an dessen anderem Eingang die ersten Korrekturziffern (K) anliegen, daß ferner an dem UND-Glied (21) die zweiten KorrekturzifTern (K₀) liegen, daß ein Signal (9) am dritten Eingang des UND-Gliedes (21) sowie am /weiten negierten Eingang des ODER-Gliedes (27) liegt und den zweiten Rechenzyklus kennzeichnet und daß schließlich die Ausgänge der beiden UND-Glieder (20.21) in ein ODER-Glied (22) munden, dessen Ausgang mit dem Addierwerk (3) verbunden ist.

K). Rechenwerk nach Anspruch 1 unter Verwendung von im BCD-Code verschlüsselten De/imalzahlen, dadurch gekennzeichnet, daß der Ausgang der speichernden Anordnung (7; U, 12) mit einem Eingang eines ersten UND-Gliedes (23) verbunden ist, an dessen beiden anderen Eingängen Korrekturziffern (K) der Zahl 6 sowie ein den zweiten Rechenzyklus kennzeichnendes Signal (9) anliegen, daß ferner ein zweites UND-Glied (24) vorgesehen ist, an dessen negiertem erstem Eingang ein den ersten Rechenzyklus kennzeichnendes Signal und an dessen zweitem Eingang Korrekturziffern (k) der Zahl 6 anliegen, und daß schließlich die Ausgänge der beiden UND-Glieder (23, 24) in ein ODER-Glied (25) münden, dessen Ausgang mit dem Addierwerk (3) verbunden ist.