DE2705989C2 - Schaltungsanordnung zum parallelen Addieren oder Subtrahieren von mindestens zwei Eingangszahlen - Google Patents

Description

fen 46,47,48 durchgelassen. Die Elemente 37,38,... 42 können als ein Sperrelement für ein Fünfbitsignal arbeiten, das in den Addierern 31,32 ... 36 parallel empfangen wird. Die Elemente 43,44,45 arbeiten als ein fünffaches ODER-Gatter, so daß die Ausgangssignale an den Ausgängen 58, 59, 60 erscheinen. Die Ausgangsübertragssignale der Addierer erscheinen an den Ausgängen 68,69 ...73.

Ein Eingangsübertragssignal Do an der Klemme 30 mit dem Wert »1« gibt das Element 40 frei, und die Summe am Ausgang 58 basiert dabei auf einem Eingangsübertragssignal »1« an der Klemme 30. Bei Do = 0 wird das Element 37 freigegeben, und die Summe am Ausgang 58 basiert auf einem Eingangsübertragssignal »0« an der Klemme 30. Hinsichtlich der zweiten Stufe hat das Signal auf der Leitung 68 die gleiche Wirkung wie das Signal an der Klemme 30 in bezug auf die erste Stufe; es wird mit D1 bezeichnet und steuert über das ODER-Gatter 49 das Element 41. Wenn das Signal auf der Leitung 71 logisch »1« ist (El = 1) und das Signal an der Klemme 30 ist logisch »1«, so wird auch das Element 41 freigegeben. In allen anderen Fällen wird das Element 38 freigegeben. Das Signal des Gatters 49 heiße Cl, so gilt

25

Ci = Dl + Ei ■ Do

und ebenfalls

Co = Do.

30

Hierbei bedeutet ein Pluszeichen die logische ODER-Funktion und ein Punkt die logische UND-Funktion. Das Signal auf der Leitung 69 wird mit D 2, das Signal auf der Leitung 72 mit E2, das Signal am Gatter 50 mit C2 bezeichnet. Dabei gilt

C2 = D2 + E2 ■ Dl + E2 ■ El ■ Do.
Für das Signal des Gatters 51 gilt ebenso:

C3 =
E2 · El

D3 +
Do.

E3- D2 + E3- E2- Dl + E3

45

Die Ausgangsleitungen 52,62, 63, 64,·?5,66,67 und 74 führen dabei die Signale C3, Ei, E2, E3, Do, Dl, D2 bzw. D 3, die einer Stufe nächsthöherer und folgender Wertigkeiten zugeführt werden können.

Die Verarbeitungszeit enthält zunächst die Addierzeit Ta, die von den Einheiten 31 ... 36 benötigt wird. Zur Bildung der Signale Di und Ei wird immer die Zeit Ta benötigt und ist ausreichend. Zur Bildung der Summenziffern werden dabei noch fünf Gatterverzögerungszeiten in Serie benötigt, beispielsweise durch die Gatterserie 53, 49, 47, 38, 44. Also ist die Anordnung durch zwei Addierer und drei Mehrfachgatter pro Verarbeitungsstufe und weiter durch die zwischen den Stufen liegenden Verknüpfungsnetzwerke äußerst kompliziert, die mit der Wertigkeit ansteigend komplizierter werden. Diese Anordnung ist .also offensichtlich nicht 6ö modular.

F i g. 2 zeigt in der Anordnung 75 nach der Erfindung, ebenfalls zum Addieren zweier Zahlen von je drei Ziffern, zunächst ein Zyklussteuerelement 1000. Weiter gibt es drei Verarbeitungsstufen 10, 11, 12 für je eine Eingangsziffer sowie Verkruspfungsnetzwerke aus sechs UND-Gattern 15 ... 20 und drei ODER-Gattern 21 ... 23. Die Ziffern der Eingangszahlen werden an den Eingängen 1,3,5 bzw. 2,4,6 empfangen. An der Klemme 13 wird ein Ebgangsübertragssignal Do empfangen. Die Eingangsinformation kommt aus Anordnungen, die in der Peripherie eines Rechners üblich sind, wie Register oder sonstige datenerzeugende Elemente, die einfachheitshalber nicht angegeben sind. Die Erzeugung bzw. die Zufuhr kann noch vom Element 1000 über nicht dargestellte Steuerleitungen gesteuert werden. Das Element 1000. kann beispielsweise im Ausgangsregister eines Steuerspeichers verkörpert sein. Ein derartiges Element liefert, gegebenenfalls unter Mitsteuerung von einem nicht dargestellten Taktgeber, ebenfalls ein Freigabesignal am Eingang 14.

In einem ersten Zeitintervall steuert das Element 1000 die Elemente 10,11,12 längs der gestrichelt eingezeichneten Steuerleitung. Dabei bildet das Element 10 aus den empfangenen Eingangsziffern an den Klemmen 1 und 2 die bedingten Werte der Ausgangsübertragssignale Dl und El, die die bei Fig. 1 erwähnte Bedeutung haben. Die Bildung der D- unu Ε-Signale wird weiter unten beschrieben. Auf gleiche We^se werden in den Elementen 11 und 12 die übrigen bedingten Ausgangsübertragssignale D2, D3, E2, E3 bestimmt. Die Zeit zum Erzeugen der Signale D und E ist durch die bekannte/. Eigenschaften der Elemente 10, 11 und 12 gegeben. Wenn alle Signale D gebildet sind und die Ausgangssignale auf den Ausgangsleitungen oder ODER-Gatter 21, 22, 23 auf dem Wert 0 bzw. 1 stabil sind, was eine feste vorbestimmte Zeit in Anspruch nimmt, erzeugt das Steuerelement 1000 das Freigabesignal auf der Leitung 14. Dadurch werden die UND-Gatter 18, 19 und 20 durchlässig. Unabhängig von der Art des Erzeugens der D- und £-Signale (siehe weiter unten) gibt es nur zwei Möglichkeiten:

a) Das Signal D, = 1, so daß das betreffende ODER-Gatter ein »1«-Signal liefert, das dabei nicht mehr von möglichen Änderungen im Signal Ei beeinflußt wird;

b) wenn das Signal Di = 0 ist, liefert das ODER-Gatter eine logische »0«, die möglicherweise in eine logische »1« übergehen kann, wenn nur der Wert des Signals Ei logisch »1« ist, der durch das Fehlen des Freigabesignals (Ausgänge der Gatter 13, 19 und 20) einstweilen unwirksam war. Beim Erscheinen des Freigabesignals werden die Gatter 18, 19 und 20 durchlässig und wird das Ausgangsübertragssignal einer Stufe mit jeweils drei Gatterverzögerungszeiten pro Stufe zur jeweils folgenden Stufe weitergeleiiet, wobei die Bildung der endgültigen Summensignale keine weitere Beschränkung ist.

In der dargestellten Ausführung beträgt die Verzögerung drei Gatterverzögerungszeiten pro Stufe. Bei der Bestimmung der Summe braucht der Ausgangsübertrag nicht nochmal bestimmt zu werden. Wenn sich weiter der Wert von Ei unter dem Einfluß einer Änderung im Wert des Eingangsübertragssignals zu dieser Stufe (also von 0 nach 1 dadurch, daß die Schaltung zur Bildung des Signals Ei einen Teil der Schaltung zur Bildung der Summenziffer bildet) ändern würde, gibt dies keinen Einfluß auf das Aufgangssignal des Gatters 21 auf, weil dabei das Signal Di schon logi;eh »1«-. war.

F i g. 3 zeigt beim Element Ii nach F i g. 2 ein anderes Verknüpfungsnetzwerk pro Stufe mit UND-Gattern 76 und 77 und dem ODER-Gatter 78. wobei nur zwei Gatter (76,78) seriengeschaltet sind. Weiter ist die gebildete

Funktion mit der nach F i g. 2 identisch. In bestimmten Technologien kann das ODER-Gatter 78 als ein verdrahtetes ODER-Gatter ausgeführt werden, indem die Ausgänge der UND-Gatter 76 und 77 miteinander verbunden werden. In diesem Fall wird nur eine Gatterverzögerungszeit pro Stufe benötigt.

Die Schaltung nach Fig.2 kann auf verschiedene Weise benutzt werden. Die Eingangsziffern können vollständig binär kodiert sein und vier Bits enthalten, so daß eine hexadezimale Kodierung vorhanden ist. Sie können auch binär-dezimal (BCD) kodierte Ziffern oder Oktalziffern sein. Sie können weiter nach Bedarf kodiert sein. Weiter sind andere Bearbeitungen möglich. So können auch Subtraktionen durchgeführt werden, nicht nur durch die Methode des Addierens des Komplements, sondern auch direkt, beispielsweise dadurch, daß an den D- und Ε-Ausgängen Borgsignale auftreten, die den Fällen entsprechen, bei denen nie bzw. bei denen immer ein Eingangsborgsignal aus der Stufe nächstniedrigerer Wertigkeit auftritt. Unter der Steuerung des Freigabesignals wird sie wieder um eine oder nur einige Gatterverzögerungszeiten pro Ziffernstufe schnell weitergeleitet. Hier werden dabei die Stufen 10, 11 und 12 längs Leitungen selektiv angesteuert, die in diesen Figuren nichi, sondern in den F i g. 6 ... 8 deutlich beschrieben werden. Diese Leitungen können dem Element 1000 oder einem anderen Steuerelement entstammen.

F i g. 4 zeigt eine weitere Anordnung nach der Erfindung, insbesondere eine für Anwendung in einem Viereingängerechenwerk. Es ist eine Ziffernstufe dargestellt. Die Eingangsziffern werden als hexadezimale Ziffern angenommen; sie erscheinen an den vier Eingängen 83, 84, 85 und 86. Wenn es kein Eingangsübertragssignal gibt, und die Summe liegt zwischen 0 und insgesamt 15, ist das Ausgangsübertragssigrial 00; wenn die Summe zwischen !6 und 3! liegt, ist der Übertrag 01; liegt sie zwischen 32 und 47, ist der Übertrag 10 und darüber 11. Der Eingangsübertrag kann die gleichen vier Werte aufweisen, und es wird für alle Möglichkeiten des Eingangsübertrags (gleichzeitig oder sequentiell) der bedingte Wert des Ausgangsübertrags bestimmt, und diese unterschiedlichen, untereinander möglicherweise verschiedenen Werte gelangen an die von den Ausgangssignalen der Gatter 89... 92 einstweilen zur Sperrung gesteuerten Sperrelemente 93, 94, 95 und 96. Wenn die vier zu bildenden Ausgangsübertragssignale stabil sind, was nach einer vorbestimmten Zeit der Fall ist, erscheint auf der Leitung 82 ein Freigabesignal, das an die logische UND-Gatter 89... 92 gelangt, die weiter die Eingangsübertragssignale aus aen Klemmen 80 und 81 empfangen. Beim Erscheinen des Freigabesignais gibt eines der UND-Gatter 89... 92 ein logisches »1 «-Signal ab, weil sie in der Weise eines Dekoders alle vier Kombinationen der logischen Eingangsübertragssignale an teilweise mit Kreisen bezeichneten invertierenden Eingängen empfangen. Ist das Eingangsübertragssigna] beispielsweise 0,0, so wird das Sperrelement 93 durchlässig. Seine Eingangsssignaie ergeben gerade die Ausgangsübertragssignale pro Stufe, wenn die Eingangsübertragssignale 0,0 waren, und dementsprechend gilt dies für die Sperrelemente 94,95 und 96. Ober die bitweisen ODER-Gatter 97 und 98 erscheinen die Ausgangsübertragssignale an den Klemmen 99, 100 zum Zuführen an eine Ziffernstufe nächsthöherer Bedeutsamkeit. Die Leitung 82 ist auch mit den anderen, nicht dargestellten Stufen niedrigerer oder höherer Wertigkeit verbunden. Für ein Rechenwerk mit drei Eingängen ist der höchste Wert des Ausgangsübertragssignals 10 (der Wert 11 kommt dabei nicht vor), und dabei sind die Elemente 92 und 96 sowie selbstverständlich die Klemme 86 überflüssig. An sich sind Rechenwerke mit drei Eingängen bekannt, und die Bildung der Ziffernsummen wird daher nicht weiter beschrieben. Nach der Bildung der Übertragssignale wird im zweiten Teil der Verarbeitung die Klemme 87 zum Abgeben einer Ergebnisziffer verwendet.

F i g. 5 gibt bei einer Anordnung nach F i g. 2, 3 eine Schaltung zur Bestimmung der (Einbit-) Di- bzw. £/-Si gnale pro Verarbeitungsstufe. Die Schaltung enthält UND-Gatter 109... 117. ODER-Gatter 101... 108 und eignet sich für hexadezimal kodierte Ziffern von 4 Bits. Die Wertigkeit steigt von den Eingängen A 0, SO zu den Eingängen A3, B 3. Am Eingang 120 wird das Eingangs- Übertragssignal empfangen. Wenn beide Bits AO, BO logisch »1« sind und von allen Eingangsbitpaaren höherer Wertigkeit stets mindestens eines gleich »1« ist, erreicht über den Weg 105, 114, 106, 115, 107, 116, 108 eine logische »1« den Eingang 119. Dies ist das Signal Di.

Gleiches gilt, wenn beispielsweise die Bits A 2 und B 1 beide »1« sind und Bit A 3 oder B 3 oder beide gleich »1« sind. Unabhängig vom Eingangsübertragssignal kann so ein Ausgangsübertragssignal entstehen, wenn die Summe der beiden Eingangsziffern mindestens gleich 16 ist: an der Klemme 119 erscheint also das DASignal. Umgekehrt, wenn dieses Signal erscheint, ist die Summe auch mindestens gleich 16. Wenn weiter von jedem der zwei Eingänge Aj, Bj stets mindestens einer eine logische »1« führt, geben alle ODER-Gatter 101...

104 und damit das logische UND-Gatter 117 eine logische »1« ab: die Summe der Eingangsziffern ist dabei mindestens gleich 15, und damit ist der Wert von Ei = / (Ausgang 118). Wenn in diesem Fall der Wert von Ei = 1 ist, ist auch die Summe mindestens gleich 15.

Wenn dagegen der Wert von Ei «= 0 ist, gibt es zwei Möglichkeiten:

a) die Summe ist kleiner als 15, dann ist Di = Ei = 0.

b) die Summe ist größer als 15, beispielsweise 1000 (8) + 1000 (8) = 0000 + Ausgangsübertragssignal, aber in diesem Fall ist immer der Wert von Di = 1. Man kann dabei den »echten« Wert von Ei (Summe > 14) durch Zusammenfassen der Ausgänge 118 und 119 mittels einer ODER-Funktion finden.

Dies ist in den Schaltungen nach F i g. 2 und 3 mit

tels der Gatter 21,22,23 und 78 gemacht und daher in der Schaltung nach F i g. 5 nicht unbedingt notwendig. Das Eingangsübertragssignal an der Klemme 120 hat die gleiche Wertigkeit wie die Bitsigna¹ ?

A o, B o, so daß am Ausgang 119 auch der wirkliche Wert des Ausgangsübertragssignals gebildet wird. Selbstverständlich tritt ein durch diese Zufuhr geänderter Umstand ausschließlich im Signal Di an der Klemme 119 auf, weil das Signal an der Klem me 118 ausschließlich von den Eingangsziffern be stimmt ist Die Schaltung nach F i g. 5 kann für eine beliebige Bitanzahl entsprechend erweitert werden. Wenn die Verbindung zwischen den Klemmen 120 und 119 nicht notwendig ist, können die Gatter 105 und 113 ausfallen und ist die Verzögerungszeit sieben Gatterverzögerungszeiten lang, beispielsweise durch den Weg 109, 114, 106, 115, 107, 116 und 118.

Die F i g. 6 und 7 zeigen Beispiele von Schaltungen für die ungeradzahligen bzw. geradzahligen Bitstellen einer Ziffernstufe. Die Schaltungen sind ausschließlich aus NAND (NICHT-UND)-Gattern aufgebaut nämlich aus

einer Eingangsstufe mit den ODER-Gattern 121... 124, einer Zwischenstufe mit dem weiteren NAND-Gatter 125 und einer Ausgangsstufe mit den Ausgangs-NAND-Gattern 126 und 127. Darunter sind a/und midie Bits in der i. Bitstelle zweier Zahlen A und M (beispielsweise hexadezimal kodierte Ziffern), mit denen eine Operation durchgf i->hrt werden muß, und ist zi das Bit in der /. Position dis Ergebnisses Z der Operation. Weiter ist ei das Eingangsübertragssignal für die Bitschaltung, c (i + 1) ist ihr Ausgangsübertragssignal und Ki und Li sind Hilfssignale.

Die vier NAND-Gatter der Eingangsstufe empfangen die Signale ai, mi, P; ai, mi', Q; ai', mi', R bzw. ai', mi, S, in denen P, Q, R und 5 vier Steuersignale sind und ein Akzent den invertierten Wert angibt. Die NAND-Gatter 121 und 122 bilden zusammen ein erstes Hilfssignal, und die NAND-Gatter 123 und 124 bilden zusammen die für eine Ziffer einer geradzahligen und einer ungeradzahligen Ziffernstelle stehen.

In der Tabelle nach F i g. 8 sind die mit der Anordnung nach F i g. 6 und 7 möglichen sinnvollen Operationen angegeben. Hierbei sind die verschiedenen Kombinationen von Werten für die Steuersignale P, Q, R und S erwähnt. Die dabei gefundenen sinnvollen Operationsergebnisse Z sind in allgemeiner Form mit durch A und M dargestellten Zahlen und dem mit co dargestellten Übertrag angegeben. In diesen und folgenden Tabellen stellen die in der Rechnertechnik häufig angewandten Zeichen folgendes dar:

15

bzw. c/'wird durch über drei Leiter empfangene Signale gebildet. In der Schaltung nach F i g. 6 empfängt die aus einem weiteren NAND-Gatter 125 bestehende Zwischenstufe die ersten und zweiten Hilfssignale und das Signal ei und bildet das Hilfssignal Ki', während die aus einem weiteren NAND-Gatter 125 bestehende Zwischenstufe in der Schaltung nach F i g. 7 die ersten und zweiten Hilfssignale und das Signal ei' empfängt und daraus das Hilfssignal Li' bildet. In der Schaltung nach F i g. 6 empfängt das erste Ausgangs-N AN D-Gatter 126 die ersten und zweiten Hilfssignale und das Signal Ki' und in rig. 7 die ersten und zweiten Hilfssignale und das Signal Li'. Das Ausgangs-NAND-Gatter 127 empfängt in der Schaltung nach F i g. 6 die Signale Ki'und ei und in der Schaltung nach F i g. 7 die Signale Ll'und ei'. Die Ausgangs-NAND-Gatter 126 und 127 liefern zwei Signale, die in der Schaltung nach F i g. 6 zusammen das Signal zi' und in der Schaltung nach F i g. 7 zusammen das Signal zi bilden. In der Schaltung nach F i g. 6 bilden das erste Hilfssignal und das Signal Ki' zusammen das Signal c(i + I). und in der Schaltung nach F i g. 7 bilden das zweite Hilfssignal und das Signal Li'zusammen das Signal c (i + 1).

Die in den Fig.6 und 7 dargestellten Schaltungen können abhängig von den Werten der Steuersignale P. Q, R und S verschiedene Operationen mit den Ziffern der Zahlen A und M ausführen. So zeigt es sich beispielsweise aus der Tabelle nach F i g. 8, daß diese Schaltungen als binärer Volladdierer arbeiten, wenn die Steuersignale P, Q, R und 5 die Werte 1, 0, 1 bzw. 0 aufweisen.

Eine Eigenheit dieser Schaltung ist, daß die Größe zi oder das Komplement zi' nicht in Form eines einzigen binären Signals geliefert wird, sondern in Form einer Kombination zweier binärer Signale z/'(F i g. 6) oder zi (F i g. 7), die, wenn sie einem NAND-Gatter zugeführt werden, an seinem Ausgang die Größe zi oder zi' ergeben.

Derartige Bemerkungen gelten für die Kombinationen von jeweils zwei oder mehreren Signalen ei und c(i+ 1), die für die Größen ei und c (i + 1) stehen.

Eine weitere Eigenheit ist, daß die Schaltung nach F i g. 6 das Signal ei empfangen muß und die Signale zi' und c (i +1). liefert, während die Schaltung nach F i g. 7 das Signal ei' empfangen muß und die Signale zi und c (i + 1) liefert. Die Schaltungen nach F i g. 6 und 7 (die faktisch bis auf den Vertauschungen oder Negationen der eingehenden und ausgehenden Signalen identisch sind) müssen sich also zum aufeinanderfolgenden Durchführen einer Operation an Signalen abwechseln, + arithmetische Addition
— arithmetische Subtraktion
Λ Konjunktion (»und«) (pro Bit)
ν Disjunktion (»oder«) (pro Bit)

Negation (pro Bit)
⁹ Antivalenz oder Modulo 2 (pro Bit)

Ein Vorteil der Schaltung nach F i g. 6/7 ist weiter, daß zwischen dem Eingangsübertragssignal und dem Ausgangsübertragssignal nur eine einzige Gatterverzögerungszeit liegt. Für eine hexadezimale Ziffernstufe bedeutet dies also eine Serienschaltung aus abwechselnd einer Schaltung nach Fig.6 und einer Schaltung nach F i g. 7 und damit eine Gesamtverzögerungszeit von bis zu vier Gatterverzögerungszeiten. So kann also nach obiger Beschreibung die Verzögerung in einer Ziffernstufe auf ungefähr 4 Gattern in Kombination mit einer Durchgangszeit zwischen aufeinanderfolgenden Ziffernstufen von nur einer Gatterverzögerungszeit beschränkt bleiben. Also ist die Schaltung viel einfacher und kaum langsamer als der erwähnte Stand der Technik. Die Anwendung anderer ais NAND-Gatter ist dementsprechen.

Hierzu 5 Blatt Zeichnungen

Claims (2)

1 2 nächsthöherer Wertigkeit. Die Verknüpfungsnetzwerke Patentansprüche: haben eine logische Tiefe von zwei Gattern und eine mit steigender Wertigkeit der betreffenden Ziffern schnell

1. Schaltungsanordnung zum parallelen Addieren komplizierter werdende logische Struktur, was bei einer oder Subtrahieren von mindestens zwei Eingangs- 5 Hintereinanderschaltung einer größeren Zahl von Verzählen aus je zumindest drei Ziffern aufeinanderfol- arbeitungsstufen zu Problemen führt, weil Ausgangssigender Wertigkeit, von denen jede Ziffer aus mehre- gnale zumindest einiger Gatter durch zu viele Eingänge ren Bits besteht, unter Berücksichtigung eines Ein- anderer Gatter belastet werden. Der Grundgedanke der gangsübertragssignals, mit je Ziffer einer Verarbei- bekannten Anordnung besteht allgemein darin, durch tungsstufe zur parallelen Addition oder Subtraktion io weitgehende Parallelausführung aller Funktionen eine für jeden möglichen Wert des Eingangsübertragssi- große Geschwindigkeit zu erreichen,
gnals und einem Verknüpfungsnetzwerk, wovon je- Aufgabe der Erfindung ist es, eine einfache Schal-

de Verarbeitungsstufe erste Eingänge für jeweils tungsanordnung der im Oberbegriff des Patentan-Ziffern entsprechender Wertigkeit der Eingangszah- spr-jehs 1 angegebenen Art zu schaffen, die im wesentlilen, einen zweiten Eingang für ein binäres Eingangs- 15 chen modular aufgebaut ist und die eine schnelle Ergebübertragssignal, einen Ergebnisziffernausgang und nisbildung der arithmetischen Operation auch für mehr je einen Ausgangsübertragsausgang für jeden der als zwei gleichzeitig zu verarbeitende Eingangszahlen möglichen Werte des Eingangsübertragssignals auf- ermöglicht

weist und jepfes Verknüpfungsnetzwerk aus den Diese Aufgabe wird erfindungsgemäß durch die im

Ausgangsübertragssignalen der zugehörigen Verar- 20 kennzeichnenden Teil des Patentanspruchs i angegebebeitungsstufe und denen der vorhergehenden Verar- nen Merkmale gelöst

beitungsstufen ein einziges Eingangsübertragssignal Eine derartige Schaltungsanordnung ist vollständig

für die folgende Stufe nächsthörerer Wertigkeit er- modular pro Ziffer aufgebaut und kann eine hohe Gezeugt, dadurch gekennzeichnet, daß die schwindigkeit aufweisen, denn beim Weiterleiten des Verknüpfungsnetzwerke (15, 18, ,21; 16, 19, 22; 17, 25 Übertragssignals werden beispielsweise bei zwei Ein-20, 23; 76, 77, 78) je nur die Ausgangsübertragssi- gangszahlen nur zwei Gatter je Stufe durchlaufen. In gnale und das Eingangsübertragssignal der zugehö- diesem Falle ist auch die Anzahl der möglichen Werte rigen Verarbeitungsstufe (10; 11; 12) empfangen und des Eingangsübertragssignals gleich zwei, was eine sehr untereinander gleich dergestalt aufgebaut sind, daß einfache Ausführung ermöglicht,
abhängig vom V'ert des Eingangsübertragssignals 30 Eine Ausgestaltung der Erfindung ist im Unteraneines der Ausgangsübertragssignale als Eingangs- spruch gekennzeichnet, durch die die Geschwindigkeit Übertragssignal für die jeweils folgende Verarbei- insbesondere dadurch gesteigert wird, daß in jedem tungsstufe höherer Wertigkeit ausgewählt wird, und Verknüpfungsnetzwerk durch Verwendung verdrahtedaß ein Zyklussteuerelement (lOOOj vorgesehen ist, ter Gatterfunktionen bei der Weiterleitung eines Überdas in einem ersten Zeitintervall die Erzeugung der 35 tragssignals nur ein einziges Gatter durchlaufen wird.
Ausgangsübertragssignale in allen Verarbeitungs- Ausführungsbeispiele der Erfindung werden nachsle-

stufen (10, U, 12) steuert und in einem nach dem hend an Hand der Zeichnung näher erläutert. Es zeigt
ersten Zeitintervall folgenden zweiten Zeitintervall F i g. 1 eine Anordnung nach dem Stand der Technik,

ein Freigabesignal erzeugt, das die Verknüpfungs- F i g. 2 eine erfindungsgemäße Anordnung,

netzwerke (15,18,21; 16,19,22; 17,20,23;76,77,78) 40 F i g. 3 eine zweite erfindungsgemäße Anordnung,
ansteuert und alle Eingangsübertragssignale für die F i g. 4 eine dritte erfindungsgemäße Anordnung,

jeweils folgende Verarbeitungsstufe (11; 12) nächst- F i g. 5 eine Schaltung zur Bildung der »D«- und der

höherer Wertigkeit gleichzeitig freigibt. »E«-Signale,

2. Anordnung nach Anspruch 1, dadurch gekenn- Fig.6 und 7 den Aufbau zweier aufeinanderfolgenzeichnet, daß jedes Verknüpfungsnetzwerk (76, 77) 45 der Schaltungen für je ein Bit der Eingangsziffern,
zwischen dem Eingang für das Eingangsübertragssi- F i g. 8 die von derartigen Schaltungen durchzufiih-

gnal und dem Ausgang für das Eingangsübertragssi- renden Funktionen.

gnal der folgenden Verarbeitungsstufe nächsthöhe- F i g. 1 zeigt eine Anordnung nach der genannten

rer Wertigkeit nur ein einziges Verknüpfungsglied US-PS 31 00 835 für die drei Ziffern niedrigster Wertig-(76; 77) je Ausgangsübertragssignal enthält. 50 keit zweier zu addierender Zahlen. Die Anordnung ent

hält Verarbeitungsstufen aus Addierern 31... 36, Mehr-

fach-UND-Gattern 37 ...42 und Mehrfach-ODER-

Gattern 43 ... 45 sowie Verknüpfungsnetzwerke aus UND-Gattern 53 ... 57, 61, ODER-Gattern 49 ... 51

Die Erfindung betrifft eine Schaltungsanordnung zum 55 und Umkehrstufen 46 ... 48. Die zwei Eingangszahlcn parallelen Addieren oder Subtrahieren von mindestens bestehen hier beispielsweise aus 5-Bit-Ziffern. Die Zifzwei Eingangszahlen nach dem Oberbegriff des Patent- fern gelangen an die Eingänge 24,25,26 bzw. 27,28,29, anspruchsl. die alle doppelt ausgeführt sind. An der Klemme 30

Eine derartige Anordnung ist bekannt aus der US-PS kommt ein binäres Eingangsübertragssignal an. Die Ad-00 835, insbesondere Fig. 1. Diese bekannte Schal- 60 dierer 31,32,33 arbeiten, als empfange die betreffende tungsanordnung arbeitet zwar schnell, hat jedoch einen Stufe niemals ein Eingangsübertragssignal. Die Addiekomplizierten Aufbau. Je Verarbeitungsstufe werden rer 34, 35, 36 arbeiten, als empfange die betreffende zwei Summenziffern gebildet, aus denen mittels einer Stufe immer ein Eingangsübertragssignal. Von den zwei aus Gattern aufgebauten Weiche nur eine ausgewählt auf diese Weise pro Verarbeitungsstufe gebildeten wird. Ferner empfängt das Verknüpfungsnetzwerk je- 65 Summen wird stets eine unter der Steuerung der Einder Verarbeitungsstufe stets die beiden Ausgangsüber- gangsübertragssignale am Eingang 30 bzw. der Austragssignale aller Stufen mit niedrigerer Wertigkeit und gungs.signalc der ODER-Gattcr 49, 50, 51 oder deren steuert stets das Verknüpfungsnetzwerk der Stufe invertierter Werte an den Ausgängen der Umkehrstu-