DE1524197B1

DE1524197B1 - Aritmetisch-logische einheit

Info

Publication number: DE1524197B1
Application number: DE1966L0054868
Authority: DE
Inventors: Glen R Duncan; William H Wertz
Original assignee: Litton Industries Inc
Current assignee: Litton Industries Inc
Priority date: 1965-12-02
Filing date: 1966-10-20
Publication date: 1971-02-04
Also published as: US3388239A; GB1135108A

Description

1 2

Die Erfindung bezieht sich auf eine arithmetisch- gelegt, so daß das Volladdierwerk in der Lage ist, logische Einheit zur wahlweisen Berechnung der zusätzlich zu einer Addition zweier Signale, die seinen arithmetischen Summe oder deren Komplement, des beiden Eingängen zugeführt sind, zwei logische Komplementes des logischen Produktes, der logischen Operationen durchzuführen. Aber auch bei diesem Summe oder der Nichtäquivalenzfunktion von zwei 5 Schaltkreis ist der Schaltungsaufwand ganz erheblich, binären digitalen Zahlen, mit Hilfe von zwei auf- Demgegenüber hat sich die Erfindung die Aufgabe

einanderfolgenden Schaltungsteilen, von denen der gestellt, eine arithmetisch-logische Einheit anzugeben, erste Zwischenwerte bildet, die im zweiten Schaltungs- die Signale erzeugt, welche ein Maß für die arithteil mit den Überträgen aus der nächstniedrigeren metische Summe zweier Binärzahlen, für das Kom-Wertstelle verarbeitet werden, unter Zuordnung eines io plement des logischen Produktes zweier Binärzahlen, positiven oder negativen Signalhubes zur binären Eins. für die logische Summe zweier Binärzahlen oder für Es ist bereits eine arithmetisch-logische Einheit die nichtäquivalente Funktion zweier Binärzahlen bekannt (belgische Patentschrift 662153), bei der ein sind, und die mit einem Minimum an Schaltungsfehlergesichertes Arbeiten in Verbindung mit einer aufwand und verschiedenen Bauelementen bei hoher hohen Arbeitsgeschwindigkeit und geringem Aufwand 15 Übertragsgeschwindigkeit herstellbar ist.
angestrebt wird und die so ausgebildet ist, daß der Gemäß der Erfindung wird dies dadurch erreicht,

erste Schaltungsteil aus den Operandenziffern (A, B) daß erste, zweite, dritte, vierteund fünfteNOR-/NAND- und deren Komplementen (Z, Έ) einerseits in Ver- Glieder (NOR gilt jeweils für positiven, NAND für bindung mit einer Und-Steuerkomponente (LM) negativen Signalhub) vorgesehen sind, daß die Aus- und einer Additions-Exklusives-Oder-Steuerkompo- 20 gangsklemme des ersten Gliedes an eine Eingangsnente(iV) nach der Beziehung klemme des vierten Gliedes und eine Eingangs-

klemme des fünften Gliedes gelegt ist, daß die Aus-

A~B + ABLM + ABLM + ABN gangsklemme des zweiten Gliedes mit einer Eingangs-

klemme des vierten Gliedes und einer Eingangsklemme

oder deren Äquivalente ein Zwischenresultatsignal (Sz) 25 des fünften Gliedes verbunden ist, daß die Ausgangsund andererseits in Verbindung mit den Komple- klemme des fünften Gliedes an eine Eingangsklemme menten der Und-Steuerkomponente und der Addition- des dritten Gliedes und eine Eingangsklemme des Exklusives-Oder-Steuerkomponente nach der Be- vierten Gliedes gelegt ist, daß eine erste Steuerklemme ziehung mit einer Eingangsklemme des dritten Gliedes und

30 einer Eingangsklemme des fünften Gliedes verbunden

A~BLM + ABLM + ABN ist, daß eine zweite Steuerklemme an einer Eingangs

klemme des ersten Gliedes liegt, daß eine dritte

oder deren Äquivalente ein Komplementzwischen- Steuerklemme mit einer Eingangsklemme des zweiten resultatsignal (si) erzeugt und daß der zweite Schal- Gliedes verbunden ist, daß eine Eingangsklemme des tungsteil aus den Übertragungssignalen (Ü, U) von 35 zweiten Gliedes ein Signal aufnehmen kann, das einem der nächstniedrigen Stelle und den Zwischenresultat- vorgegebenen Bit eines ersten Operanden entspricht, Signalen (Sz, &) einerseits nach den Beziehungen daß eine Eingangsklemme des zweiten Gliedes an ein

Signal legbar ist, das ein vorbestimmtes Bit eines

US + SÜ und ~SÜ + US zweiten Operanden darstellt, daß eine Eingangs-

40 klemme des ersten Gliedes ein Signal aufnehmen kann,

oder deren Äquivalente Endresultatsignale (S, sO und das das Komplement des das Bit des ersten Operanden andererseits in Verbindung mit einem bei logischen entsprechenden Signals darstellt, daß eine Eingangs-Operationen zugeführten Übertragsblockiersignal (Ver- klemme des ersten Gliedes das Komplement aufbindung) und dessen bei arithmetischen Operationen nehmen kann, das dem Bit des zweiten Operanden zugeführten Komplement sowie den Operanden und 45 entspricht, daß eine Übertragseingangsklemme ein Operandenkomplementen des ersten Schaltungsteils Übertragsbit aufnehmen kann, das an eine Eingangsnach den Beziehungen klemme des dritten Gliedes und des fünften Gliedes

gelegt ist, und daß eine zweite Übertragseingangs-

ÜS + AB + Verbindung klemme ein Übertragseingangssignal aufnehmen kann,

und 50 das an eine Eingangsklemme des dritten Gliedes und

US Verbindung + AB Verbindung ^eilL^e Eingangsklemme des fünften Gliedes gelegt ist.

^{6 &} Es sind somit, jedem Bit der zu verarbeitenden

oder deren Äquivalente Übertragssignale (Üh, Uh) für Zahlen zugeordnet, fünf NOR- bzw. NAND-Glieder die nächsthöhere Stelle erzeugt bzw. im Falle der so miteinander zusammengeschaltet, daß sie eine logischen Operationen sperrt. 55 arithmetische Summe zweier Binärzahlen auf Grund

Eine derartige arithmetisch-logische Einheit stellt einer Paralleladdition mit sehr schnellem Übertrag aber immer noch einen erheblichen Schaltungs- bei geringem Kostenaufwand ergeben. Die gleiche aufwand dar, der für viele Anwendungsfälle zu hoch ist. Schaltung, die für die Paraleladdition verwendet wird,

Weiter ist ein logischer Schaltkreis mit einem ist auch so ausgelegt, daß sie Signale erzeugt, die das binären Volladdierwerk bekannt (deutsche Auslege- 60 Komplement des logischen Produktes zweier Binärschrift 1193 278), der zusätzlich zu den üblichen zahlen der logischen Summe zweier Binärzahlen oder, Rechenoperationen noch besondere logische Funk- der Nichtäquivalenzfunktion zweier Binärzahlen dartionen durchführen kann. Dieser logische Schaltkreis stellen. Ob die Kombination der Schaltungen eine weist Vorrichtungen auf, die an dem Übertrags- arithmetische Summe oder ihr Komplement, das ausgang des Volladdierwerkes ein Signal hervorrufen, 65 Komplement des logischen Produktes, die logische das einen der beiden binären Zustände darstellt, und Summe oder die Nichtäquivalenzfunktion zweier es ist ein Signal, das denselben Zustand darstellt, an binärer digitaler Zahlen erzeugt, hängt von dem den Übertragungseingang des Volladdierwerkes an- Zustand dreier binärer Steuersignale ab.

Im Betrieb als Paralleladdierer erzeugen benachbarte Schaltungen, die bestimmte Bitfolgen der zu verarbeitenden Zahlen oder Operanden entsprechen, Ausgangssignale und Übertragssignale, die sich bei einer Verschiebung längs der Folge von Schaltungen zwischen Direktarithmetik und Komplementärarithmetik ändern.

Der geringe Schaltungsaufwand, der sich bei der erfindungsgemäßen Schaltanordnung ergibt, beruht vor allem darauf, daß lediglich fünf in sich gleiche Verknüpfungsglieder pro arithmetisch-logische Einheit erforderlich sind.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Nachstehend wird das Ausführungsbeispiel der Erfindung in Verbindung mit der Zeichnung erläutert.

F i g. 1 zeigt ein Blockdiagramm eines Ausführungsbeispieles der Erfindung, zur Verarbeitung einer Binärstelle, und

F i g. 2 ein Ausführungsbeispiel zur Verarbeitung von drei Binärstellen.

Es ist davon auszugehen, daß die logische Funktion einer NOR-Schaltung und einer NAND-Schaltung die gleiche sein kann, wenn die Signalpegel verschiedene binäre Bedeutungen erhalten. Ob eine derartige Schaltung eine NOR-Schaltung oder eine NAND-Schaltung ist, hängt von der Definition der Signalpegel ab. Wenn ein hohes Signal als »Eins« bezeichnet wird, ergibt das Vorhandensein einer »Eins« an einer beliebigen Eingangsklemme der Schaltung eine »Null« an der Ausgangsklemme und die Schaltung ist eine NOR-Schaltung. Wenn ein niedriges Signal als »Eins« bezeichnet wird, bedeutet das Vorhandensein einer »Eins« an allen Eingangsklemmen der Schaltung notwendigerweise die Erzeugung einer »Null« an der Ausgangsklemme und die Schaltung ist eine NAND-Schaltung.

In F i g. 1 sind die logischen Schaltungen 10,12,14, 16 und 18 jeweils als NOR-Glieder betrieben, also so ausgebildet, daß sie ein Ausgangssignal erzeugen, wenn kein Signal an beiden Eingangsklemmen auftritt. Zwei Flip-Flops 20 und 22 (von denen jeder üblicherweise Teil eines größeren Registers ist) können Signale erzeugen, die ein Bit und das Komplement eines jeden der beiden Operanden, d. h. eines Addenden und eines Augenden, darstellen. Die das Bit des Addenden und das Bit des Augenden darstellenden Signale werden jeweils unterschiedlichen Eingängen eines NOR-Gliedes 12 eingegeben, während die die Komplemente des Bits des Addenden und des Bits des Augenden darstellenden Signale jeweils unterschiedlichen Eingängen des NOR-Gliedes 10 eingegeben werden. Steuerklemmen 24, 26 und 28 können Steuersignale zur Steuerung der Arbeitsweise aufnehmen, die von der in Fig. 1 gezeigten Schaltanordnung durchgeführt werden soll. Die erste Steuerklemme 24 ist mit einer getrennten Eingangsklemme der NOR-Glieder 14 und 18 verbunden. Die zweite Eingangsklemme 26 ist an eine getrennte Eingangsklemme des NOR-Gliedes 10 angeschlossen. Die dritte Eingangsklemme 28 liegt an einer getrennten Eingangsklemme des NOR-Gliedes 12.

Die Eingangsklemmen 30 und 32 können Übertragssignale aus Stromkreisen aufnehmen, die Bits geringerer Ordnung darstellen. Jede Übertragseingangsklemme 30 und 32 ist mit einer unterschiedlichen Eingangsklemme des NOR-Gliedes 14 und des NOR-Gliedes 18 verbunden.

Die Übertragsausgangsklemmen sind Klemme 34 und entweder die Klemme 36 oder die Klemme 38, je nachdem, ob es erwünscht ist, ein Übertragsbit oder sein Komplement zu übertragen.
Die Ausgangsklemme des NOR-Gliedes 10 ist mit getrennten Eingangsklemmen der NOR-Glieder 16 und 18 und mit der Klemme 38 verbunden. Die Ausgangsklemme des NOR-Gliedes 12 liegt an getrennten Eingangsklemmen der NOR-Glieder 16 und 18 und

ίο an der Ausgangsklemme 36. Die Ausgangsklemme des NOR-Gliedes 18 ist mit getrennten Eingangsklemmen der NOR-Glieder 14 und 16 und mit der Ausgangsklemme 34 verbunden.
F i g. 2 zeigt drei Schaltanordnungen 40, 42 und 44, deren jede ähnlich der nach F i g. 1 ist und die so geschaltet sind, daß sie logische Vorgänge unter Einbeziehung zweier Ziffern aus drei Binärstellen verarbeiten. Die Schaltung 40 kann das Bit niedrigster Ordnung, die Schaltung 44 das Bit höchster Ordnung und die Schaltung 42 das Bit mittlerer Ordnung beeinflussen. Es sind die gleichen Bezugszeichen wie die in F i g. 1 gewählten in F i g. 2 vorgesehen, jedoch zusätzlich mit den Buchstaben A, B, C versehen, um zu zeigen, daß die Teile sich auf die Schaltung 40, 42 oder 44 beziehen. Die Flip-Flops 20.4, 205 und 2OC bilden ein Register mit drei Binärstellen, das in Abhängigkeit von den drei Bits eines Addenden gesetzt werden kann. Die Flip-Flops 22 A, 225 und 22 C bilden ein Register mit drei Binärstellen, das die drei Bits eines Augenden aufnehmen kann. Die gleichen Steuerleitungen 24,26 und 28 sind an jede Schaltung 40, 42 und 44 zur Steuerung angeschlossen.

Es können auch andere Signale erzeugende Einrichtungen anstatt der Flip-Flops verwendet werden, um die Operandensignale zu erzeugen; die Flip-Flops 2OA, 205 und 2OC sind nur als Beispiele gezeigt.

In F i g. 1 verwendet die dort gezeigte Addierstufe als Eingänge Operandenausdrücke (Ai, A/, Bi, Bi), Übertragsausdrücke (Pi-i, Qi-i) ^aus der vorausgehenden Stufe und logische Steuerausdrücke (L₁, L₂, L₃), die allen Stufen gemeinsam sind. Die gezeigte Stufe erzeugt in den beiden NOR-Gliedern 16 und 14 Signale Ri und St, die beim arithmetischen Additionsvorgang entweder die arithmetische Summe der beiden Operanden Ai und Bi oder das Komplement der arithmetischen Summe der beiden Operanden Ai und Bi sind, je nachdem, ob die Eingangsübertragsausdrücke (Pt-_lt ö«-i) dem Komplement des Übertrages aus der vorausgehenden Stufe oder einem Maß

für den Übertrag aus der vorausgehenden Stufe entsprechen. Die gezeigte Stufe erzeugt beim arithmetischen Additionsbetrieb zur Verwendung in Stufen höherer Ordnung Signale, die den Übertragsausgangsausdrücken P% und entweder Gi oder Ki entsprechen.

Die die Übertragsausgangsausdrücke darstellenden Signale sind wahlweise ein Maß für den Übertrag oder für das Komplement des Übertrages. Beim arithmetischen Additionsbetrieb entsprechen die Schaltungen unterschiedlichen Bitwerten, die vom Bit niedrigster Ordnung bis zum Bit höchster Ordnung fortschreiten. In der Folge von Schaltungen von der Schaltung mit dem Bit geringster Ordnung zu der Schaltung mit dem Bit höchster Ordnung ändern sich die Signale, die die Ubertragsausgangs-

ausdrücke darstellen, zwischen einem direkten Übertrag und dem Komplement des Übertrages; d. h., ob der Übertrag oder das Komplement des Übertrages in die Stufe nächsthöherer Ordnung abgegeben

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wird, hängt davon ab, ob das Komplement des Über- Wenn der Ausdruck (P^₁ + Qi-]) den Übertrag

träges oder der Übertrag in der Stufe nächstniedrigerer aus der vorausgehenden Stufe darstellt, ergibt sich

Ordnung aufgenommen wird. Wenn ein Übertrag aus mit der Bezeichnung C₁-^₁:

der Stufe nächstniedrigerer Ordnung aufgenommen

wird, wird das Komplement des Übertrages in die 5 Pi = (AiBi + AiBi)' Q'_i,

Stufe nächsthöherer Ordnung übertragen. Wenn das P₄ = (Ai Bi + AiBi) C₁Li,

Komplement des Übertrages aus der Stufe nächst- P« = AiBiCU + Ai j

niedrigerer Ordnung aufgenommen wird, wird der Ri — AiBi C^₁ + /.

Übertrag auf die Stufe nächsthöherer Ordnung ab- Si = AiBiCU + AiBi'C₁L₁.

gegeben. Wenn der Übertrag in die Stufe nächst- io

höherer Ordnung übertragen werden soll, ist der Dann geben die Übertragsausgangssignale das

abgegebene Übertrag die logische Summe der Signale Komplement des Übertrages in die Stufe nächst-

an den Klemmen 34 und 38. Wenn das Komplement höherer Ordnung:

des Übertrages auf die Stufe nächsthöherer Ordnung ρ ι tr art' j_ a 'RT¹ _i_ A ' r '

, ij ,1 · j ι ι 1'n. "t + -K-i = AiJSi C;..ι + Ai JSi C.-_i + Ai Bi ,

abgegeben werden soll, ist das abgegebene Über- 15

tragssignal die logische Summe der Signale an den und die Spannung an den Ausgangsklemmen der

Klemmen 34 und 36. NOR-Glieder 16 und 14 ist das Komplement der

Die Schaltungen nach den F i g. 1 und 2 arbeiten Teilsumme der beiden Operanden,

als ein arithmetischer Paralleladdierer, wenn alle r> _i_ c α η τ _i_ a > τ> η _ι_ α ο r<·

_ ... s-r r τ ι -»τ 11 · ι τττ 1· -*Μ -j- Of = AiJJi Cj-I -j- Ai DiKsi—i -X- AiJSiL·; _ι

Steueremgange (L₁, L₂, L₃) Null sind. Wenn die ao , A'ß/c'

Steuereingänge L₁ und L₃ beide beaufschlagt werden * ^l-1'

und L₂ Null ist, erscheint das Komplement des Wenn anstatt der Darstellung des Übertrages aus

logischen Produktes (Ai, Bi) an den Ausgängen der der vorausgehenden Stufe die Spannung an den

NOR-Glieder 16 und 14. Klemmen 30 und 32 das Komplement des Über-

Werden die Steuereingänge L₁ und L₂ beaufschlagt 25 träges darstellt, wird

und ist L₃ gleich Null, erscheint die logische Summe η jl. η _ — r'.

(Ai + Bi) an den Ausgangsklemmen der NOR- ⁱ~¹ ^-1 ^l~^u

Glieder 16 und 14. und es ergibt sich:

Wird der Steuereingang L₁ beaufschlagt und sind Pi = (A B +A 'B') C-

L₂ und L₃ gleich Null, tritt die nichtäquivalente 30 P=ABC-+ AiB'~C

Funktion (A_{, Bi + Ai, Bi) an den Ausgangsklem- « „_ _Λ d _r> ^x , _Ä > _R _r· ~*'

men der NOR-Glieder 16 und 14 auf. Das Ausgangs- _v ^ 4 r c \ A'n'C

signal des NOR-Glieds 10 beträgt dann: * * * ^i-1 "■" * ^l *"*

G- = (A-' + B' + LY = A B L' ^^as Ubertragsausgangssignal der Stufe zu der

¹ * 2 · ₃₅ g_tuf_e nächsthöherer Ordnung ergibt sich dann für

Das Ausgangssignal des NOR-Gliedes 12 ist den Fall, daß der Übertragseingang in die Stufe aus

F_i/ ±B±rv a 1 r't ' der Stufe nächstniedrigerer Ordnung das Komplement

JVi \Ai "J- JJi ~"P *-''*) Ai JJi JUn . i-iVi -t^in-

des Übertrages aus der Stufe ist, zu: Das Ausgangssignal des NOR-Gliedes 18 ist
Pi = (Gi + K₁ + Pi-! + Qi-]_ + L₁), ⁴⁰ Pi +Gi = AiBiCi-! + AiB₁Ci-! + A₁B₁.

P₁ = (Gi+ Ki)'(Pi-!+ Qi-J Ll, _ „ , . . . . . _Δ _XT^„

P₁ — (a Tt, r ' _i- a ' RT Ύ (P, 4- η, V T -Das Signal zwischen den Ausgängen der NOR-

ri — \AiI>iL-ia -j- Ai JJiJ-I₃ I (Ji-! -p t/i—-n J-n. ^₁. , Jr. ι λ λ · . λ· ~, ·, , ,■,

Glieder 16 und 14 ist die Teilsumme der beiden Das Ausgangssignal des NOR-Gliedes 16 ist Operanden

Ri = (Pi + Gi + Ki)' - Pi (Gi + Ki)', ⁴⁵ Ri+ Si = A₁Bi CU + A₁ ¹B₁ C₄L₁ + A₁Bi C^₁

Ri = [(Gi + Kd + (Pi-! + öi-i) + L₁] (Gi + Ki)', + AiBi Q-,.

R₁ = (Gi + KiY (Pt-! + Qi-!) + (Gi + Ki)¹L₁, ...

ß. — (A.R.T > 4, j/R,'r Ύ (P* 4-rti 1 Somit wurde bei der Anordnung nach Fig. 2,

+ (AiBiL'Λ-Ai BiLJ L₁ ^wenn beispielsweise A gleich Null, A₁ = 1 und

3 · 50 ^₂ = O sowie j5₀ = 1, B₁ = 1, B₂ = O ist, die Span-

Das Ausgangssignal des NOR-Gliedes 14 ist nung zwischen den Klemmen 46 und 48 eine »Eins«,

die Spannung zwischen den Klemmen 52 und 50

St = (Pi + Pi-! + Qi-! + L₁)' — Pi eine »Eins« und die Spannung zwischen den Klem-

(Pi-i + Qi-iY L₁', men 54 und 56 eine »Eins« darstellen. Die Spannung

Si — [(Gi + Ki) + (Pi-! + Qi-i) + L₁] 55 zwischen den Klemmen 50 und 52 würde jedoch als

(Pi-! + Qi-J L₁', Komplement des korrekten Bitwertes bekannt sein,

Si = (Gi + Ki) (Pi-! + Qi-J L₁, woraus der Rest des Rechners die »Eins« zwischen

& = (AiBiLi + AiBiL₃) (Pi-! + Qi-JL₁. den Klemmen 50 und 52 als eine »Null« interpretieren

würde, so daß die korrekte Summe der beiden Zahlen,

Für die arithmetische Paralleladdition ergeben sich 60 d. h. 101 auftreten würde. Die Spannung zwischen die drei logischen Steuerausdrücke (L₁ = 0, L₂ = O₅ den Klemmen 34,4 und 36.4 würde eine »Eins« dar-L₃ = 0) mit den allgemeinen Gleichungen zu: stellen, die das Komplement des Übertrages ist. Die

Spannung zwischen den Klemmen 345 und 365

Gi = AiBi, würde eine »Eins« sein, die der Übertrag ist. Ein

Ki = Ai Bi, 65 Überlauf signal würde zwischen den Ausgangsklem-

Pi = (AiB₁ + AiBi)' (Pi-! + Qi-J, men der NOR-Glieder IOC und 18C abgenommen

Ri = (AiBi + AiBiJ (Pi-! + Qi-J werden.

Si = (AiBi + AiBi) (Pi^₁ + Qi-J, Wenn die drei logischen Steuerausdrücke L₁ = 1,

L₂ = O, L₃ = 1 sind, reduzieren sich die allgemeinen Gleichungen auf:

Ri = (AiBiY, Si = 0.

Damit ist der Übertrag gesperrt, und die Spannung zwischen den Ausgangsklemmen der NOR-Glieder 14 und 16 stellt das Komplement des logischen Produktes der beiden Operanden dar.

Für die Kombination der Steuersignale L₁ = 1, L₂ = 1, L₃ = 0 reduzieren sich die allgemeinen Gleichungen auf:

Gi = O,

Ki = Ai'B₁',

Pi = 0,

R₁ = (At¹Bt')' = Ai + Bu

S₁ = 0.

Damit stellt die Spannung an den Ausgangsklemmen der NOR-Glieder 16 und 14 die logische Summe der beiden Operanden dar.

Für die Steuersignalkombination L₁ = 1, L₂ = 0, L₃ = 0 reduzieren sich die allgemeinen Gleichungen auf:

30

20

Ki = Ai'Bi',

Pi = 0,

Ri = (AiBi + Ai'Bi')' = A₁Bi' + At¹Bt,

Si = 0.

Damit stellt die Spannung an den Ausgangsklemmen der NOR-Glieder 16 und 14 die nichtäquivalente Funktion der beiden Operanden dar.

Falls erwünscht ist, daß das Signal R₀ + S₀ nach F i g. 2 das Komplement des Bits niedrigster Ordnung der arithmetischen Summe der beiden Operanden ist, würde ein konstanter Übertrag in die NOR-Glieder 14^4 und ISA erforderlich sein; die Klemme 36^4 würde mit der Ausgangsklemme des NOR-Gliedes WA anstatt mit der Ausgangsklemme des NOR-Gliedes 12A verbunden sein; die Klemme 365 würde mit der Ausgangsklemme des NOR-Gliedes 125 anstatt mit der Ausgangsklemme 10 B verbunden sein.

Somit ist die Anordnung gemäß vorliegender Erfindung eine logische Schaltung, die fünf NOR-Glieder in jeder Bitstelle verwendet und steuerbar als Schnellparalleladdierer, als Einrichtung zur Erzeugung des Komplementes des logischen Produktes, als Einrichtung zur Erzeugung der logischen Summe und als Einrichtung zur Erzeugung der Nichtäquivalenzfunktion der beiden Operanden verwendet werden kann.

Claims

Patentansprüche:

1. Arithmetisch-logische Einheit zur wahlweisen Berechnung der arithmetischen Summe oder deren Komplement, des Komplementes des logischen Produktes, der logischen Summe oder der Nichtäquivalenzfunktion von zwei binären digitalen Zahlen, mit Hilfe von zwei aufeinanderfolgenden Schaltungsteilen, von denen der erste Zwischenwerte bildet, die im zweiten Schaltungsteil mit den Überträgen aus der nächst niedrigeren Wertstelle verarbeitet werden, unter Zuordnung eines positiven oder negativen Signalhubes zur binären Eins, dadurch gekennzeichnet, daß erste, zweite, dritte, vierte und fünfte NOR-NAND-Glieder (10, 12, 14, 16, 18; NOR gilt jeweils für positiven, NAND für negativen Signalhub) vorgesehen sind, daß die Ausgangsklemme des ersten Gliedes (10) an eine Eingangsklemme des vierten Gliedes (16) und eine Eingangäklemme des fünften Gliedes (18) gelegt ist, daß die Ausgangsklemme des zweiten Gliedes (12) mit einer Eingangsklemme des vierten Gliedes (16) und einer Eingangsklemme des fünften Gliedes (18) verbunden ist, daß die Ausgangsklemme des fünften Gliedes (18) an eine Eingangsklemme des dritten Gliedes (14) und eine Eingangsklemme des vierten Gliedes (16) gelegt ist, daß eine erste Steuerklemme (24) mit einer Eingangsklemme des dritten Gliedes (14) und einer Eingangsklemme des fünften Gliedes (18) verbunden ist, daß eine zweite Steuerklemme (26) an einer Eingangsklemme des ersten Gliedes (10) liegt, daß eine dritte Steuerklemme (28) mit einer Eingangsklemme des zweiten Gliedes (12) verbunden ist, daß eine Eingangsklemme des zweiten Gliedes (12) ein Signal (Ai) aufnehmen kann, das einem vorgegebenen Bit eines ersten Operanden entspricht, daß eine Eingangsklemme des zweiten Gliedes (12) an ein Signal (Bi) legbar ist, das ein vorbestimmtes Bit eines zweiten Operanden darstellt, daß eine Eingangsklemme des ersten Gliedes (10) ein Signal aufnehmen kann, das das Komplement (Ai) des das Bit des ersten Operanden entsprechenden Signals darstellt, daß eine Eingangsklemme des ersten Gliedes (10) das Komplement (B/) aufnehmen kann, das dem Bit des zweiten Operanden entspricht, daß eine Übertragseingangsklemme (30) ein Übertragsbit (P«-i) aufnehmen kann, das an eine Eingangsklemme des dritten Gliedes (14) und des fünften Gliedes (18) gelegt ist, und daß eine zweite Übertragseingangsklemme (32) ein Übertragseingangssignal (ßi-i) aufnehmen kann, das an eine Eingangsklemme des dritten Gliedes (14) und eine Eingangsklemme des fünften Gliedes (18) gelegt ist.

2. Schaltungsanordnung mit einer Vielzahl von miteinander verbundenen arithmetisch-logischen Einheiten nach Anspruch 1, deren Anzahl gleich der Anzahl von Bits in den ersten und zweiten Operanden entspricht, dadurch gekennzeichnet, daß die Steuerklemmen (24, 26, 28) mit den entsprechenden NOR-NAND-Gliedern einer jeden arithmetisch-logischen Einheit (40, 42, 44) verbunden sind, wobei die arithmetisch-logische Einheit steigender Ordnung von der arithmetischlogischen Einheit (40) entsprechend dem Bit niedrigster Ordnung der Operanden zu der arithmetisch-logischen Einheit (44) entsprechend dem Bit höchster Ordnung der Operanden in folgender Weise zusammengeschaltet ist: die Übertragseingangsklemmen (Pi-i und Qi-i) der arithmetischlogischen Einheit (40) entsprechen dem Bit niedrigster Ordnung der Operanden, die Ausgangsklemme des fünften Gliedes (18 A, 185, 18C) einer jeden arithmetisch-logischen Einheit mit Ausnahme der Einheit (44), die dem Bit höchster Ordnung der Operanden entspricht, ist mit der ersten Übertragseingangsklemme (P₀ und P₁) der Einheit (42, 44) entsprechend dem Bit der nächst-

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folgenden höheren Ordnung der Operanden verbunden, die Ausgangsklentme des zweiten Gliedes (12,4) der Einheit entsprechend den ungeradzahligen Bitordnungen der Operanden mit Ausnahme der Einheit (44) entsprechend dem Bit höchster Ordnung der Operanden mit der zweiten Ubertragseingangsklemme (Q₀) der Einheit (42) entsprechend dem Bit nächsthöherer Ordnung der Operanden verbunden, und der Ausgang des ersten Gliedes (105) der Einheit entsprechend den geradzahligen Bitordnungen der Operanden mit Ausnahme der Einheit, die dem Bit höchster Ordnung der Operanden entspricht, ist an die zweite Übertragseingangsklemme (Q₁) der Einheit (42) entsprechend dem Bit nächsthöherer Ordnung der Operanden angeschlossen.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangsklemmen (Gi, Ki) der ersten und zweiten Glieder, die jeder Ordnung des Operanden entsprechen, miteinander vertauscht sind, und daß ein konstantes Übertragseingangssignal dem dritten (14.4) und fünften (18,4) Glied der Einheit (40) entsprechend dem Bit niedrigster Ordnung aufgegeben wird.

4. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch eine Einrichtung (20,4, 205, 20C) zur parallelen Erzeugung von Signalen (A₀, A₁, A₂) entsprechend den Bits des ersten Operanden, und Signalen (A₀, A₁, A₂) entsprechend den Bits des Komplementes des ersten Operanden, wobei die Signale (A₀, A₁, A₂) entsprechend den Bits des ersten Operanden der Eingangsklemme des zweiten Gliedes (12,4, 125, 12C) einer jeden der entsprechenden Einheiten aufgegeben werden, und die Signale (A₀, A₁, A_z'), die dem Kornplement des ersten Operanden entsprechen, der Eingangsklemme des ersten Gliedes (10 A, 105, IOC) einer jeden der entsprechenden Einheiten aufgegeben werden, und durch eine Einrichtung (22,4, 225, 22C) zur parallelen Erzeugung von Signalen (B₀, B₁, 5₂), die die Bits des zweiten Operanden darstellen, sowie Signalen (B₀, B₁, B₂'), die die Bits des Komplementes des zweiten Operanden darstellen, wobei die Signale (B₀, B₁, B₂) des zweiten Operanden einer Eingangsklemme des zweiten Gliedes (12,4, 125, 12C) einer jeden der entsprechenden Einheiten und die Komplementsignale (B₀', B₁, B₂) des zweiten Operanden der Eingangsklemme eines jeden ersten Gliedes (10,4, 105, 10C) einer jeden entsprechenden Einheit aufgegeben werden.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung zur Erzeugung von Signalen, die den Bits des ersten Operanden und dem Komplement entsprechen, ein Flip-Flop-Register ist und daß die Einrichtung zur Erzeugung von Signalen, die den Bits des zweiten Operanden und dem Komplement entsprechen, ein zweites Flip-Flop-Register ist.

6. Schaltungsanordnung nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß die erste Steuerklemme (24) an eine zweite Eingangsklemme eines jeden der dritten und fünften Glieder (14,4, 145, 14 C; 18,4, 185, 18C), die zweite Steuerklemme (26) an eine getrennte Eingangsklemme eines jeden ersten Gliedes (10,4, 105, 10C) und die dritte Steuerklemme (28) an eine getrennte Eingangsklemme eines jeden zweiten Gliedes (12A, UB, 12C) gelegt sind.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß eine Steuereinrichtung vorgesehen ist, die Steuersignale gleichzeitig den ersten und dritten Steuerklemmen (24, 28) zur Erzeugung des Komplementes des logischen Produktes der Operanden, Steuersignale gleichzeitig den ersten und zweiten Steuerklemmen (24, 26) zur Erzeugung der logischen Summe der Operanden, und ein Steuersignal der ersten Steuerklemme (24) zur Erzeugung einer nichtäquivalenten Funktion der Operanden aufgibt.

Hierzu 1 Blatt Zeichnungen