DE2746355A1

DE2746355A1 - Einrichtung und verfahren zur wahlweisen multiplikation oder division zweier als binaerzahlen vorliegender operanden

Info

Publication number: DE2746355A1
Application number: DE19772746355
Authority: DE
Inventors: Chin Tao Wu
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1976-10-15
Filing date: 1977-10-14
Publication date: 1978-04-20
Also published as: US4065666A; GB1551896A; FR2368088A1; FR2368088B1; JPS5350630A; IT1086047B; JPS5518936B2

Description

Einrichtung und Verfahren zur wahlweisen Multiplikation oder Division zweier als Binärzahlen vorliegender Operanden

Die Erfindung bezieht sich auf Binärschaltungen zur Durchführung von Ilultiplikationen und Divisionen.

Die Durchführung von Multiplizierbefehlen im logischen System eines Computers ist eine komplizierte und komplexe Angelegenheit, mehr noch die Durchführung eines Befehls zur Division. Kleine und billige Digitalrechensysteme werden üblicherweise ohne Multiplizier- und Dividierbefehle ausgelegt, vielmehr wird es dem Benutzer überlassen, geeignete Teil- oder Unterprogramme zur Durchführung solcher Operationen einzugeben. Mikroprozessoren, d.h. sehr kleine Zentraleinheiten, enthalten in ihrem Befehlsrepertoire gewöhnlich keine Anweisungen zur Multiplikation oder Division. Für die Software zur Durchführung von Multiplizier- und Dividierbefehlen benötigt man selbst bei wirtschaftlichstem Gebrauch ein großes Maß an Speicherraum. Die Ausführung der Befehle erfordert viele Befehlszyklen, d.h. sie geht relativ langsam.

Um schnelle Multiplizierbefehle durchzuführen, werden in machen Systemen periphere Multiplizierergruppen auf gesonderten integrier-

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ten Schaltungen verwendet. Ein Beispiel für eine solche integrierte Schaltung ist der Baustein MPY-16 (der Firma TRW, Inc.), der zwei sechzehnstellige Binärzahlen zur Lieferung eines zweiunddreißigstelligen Ergebnisses miteinander multipliziert.

Die Multiplikation zweier Binärzahlen kann entweder sequentiell oder "kombinatorisch" unter Verwendung kaskadengeschalteter logischer Netzwerke vor sich gehen. Die sequentielle Technik ist in der Literatur eingehend beschrieben (vgl. z.B. das Werk "Digital Computer and Control Engineering" von R.S. Ledley, McGraw-Hill Book Co., Inc., 1960, insbesondere Kapitel 15 und 16, und das Werk "The Logic of Computer Arithmetic" von I.Flores, Prentice-Hall, Inc., 1963, Kapitel 3, 8-11). Der Einsatz von Kombinationsnetzwerken ist ebenfalls ausreichend bekannt und liefert, obwohl er gewöhnlich mehr Hardware erfordert, das Ergebnis nach den Laufzeit- oder Verteilungsverzögerungen der Schaltglieder des Netzes (vgl. z.B. die Arbeit "Multiplying Made Easy for Digital Assemblies" von C. Ghest, veröffentlicht in "Electronics", 22. November 1971, Seiten 55-61, und den Aufsatz "Parallel Multiplier Gets Boost From IC Iterative Logic" von J. Springer und P. Alfke, veröffentlicht in "Electronics", 12. Oktober 1970, Seiten 89-93).

Häufig führt man eine Division auch mittels einer Multiplizierschaltung durch, indem man den Reziprokwert des Divisors ermittelt und diesen dann mit dem Dividenden multipliziert. Der Reziprokwert des Divisors kann mit Hilfe eines Programms errechnet werden, das auf irgend einem von mehreren wohlbekannten Algorithmen beruht. Der Reziprokwert einer Binärzahl läßt sich auch mittels logischer Kombinationsnetzwerke errechnen. Beide Wege sind in der einschlägigen Technik bekannt. Der am wenigsten komplizierte Weg ist der Einsatz der Kombinationslogik, da hier das Ergebnis bereits nach lediglich den Verzögerungslaufzeiten der Schaltglieder des Netzwerks zur Verfügung steht und eine äußere Taktsteuerung nicht benötigt wird. Bezüglich der Einzelheiten eines entsprechenden Netzwerks sei z.B. auf die Arbeit "Designing a Binary Reciprocator" von J.R. Logan verwiesen, die in der Zeit-

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schrift "Computer Design", Mai 1973, Seiten 109-115 erschienen ist.

Periphere Multipliziergeräte sind jedoch gewöhnlich weniger zufriedenstellend als das Vorhandensein eingebauter Multiplizier- und Dividieranweisungen. Eine nützlichere Alternative wäre es, wenn man eine gesonderte Anordnung zur Verfügung hätte, welche die Operanden leicht aufnehmen und dann entweder eine Multiplikation oder eine Division durchführen kann.

Mit der vorliegenden Erfindung wird diese Anordnung geschaffen, indem Speicherregister für die Operanden vorgesehen werden und indem beim Eintreffen eines die Durchführung einer Division bestimmenden Steuersignals das Komplement des Speicherregisterausgangs des Divisors gebildet wird. Ferner sind Addierschaltungen vorgesehen, die auf die niedrigstwertige Stufe des Dividend- oder Multiplikator-Operanden anspricht, um die Addition der miteinander ausgerichteten Teile der beiden Operanden zu steuern. Das Steuersignal bildet nicht nur das Komplement des ersten Operanden, wenn ein Dividierbefehl durchzuführen ist, sondern liefert auch ein Signal "Übertrag ein" an die niedrigstwertige Stufe des Addierers. Wenn in einer Dividieroperation ein Signal "Übertrag aus" erzeugt wird, wird die niedrigste Stufe des zweiten Speicherregisters gesetzt. Wenn die niedrigste Stufe oder Stelle des zweiten Operanden gesetzt ist, werden während einer Multiplikation die Ausgangswerte des Addierers im zweiten Operandenregister an der nächst höheren Stelle gespeichert, und während einer Division an der nächstniedrigeren Stelle. Wenn die durchzuführende Operation eine Division ist, erfolgt vor der Operation eine Vorausverschiebung zur nächst höheren Stufe und am Ende als letzter Schritt der Operation eine Nachverschiebung zur nächstniedrigeren Stufe.

Die Erfindung wird nachstehend anhand von Zeichnungen näher erläutert.

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Fig. 1 zeigt schematisch ein mit Feldeffekttransistoren aufgebautes Übertragungsglied;

Fig. 2 ist ein Blockschaltbild kaskadengeschalteter Multiplizier/Di vidier-Einhei ten gemäß der Erfindung;

Fig. 3 ist ein Blockschaltbild einer typischen Spalte sowie der vorangehenden und nachfolgenden Spalte der matrixartigen Addierer-Register-Anordnung, wie sie bei einer erfindungsgemäßen Einrichtung verwendet werden mag;

Fig. 4- ist ein Logikschaltbild eines Teils der Steuerlogik einer Einheit;

Fig. 5 ist ein Logikschaltbild der Addierersteuerung einer Einheit ;

Fig. 6 ist ein Logikschaltbild eines in der erfindungsgemäßen Einrichtung verwendbaren Zeitsteuerzählers;

Fig. 7 ist ein Logikschaltbild der Registersteuerungen in einer Einheit;

Fig. 8 ist ein Logikschaltbild der Zeitsteuerungen in einer Einheit;

Fig. 9 ist ein Blockdiagramm des Abschlusses der am weitesten links liegenden Stufe des Z-Registers;

Fig. 10 ist ein Blockdiagramm des Abschlusses der am weitesten rechts liegenden Stufe des Y-Registers;

Fig. 11 ist ein Logikschaltbild des Abschlusses der am weitesten rechts liegenden Stufe des Z-Registers;

Fig. 12 ist ein Zeitdiagramm, welches die Beziehung zwischen den Steuersignalen während einer Dividieroperation zeigt;

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Fig. 13 ist ein Flußdiagramm, welches die Folge von Operationen zur Durchführung einer Multiplikation zeigt;

Fig. 14 ist ein Flußdiagramm, welches die Folge von Operationen zur Durchführung einer Division zeigt.

Das in Fig. 1 dargestellte Schaltglied ist ein typisches"Übertragungsglied", wie es zur Realisierung der Erfindung verwendet werden mag. Solche Übertragungsglieder sind hinreichend bekannt und arbeiten als bilaterale Schaltelemente, d.h. sie leiten im eingeschalteten Zustand gleichermaßen gut in beiden Richtungen und stellen im ausgeschalteten Zustand eine sehr hohe Impedanz bzw. eine Stromkreisunterbrechung dar. In den verschiedenen Figuren der Zeichnungen ist ein Übertragungsglied durch ein kleines Rechteck mit drei Anschlußleitungen dargestellt, von denen zwei, d.h. die Leitungen 11 und 12,an gegenüberliegenden Seiten des Rechtecks anschließen. Die Leitung 13 mündet im rechten Winkel zu den anderen beiden Leitungen und ist eine Steuerleitung. Wenn die Steuerleitung den Logik- oder Binärwert 1 (wahr) führt, sind die Leitungen 11 und 12 als direkt miteinander verbunden zu betrachten, um Signale in jeder von beiden Richtungen fließen zu lassen. Wenn die Steuerleitung 13 den Logikwert 0 (falsch) führt, dann sind die im Übertragungsglied enthaltenen Transistoren gesperrt, und die Leitungen 11 und 12 sind als unterbrochen zu betrachten.

Das Blockschaltbild nach Fig. 2 zeigt eine Kaskadenschaltung von erfindungsgemäßen Einheiten, mit der Operanden verarbeitet werden können, die dreimal so lang wie die mit einer einzigen Einheit verarbeitbaren Operanden sind. Eine Gruppe von drei MuItiplizier/Dividier-Einheiten (MD-Einheiten) 21-23 ist mit einer Datensammelleitung 25 gekoppelt, um Operanden zu empfangen und Ergebnisse zu senden.

Jede MD-Einheit hat eine mit CNS bezeichnete Klemme 24a bzw. 24b bzw. 24c. An die CNS-Klemme 24a der für die niedrigstwertigen Binärziffernstellen vorgesehenen MD-Einheit 21 ist ein Eingangs-

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signal des Logikwerts 1 (+V beim vorliegenden Beispiel) gelegt. Die CNS-Rlemmen 24b und 24c der übrigen MD-Einheiten 22 und 23 liegen an Signalen des Logikwerts 0 (hier Massepotential). Das CNS-Signal bestimmt, welche MD-Einheit die verkoppelten Signale steuert, wie es weiter unten noch ausführlicher erläutert werden wird.

Jede MD-Einheit empfängt mehrere Signale von einem Nutzgerät, typischerweise von einer Zentraleinheit bzw. einem Prozessor mit zugeordnetem Speicher. Jede MD-Einheit hat eine Einschaltklemme CE, die mit jeweils einem gesonderten Glied einer Gruppe von UND-Gliedern 26a bis 26c gekoppelt ist. Jedes UND-Glied 26a bis 26c empfängt vom Nutzgerät eine eindeutige Kombination von Adressenbits oberer Ordnung. Die beiden niedrigstwertigen Adressenbits A1 und AO werden entsprechenden Klemmen jeder MD-Einheit parallel zugeführt. Außerdem ist mit jeder Einheit eine Lese/ Schreib-Steuersignalleitung (R/W-Signalleitung) verbunden. Pur die hier beschriebene Ausführungsform sei angenommen, daß das Signal auf der R/W-Leitung den Logikwert 1 hat, wenn ein Speicherlesebefehl gegeben wird. Dieses Signal wird innerhalb der MD-Einheiten als negativer Impuls WRP identifiziert, der anzeigt, daß das Signal eine logische 0 ist, wenn ein Schreibbefehl gegeben ist. Die Adressenleitungen unterer Ordnung (A1 und AO) geben an, welcher Operand von der Datensammelleitung 25 in die MD-Einheit eingegeben wird, die durch die von einem der UND-Glieder 26a bis 26c decodierten Adressenbits oberer Ordnung ausersehen ist. Dies wird weiter unten noch ausführlicher erläutert werden.

Mit CI sind die Signale für die Eingabe des Übertrags in interne Addierer bezeichnet, während die Abkürzung CO für die Signale zur Ausgabe des Übertrages aus den internen Addierern steht. Die Klemmen YL und YR sind jeweils für einen Betrieb in beiden Richtungen ausersehen und mit der am weitesten links liegenden Stufe bzw. der am weitesten rechts liegenden Stufe des Y-Registers verbunden. In ähnlicher Weise stellen die Klemmen ZL und ZR die an den Enden liegenden Stufen des Z-Registers in jeder MD-Einheit dar. Schließlich sind noch parallele Verbin-

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ΛΑ

dunp;sleitungen LDP, A/S, und LO zwischen den Einheiten vorgesehen. Diese Leitungen arbeiten in beiden Richtungen und übertragen die Signale von der steuernden MD-Einheit, d.h. die Einheit

21 sendet die Signale LDP, A/S und LO an die anderen Einheiten

22 und 23. Der Zweck dieser Signale wird an späterer Stelle bei der ausführlichen Erläuterung des Betriebs deutlich werden. Die Register- und Addierer-Anschlüsse werden der Reihe nach mit der zur letzten (niedrigstwertigen) MD-Einheit gehörenden CO-Klemme verbunden, die mit der ZR-Klemme der ersten (höchstwertigen) MD-Einheit gekoppelt ist. Die ZL-Klemme der letzten MD-Einheit ist mit der YR-Klemme der ersten MD-Einheit gekoppelt. Diese Art der Verbindung wird bei jeder beliebigen Anzahl von Einheiten verwendet, und jede Einheit kann die erste, die letzte oder eine dazwischenliegende MD-Einheit sein. Falls nur eine einzige MD-Einheit verwendet wird, sind die Rückkopplungsverbindungen von CO nach ZR und von YR nach ZL die gleichen, nur daß sie an ein- und derselben MD-Einheit liegen.

Die Fig. 3 zeigt als Blockschaltbild drei typische Bitspalten der matrixartigen Registeranordnung in einer MD-Einheit. Die i-te Stufe wird hierbei als"typischer" Vertreter der Stufen in der MD-Matrix betrachtet; die erste und letzte Stufe der Matrix werden gesondert weiter unten beschrieben. Die Datensammelleitungs-Anschlüsse 31a bis 31c empfangen von der Datensammelleitung 25 (Fig. 2) die Signale, welche die Operanden darstellen, und koppeln das Rechenergebnis aus den jeweiligen Registern zur Datensammelleitung, damit es vom zugeordneten Nutzgerät verarbeitet werden kann. Der"typische" Datensammelleitungs-Anschluß (Datenklemme) 31b ist direkt mit der D-Eingangsklemme eines D-Flipflop 32 gekoppelt, d.h. des Flipflops der i-ten Stufe des X-Registers der MD-Einheit. Die Arbeitsweise von D-Flipflops ist hinreichend bekannt und z.B. in der USA-Patentschrift 3 588 54-5 ausführlich beschrieben. Die "typische" Datenklemme 31h ist außerdem mit"typischen*Übertragungsgliedern 33 und 34 gekoppelt, durch die sie selektiv entweder mit dem D-Eingang eines Flipflops 35» welches die i-te Stufe des Y-Registers darstellt, oder mit dem D-Eingang eines Flipflops 36 verbunden werden kann, welches die i-te Stufe des Z-Registers

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darstellt. Die Stufen des X-Registers werden durch ein Signal D —>X taktgesteuert, die Stufen des Y-Registers durch ein Signal GATE Y, und die Stufen des Z-Registers durch ein Signal GATE Z. Diese Signale geben Operanden von der Datensammelleitung in das ausgewählte Register ein.

Durch ein anderes Übertragungsglied 37 kann die typische Datenklemme 31b mit drei anderen Übertragungsgliedern 310-312 verbunden werden, durch die die Setz-Ausgangssignale vom X-, Y- oder Z-Register selektiv mit der DatenSammelleitung gekoppelt werden können. Das Übertragungsglied 37 wird durch das Signal WRP gesteuert. Das Übertragungsglied 310 wird durch ein Signal X —> D gesteuert, das Übertragungsglied 311 durch ein Signal Y —> D, und das Übertragungsglied 312 durch ein Signal Z-^D. Diese Signale koppeln die Ergebnisse auf die Datensammelleitung.

Jede Spalte im Register der MD-Matrix enthält einen Addierer. Für die typische i-te Stufe ist es der Addierer 38· Die Operanden werden auf die A-Klemme und die B-Klemme des Addierers gegeben, das C-Signal dient zur Eingabe des Übertrags aus der nächst niedrigeren Stufe. (Die hier und im folgenden verwendeten Adjektive "niedriger" und "höher" beziehen sich auf den jeweiligen Stellenwert der Ziffern oder Bits in den verarbeiteten Binärzahlen.) An der S-Klemme wird ein Summensignal erzeugt und an der K-Klemme ein Signal zur Ubertragausgabe. Der B-Operand wird direkt aus der Setz-Ausgangsklemme der Y^Stufe 35 entnommen. Der Α-Operand wird vom Ausgang eines NOR-Gliedes 39 (UND-Glied mit negativen Eingängen) entnommen, das durch ein Signal GATE A gesteuert wird. Das andere Eingangssignal des NOR-Gliedes 39 ist das Ausgangssignal eines XOR-Gliedes 30 (Exklusiv-ODER-Glied), das als steuerbarer Inverter verwendet wird. Der eine Eingang des XOR-Gliedes 30 ist direkt mit der Rücksetz-Ausgangsklemme der X. -Stufe 32 gekoppelt während der andere Eingang ein Signal A/S empfängt. Wenn das Signal A/S den Logikwert O hat, dann erscheint der in der X·-Stufe 32 gespeicherte Wert an der Ausgangsklemme des NOR-Gliedes 39, weil der komplementierte (invertierte) Wert von der Rücksetz-Ausgangsklemme über das NOR-Glied 39 erneut komplementiert wird. Falls das Signal A/S den Logikwert hat, wird das Komplement des Werts in der X--Stufe 32 dem A-

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Operandeneingang des Addierers 38 zugeführt, weil im XOR-Glied 30 eine dritte Invertierung staffindet.

Das Ubertragausgabe-Signal vom Addierer 38 wird der Übertrageingabe-Klemme des Addierers der nächst höheren Stufe zugeführt (d.h. der (i+i)-ten Stufe). Das Summenausgangssignal vom Addierer 38 wird zwei Übertragungsgliedern 31^- und 315 zugeführt .

Ein Signal "Schiebe Summe nach links" (SHSL-Signal) schaltet das Übertragungsglied 3Ή ein, womit das Summenausgangssignal vom Addierer 38 der i-ten Stufe zum D-Eingang der nächst höheren Stufe Y. y. gekoppelt wird. Ein Signal "Schiebe Summe nach rechts" (SHSR-Signal) schaltet das Übertragungsglied 315 ein, womit das Summenausgangssignal von dem Addierer 38 der i-ten Stufe zum D-Eingang der nächst niedrigeren Stufe Yj ,. gegeben wird. Durch ein Signal GATE Y, welches den Takteingängen aller Y-Stufen zugeführt wird, wenn entweder ein SHSL-Signal oder ein SHSR-Signal den Logikwert 1 hat, wird die Summe der Werte aus dem X-Register und dem Y-Register entweder in die nächst höhere oder in die nächst niedrigere Stufe des Y-Registers eingespeichert. Wenn das Signal GATE A eine logische 1 ist, ist der Summenwert vom Addierer der Wert vom Y-Register, so daß der Inhalt des Y-Registers beim Auftreten des SHSL-Signals um eine Stufe nach links bzw. beim Auftreten des SHSR-Signals um eine Stufe nach rechts verschoben wird.

Das Z-Register ist so ausgelegt, daß es seinen Inhalt selektiv um eine Stufe nach rechts oder links verschieben kann. Typischerweise wird das Setz-Ausgangssignal der Z.-Stufe 36 auf zwei Übertragungsglieder 316 und 317 gekoppelt. Ein Signal "Schiebe Z nach links" (SHZL-Signal) schaltet das Übertragungsglied 316 ein, das daraufhin das Setz-Ausgangssignal der Stufe Z. zum D-Eingang der Stufe Z. koppelt. Ein Signal "Schiebe Z nach rechts" (SHZR-Signal) schaltet das Übertragungsglied 317 ein, das daraufhin das Setzausgangssignal der Stufe Z^ (d.h. der Stufe 36) zum D-Eingang der Stufe Z^₁ koppelt. Ein Signal GATE Z be-

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wirkt dann, daß der Inhalt des Z-Registers um eine Stufe nach links oder rechts verschoben wird, Je nachdem, ob gleichzeitig das SHZL-Signal oder das SHZR-^yignal aktiviert ist.

Die Quellen der in der Schaltung nach Fig. 3 wirkenden Steuersignale sind in den Figuren 4, 5i 7 und 8 gezeigt. Gemäß Fig. sind die Signale, welche die Verschiebungsrichtung der Summe (im Y-Register) und die Verschiebungsrichtung im Z-Register steuern, die Ausgangssignale einer Gruppe von NOR-Gliedern 41. Die Registerinhalte werden nach links verschoben, wenn ein Besetztsignal (BSY) den Logikwert 1 hat (BSY hat dann den Logikwert O) und das A/S-Signal den Logikwert O hat. Die Registerinhalte werden nach rechts verschoben, wenn das A/S-Signal den Logikwert 1 hat.

Das Signal A/S wird über ein NAND-Glied 42 vom Setz-Ausgangssignal eines DM-Flipflops und von einem Zeit- oder Taktsignal C4 abgeleitet (die beide weiter unten beschrieben werden), um ein Signal des Logikwerts 0 zu erzeugen und auf ein Übertragungsglied 43 zu geben, das vom Ausgangssignal eines NOR-Gliedes 44 gesteuert wird. Das NOR-Glied 44 wird mit einem CNS-Signal des Logikwerts 1 eingeschaltet, der mittels eines Inverters 45 in einen Logikwert O invertiert wird, wenn das CE-Signal (Einschaltsignal für die Einheit) den Logikwert 0 hat. Während der Anfangsphase (Eingabephase) des Betriebs ist das NOR-Glied 44 ausgeschaltet. Wie oben erwähnt,zeigt das CNS-Signal an, daß die betreffende MD-Einheit die steuernde Einheit ist. Das andere Ende des Übertragungsgliedes 43 liefert das A/S-Signal, wenn das CNS-Signal den Logikwert 1 hat, oder es empfängt das A/S-Signal von einer anderen Einheit, wenn das CNS-Signal den Logikwert 0 hat. Wenn die steuernde Einheit 21 in Fig. 2 das A/S-Signal liefert, ist sie mit den anderen beiden Einheiten 22 und 23 gekoppelt, in denen das Jeweils zugehörige Übertragungsglied 43 ausgeschaltet ist. Somit ist die A/S-Klemme eine signalliefernde Ausgangsklemme in der steuernden Einheit 21 und eine empfangende Klemme in den anderen Einheiten 22 und 23. Das A/S-Signal wird in einem Inverter 46 invertiert, um das A/S-Signal zu erzeugen, das u.a.

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ein Übertragungsglied 47 steuert, welches die höchstwertige Stufe des Y-Registers (d.h. die Stufe Y_nJ mit der YL-Klemme der zugeordneten Einheit koppelt. Falls in der Anordnung nach Fig. 3 die Stufe Y- - die Stufe Y_n ist, wird die Leitung, welche das Summenausgangssignal vom Addierer der η-ten Stufe führt, bei einer Verschiebung nach links an eine Leitung 304 gekoppelt. In Fig. 4 ist die Leitung 304 mit dem Übertragungsglied 47 verbunden. Wenn also das A/S-Signal den Logikwert 1 hat, dann ist die YL-Klemme der zugeordneten Einheit eine Ausgangsklemme zum Verschieben des Summensignals aus der höchstwertigen Addiererstufe der zugeordneten MD-Einheit in die niedrigswertige Stufe der nächst höheren MD-Einheit. Wenn das A/S-Signal hingegen den IiOgikwert 1 hat, dann wird ein Übertragungsglied 48 eingeschaltet, welches daraufhin die YL-Klemme über die in den Figuren 3 und 4 gezeigte Leitung 303 zum D-Eingang der Stufe Y koppelt. In diesem alternativen Fall ist die YL-Klemme der zugeordneten Einheit eine empfangende Klemme, die das Signal empfangt, welches in die höchste Stufe des Y-Registers der zugeordneten MD-Einheit zu schieben ist.

Die Fig. 5 zeigt eine Schaltung zur Erzeugung des Signals GATE A, welches das X-Register mit dem Addierer koppelt. Ein übertragungsglied 51 wird vom CNS-Signal gesteuert, um auf die LO-Klemme der zugeordneten Mü-Einheit ein Ausgangssignal zu geben, wenn die niedrigstwertige Stufe des Z-Registers (d.h. die Stufe Z_Q) einen Logikwert 1 speichert. Falls das Übertragungsglied 51 nicht eingeschaltet ist, ist die LO-Klemme der zugeordneten MD-Einheit eine Empfangsklemme, so daß die Leitung LO die Binärziffer in der niedrigstwertigen Stufe des Z-Registers führt, egal wie viele MD-Einheiten in Kaskade geschaltet sind. Zwei UND-Glieder 53 und 54 mit jeweils drei Eingängen empfangen ein Signal RUNNING, welches anzeigt, daß die Einheit arbeitet. Das UND-Glied 53 empfJingt ferner das Signal GNS, und das UND-Glied 54 ferner das Signal GNS. Das niedrigstwertige Bit vom Z-Register wird zum UND-Glied 54 gekoppelt, und das Signal LO wird zum UND-Glied 53 gekoppelt. Daher wird in der steuernden ND-Einheit das UND-Glied 54 durch die niedrigste Stufe des Z-Registers aktiviert, und in

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den anderen Einheiten wird das Glied 53 durch dieselbe Bedingung über die LO-Klemmen aktiviert. Ein ODER-Glied 52 und ein Inverter 56 koppeln das Signal GATE A auf das in Fig. 3 dargestellte NOR-Glied 39. Das ODER-Glied 52 wird außerdem durch ein Signal LDP aktiviert, und zwar aus weiter unten erläuterten Günden.

In der Anordnung nach Fig. 7 decodiert eine Gruppe von UND-Gliedern 71a bis 7id die niedrigstwertigen Bits der Adresse, d.h. die Bits AO und AI₁ um an einem dieser Glieder ein entsprechendes Ausgangssignal zu erzeugen, wenn das Signal CE vorhanden ist. das UND-Glied 71a wird aktiviert, wenn beide Adressenbits AO und A1 den Logikwert 1 haben, um das Signal X —» D zu liefern. Falls dies gleichzeitig mit einem Signal WRP auftritt, wird ein Signal D —■> X von einem UND-Glied 72 erzeugt. In ähnlicher Weise liefert der Ausgang des Gliedes 71b das Befehlssignal Y —> D, wenn das Adressenbit A1 eine logische O und das Adressenbit AO eine logische 1 ist. Wenn gleichzeitig ein Signal WRP erscheint, wird das Signal GATE Y vom UND-Glied 73 über ein ODER-Glied 74- erzeugt. Das Signal Z —> D wird vom UND-Glied 71c erzeugt, wenn das Adressenbit A1 eine logische 1 und das Adressenbit AO eine logische 0 ist. Das Ausgangssignal vom UND-Glied 71c erzeugt über ein ODER-Glied 75 das Signal GATE Z. Das jeweils andere Eingangssignal für die ODER-Glieder 74- und 75 ist das Signal LDP, das beide Befehlssignale GATE Y und GATE Z erzeugt. Wenn beide Adressenbits den Binärwert O haben, dann ist das UND-Glied 7id aktiviert, das zwei UND-Glieder 76 und 70 vorbereitet. Das Ausgangssignal vom UND-Glied 76 ist ein Signal START, das erzeugt wird, wenn ein Vor-Start-Flipflop (PST) gesetzt ist und wenn der Taktimpuls den Logikwert O hat. Wenn das UND-Glied 7id ausgeschaltet ist, dann bereitet sein über einen Inverter 77 invertiertes Ausgangssignal ein UND-Glied 78 vor. Das UND-Glied 78 wird durch die positiven Taktimpulse (PCLK) eingeschaltet, die von einer getasteten Taktquelle kommen. Die Ausgangssignale vom UND-Glied 78 aktivieren ein ODER-Glied 7% das ein Signal CTC erzeugt. Wenn gleichzeitig mit dem Ausgangssignal vom UND-Glied 7id ein Signal WRP erscheint, dann erzeugt das UND-

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Glied 70 ein Rücksetzsignal an ein Takteinschaltflipflop (GLKEN).

Gemäß Fig. 8 ist die GI-Klemme mit zwei Übertragungsgliedern und 82 gekoppelt. In der steuernden Einheit ist das übertragungsglied 81 aktiviert, und in den anderen Einheiten ist das Übertragungsglied 82 aktiviert. Im letztgenannten Fall ist die GI-Klemme mit der Übertrag-Eingangsklemme des Addierers der niedrigsten Bitstelle gekoppelt. Im erstgenannten Fall ist das CI-Eingangssignal ein Taktsignal, das alle die Einheiten steuert. Das Taktsignal wird in der steuernden Einheit vom Übertragungsglied 81 durchgelassen und in einem Inverter 84- invertiert, um Taktimpulse negativer Polarität zu liefern. Das Ausgangssignal START vom UND-Glied 76 (Fig. 7) setzt das BSY-Flipflop 811 und bereitet ein UND-Glied 85 vor. Das UND-Glied 85 wird von einer Datenleitung aus der Datensammelleitung eingeschaltet, im vor-

liegenden Fall von der dem Bit 2 zugeordneten Datensammelleitung. Dieses Bit hat den Wert 1, wenn eine Dividieroperation durchgeführt werden soll. Folglich hat das Signal A/S für eine Multiplizieroperation den Binär- oder Logikwert 1, und sein Komplement A/S hat für eine Dividieroperation den Logikwert 1 (vgl. Fig. 4). Ein Taktsignal, welches nach dem Setzen des BSY-Flipflops 811 erscheint., schaltet ein UND-Glied 86 ein, das daraufhin versucht, das Tekteinschaltflipflop 815 (CLKEN-Flipflop) zu setzen (am Setzeingang des Flipflops 815 ist ein Kondensatorsymbol eingezeichnet, womit angezeigt werden soll, daß die positiv gerichtete Flanke des Eingangssignals das Flipflop setzt). Mit dem Setzen des BSY-Flipflops 811 wird ein Logikwert 0 von einem Inverter 87 fortgenommen, dessen Ausgangssignal bisher eine logische 1 war, die ein PST-Flipflop 817 im gesetzten Zustand hielt. Das Ausgangssignal GTC vom ODER-Glied 79 (Fig. 4) setzt das Flipflop 817 über einen Inverter 88 mit seiner negativ gerichteten Flanke zurück (genauer gesagt mit der positiv gerichteten Flanke des Signals vom Inverter 88). Das Ausgangssignal vom UND-Glied 70 (Fig. 7) hält das GLKEN-Flipflop 815 im gesetzten Zustand, während das Signal GE vorhanden ist. Daher wird das CLKEN-Flipflop 815 so lange nicht gesetzt, bis das Signal CE von der MD-Einheit fortgenommen wird.

Das Taktsignal, welches nach der Fortnahme des Signals CE er-

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scheint, setzt über das UND-Glied 86 das CLKEN-Flipflop 815. Charakteristische Takt- bzw. Zeitsteuersignale der Flipflops sind in Fig. 12 dargestellt. Die Fig. 12a zeigt das Taktsignal, die Fig. 12b das Setz-Ausgangssignal vom PST-Flipflop 817, die Fig. 12c das Start-Ausgangssignal vom UND-Glied 76 (Fig. 7), und die Fig. I2d zeigt das Setz-Ausgangssignal vom BSY-Flipflop 811. (Wenn eine Division durchgeführt werden soll, ist das DM-Flipflop das gleiche wie das BSY-Flipflop.) Die Fig. I2e zeigt das Setz-Ausgangssignal vom CLKEN-Flipflop 815. Nachdem das CLKEN-Flipflop 815 gesetzt ist, wird von jedem anschließenden Taktsignal ein NAND-Glied 820 aktiviert. Seine Ausgangssignale werden in einem Inverter 821 invertiert, um die PCLK-Signale zu erzeugen, die in Koinzidenz mit den in Fig. 12a gezeigten TaktSignalen auftreten. Das Signal RUNNING wird durch ein UND-Glied 823 geliefert, wenn sowohl das CLKEN-Flipflop 815 als auch das C4-Flipflop (Fig. 6) gesetzt ist. Bei rückgesetztem BSY-Flipflop 811 und dem Erscheinen eines Signals WRP wird ein UND-Glied 825 aktiviert, um die Signale D -+ Y, D -* Z und GATE C zu erzeugen.

Das Signal LDP wird von einem Übertragungsglied 828 unter dem Einfluß des CNS-Signals der steuernden MD-Einheit geliefert. Die LDP-Klemmen der übrigen MD-Einheiten empfangen das Signal LDP vom Übertragungsglied 828. In der steuernden MD-Einheit werden die LDP-Signale durch ein UND-Glied 829 über ein ODER-Glied 836 erzeugt. Das UND-Glied 829 wird durch das Signal PCLK vom Inverter 821 gesteuert, wenn das CLKEN-Flipflop 815 und das C4~Zeitsteuerflipflop beide gesetzt sind. Ein UND-Glied 830 liefert ein Vorausverschiebungssignal, und ein UND-Glied 831 ein Nachverschiebungssignal. Der Zweck dieser beiden Signale während eines Dividierbetriebs wird weiter unten ausführlicher erläutert.

Die Fig. 6 zeigt einen Zeitsteuerzähler. Die Zählerstufen arbeiten als synchroner binärer Rückwärtszähler. Die unteren Stufen CT1 bis CT3 zählen die Zeit- oder Taktimpulse für eine 8-Bit-· MD-Einheit. Die Anzahl der in Kaskade geschalteten Einheiten

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wird am Anfang in Binärform in die Stufen C1 bis C3 eingeschrieben, um anzugeben, wie viele 8-Bit-Impulsgruppen zu erzeugen sind. Die Stufen C1 bis C3 werden von Datensammelleitungen über das Steuersignal GATE C vom UND-Glied 825 (Fig. 8) eingestellt. Die Zählerstufen werden vom Taktsignal PCLK getrieben. Das Signal START setzt am Anfang die Stufen CT1 bis CT3 zurück und setzt die Stufe C4-. Die Stufen C1 bis C3 werden wie oben beschrieben eingestellt. Wenn nur eine einzige MD-Einheit verwendet wird, dann wird nur die Stufe C1 gesetzt, und die Stufen C2 und C3 werden rückgesetzt. Mit dem dargestellten Zähler können bis zu 8 Einheiten in Kaskade geschaltet werden. Die Figuren I2f bis 121 zeigen die Ausgangssignale von den Stufen CT1 bis C4- (in dieser Reihenfolge).

Die Fig. 9 zeigt die Verbindungen von der ZL-Klemme zur am weitesten links liegenden Stufe des Z-Registers. Die ZL-Klemme ist über eine in den Figuren 9 und 3 dargestellte Leitung 306 mit dem D-Eingang der höchstwertigen Z-Stufe verbunden, wenn das Signal A/S den Logikwert 1 hat. In der letztgenannten Figur (d.h. in der Figur 3) sei die Stufe Z-. als diejenige angesehen, die am weitesten links liegt (d.h. als höchste Stufe). Wenn das Signal A/S den Logikwert 0 hat, dann ist die ZL-Klemme eine Ausgangsklemme, welche das Ausgangssignal von der in Fig. 3 gezeigten Leitung 305 sendet.

Die Fig. 10 zeigt eine ähnliche Verbindung für die YR-Klemme. Wenn das Signal A/S den Binärwert 1 hat, dann ist die YR-Klemme eine mit der Leitung 301 in Fig. 3 gekoppelte Ausgangsklemme, die den Wert des an niedrigster Stelle stehenden Bits der Summe aus dem Addierer gibt, wenn die Rechtsverschiebung erfolgt. Wenn das Signal A/S den Logikwert 0 hat, dann ist die YR-Klemme eine Empfangsklemme und mit dem D-Eingang des Y_Q-Registers gekoppelt.

Die Fig. 11 zeigt die Verbindungen zur am weitesten rechts liegenden (niedrigsten) Stufe des Z-Registers und zur ZR-KLemme. Die Stufe Z_Q in der steuernden Einheit wird direkt durch den Logikwert 1 an der ZR-Klemme gesetzt, wenn das Signal A/S den

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Logikwert 0 hat (Dividieroperation!) und falls die Stufe nicht bereits gesetzt ist. Das Setzsignal für die Stufe Zq (d.h. das Signal SET Z_Q) ist das Ausgangssignal vom UND-Glied 110, das während der Eingabe- und Schiebeoperationen durch die in einem Inverter 111 erfolgende Inversion des Befehlssignals GATE Z gesperrt ist. Die Stufe Zq muß eine direkte Setζ-Eingangsklemme haben.

In den nichtsteuernden Einheiten wird während der Zeit, in der das Signal D -*· Z den Logikwert 0 hat, d.h. nicht während der Einspeicherung in das Z-Register, das UND-Glied 112 durch das Signal CNS eingeschaltet. Falls das Signal A/S den Logikwert 1 hat, steuert ein UND-Glied 113 ein Übertragungsglied 114 im Sinne einer Verbindung der Leitung 302 (Fig. 3) mit der ZR-Klemme. Falls das Signal A/S den Logikwert 0 hat, steuert ein UND-Glied 115 das Übertragungsglied 116 im Sinne einer Verbindung der ZR-Klemme mit dem D-Eingang der Stufe Zq. Die D-Eingangsklemme der Stufe Zq ist außerdem mit einem zweiten Übertragungsglied 117 gekoppelt, das durch das Ausgangssignal vom UND-Glied 118 in der steuernden Einheit vermittels des Signals A/S aktiviert wird, um sicherzustellen, daß während einer Dividieroperation eine 0 in die niedrigste Stufe geschoben wird.

Bei der nachstehenden Beschreibung des Betriebs sei angenommen, daß nur eine einzige MD-Einheit verwendet wird und daß diese Einheit eine Kapazität von 8 Bits hat. Es gibt einige Werte für Dividenden und Divisoren, mit denen falsche Ergebnisse geliefert werden, d.h. bei einer Division durch 0 oder bei einer Division unter Verwendung von Operanden, die einen die Kapazität des Z-Registers übersteigenden Quotienten bringen. Falls keine Gültigkeitskontrolle durchgeführt wird (z.B. eine Kontrolle, ob der Divisor gleich 0 ist oder ob ein Divisor kleiner ist als die η höchstwertigen Stellen eines 2n-stelligen Dividenden), dann kann ein resultierendes Signal CO vom Nutzgerät durch externe Fehlerkennzeichen, Unterbrechungen oder ähnliche Maßnahmen gefühlt werden. Ein Logikwert 1 an der CO-Leitung am Ende einer Dividieroperation zeigt an, daß ein Fehler aufgetreten ist.

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Die MD-Einheit wird durch ein Signal CE eingeschaltet, wenn das Nutzgerät eine bestimmte Adresse, ein Signal WRP und einen Operanden auf der Datensammelleitung erzeugt. Am Anfang haben die Adressenbits A1 und AO den Logikwert 1. Dies bewirkt, daß der Multiplikand im Falle einer Multiplizieroperation oder ein Divisor im Falle einer Dividieroperation durch die anschließende Signalfolge in das X-Register eingegeben wird. Das Befehlssignal D —> X wird vom UND-Glied 72 (Fig. 7) erzeugt und führt zur Taktsteuerung der Stufen des X-Registers, so daß der Operand von der Datensammelleitung, die direkt mit den D-Eingangsklemmen gekoppelt ist, im X-Register eingestellt wird (vgl. Fig. 3)·

Wenn eine Dividieroperation durchgeführt werden soll, dann wird der Wert des Dividenden in das Z-Register oder in sowohl das Y-als auch das Z-R_egister eingegeben. Ein Operand der doppelten Länge kann so eingegeben werden, daß die niedrigsten Bits (im dargestellten Fall 8 Bits) in das Z-Register eingespeichert werden. Die höchste Stufe des Y-Registers wird während der Eingabe nicht eingestellt, weil angenommen wird, daß alle Operanden positive Zweierkomplementwerte sind. Vor einer Multiplizieroperation wird der Multiplikator in das Z-Register eingegeben.

Das Y-Register und das Z-Register werden in der gleichen Weise wie das X-Register gefüllt. Die Signale D —» Z und D-^Y vom UND-Glied 825 (Fig. 8) koppeln die Datensammelleitungen mit den D-Eingängen der Register. Die Befehlssignale GATE Y und GATE Z werden wie oben erläutert von den ODER-Gliedern 74- und 75 (Fig. 7) geliefert.

Um die Operationen zu beginnen, liefert das zugeordnete Verarbeitungsgerät (Prozessor) ein Signal WRP und eine Einschaltadresse, mit Adressenbits A1 und AO = O. Die in die Register C1 bis C3 der in Fig. 6 dargestellten Zeitsteuerkette einzugebenden Werte werden auf die niedrigstwertigen Schienen der Datensammelleitung gegeben, und wenn die Operation eine Division ist, wird auf die höchstwertige Datenschiene ein Logikwert Λ gegeben. Das UND-Glied 7id (Fig. 7) liefert ein Ausgangssignal, das gemeinsam

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mit einem Signal WRP das UND-Glied 70 aktiviert, um das CLKEN-Flipflop 815 (Fig· 8) rückgesetzt zu halten. Das Ausgangssignal vom UND-Glied 825 liefert das Signal GATE G, welches die Übertragungsglieder 61a bis 61c aktiviert, um die Stufen G1 bis C'6 des Zeitsteuerzählers auf die an den drei niedrigstwertigen Datenschienen anstehenden Werte einzustellen. Ein negativ gerichtetes Taktsignal schaltet das UND-Glied 76 (Pig. 7) ein, das daraufhin das Signal START erzeugt, welches das BSY-Flipflop 811 und das DM-Flipflop 812 (Fig. 8) in einer Dividieroperation setzt. Das nächste positiv gerichtete Taktsignal läßt das UND-Glied 76 ein weiteres Signal START abgeben, das über das ODER-Glied 79 (Fig. 7) dem Inverter 88 (Fig. 8) zugeführt wird, der das PST-Flipflop 817 zurücksetzt. Der gesetzte Zustand des BSY-Flipflops 811 verhindert, daß weiterhin die Befehlssignale D -4 Y, D -» Z und GATE C erzeugt werden. Wenn das Signal WRP oder CE fortgenommen wird, wird das UND-Glied 70 (Fig. 7) inaktiv, so daß der nächste Taktimpuls das CLKEN-Flipflop 815 (Pig· 8) über das UND-Glied 86 setzen kann. Hiermit wird das NAND-Glied 820 eingeschaltet, das über den Inverter 821 die Signale PCLK erzeugt. Mit den vorstehend beschriebenen Sirrnalfolgen werden die Operanden eingegeben und die Operation gestartet.

Zuerst sei die Multiplizieroperation beschrieben. Ein Flußdiagramm der entsprechenden Operationenfolge ist in Fig. 13 dargestellt. Der Wert in der niedrigsten Stufe des Z-Registers (Stufe Zq) bestimmt, ob der im X-Register befindliche Wert zum Addierer gegeben wird. Die Additions- und Schiebeoperationen werden gemeinsam durchgeführt, um die Arbeitsgeschwindigkeit zu erhöhen.

Falls die Stufe Z_Q eine 0 enthält, werden die Inhalte der kaskadengeschalteten Y- und Z-Register um eine Stufe nach rechts geschoben. Der Inhalt der Stufe Y^₊₁ wird zur Stufe Y- geschoben, und zwar durch das Signal SHSR, das vom NOR-Glied (Fig. 4) erzeugt wird, weil beide Signal BSY und A/S den Logikwert 0 haben. In ähnlicher Weise erfolgt durch das Signal SHZR eine Verschiebung von Z_i+^ nach Z^. Diese Signale aktivieren die richtigen Übertragungsglieder wie z.B. die Glieder 315 und 317, um die

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V/erte jeder Stufe zum D-Eingang der nächsten Stufe nach rechts zu koppeln, damit sie dort beim Eintreffen der Signale GATE Y und GATE Z eingespeichert werden, die von den ODER-Gliedern 74 und 75 kommen, welche vom Signal LDP aus dem UND-Glied 829 über das ODER-Glied 836 und das Übertragungsglied 828 aktiviert werden. Da das Signal GATE A nicht über das UND-Glied 54 (Fig. 5) aktiviert ist, weil das niedrigwertige Bit Zq den Logikwert O hat, entspricht das Summenausgangssignal von den Addierern (Fig. 3) den Werten in den zugeordneten Stufen des Y-Registers.

Wenn der Inhalt der Stufe Zq eine 1 ist, dann läuft die gleiche Folge ab, wie sie im vorangegangenen Absatz beschrieben wurde, nur daß der im X-Register enthaltene Wert durch das Signal GATE A in die Addierer gegeben wird und mit dem Wert des Y-Registers addiert wird. Die Summe wird in der nächst niedrigeren Stufe des Y-Registers gespeichert.

Der Wert in der Stufe Y_Q wird in die Stufe Z_R gegeben, und zwar über die Klemmen YR und ZL und das Übertragungsglied (Fig. 9), welches die ZL-Klemme mit der Leitung 306 koppelt, wenn das Signal A/S den Logikwert 1 hat.

Wenn acht Verschiebungen durchgeführt worden sind, wird die Repisterstufe C4 des Zeitsteuer Zählers zurückgesetzt, womit die Abgabe der Signale LDP vom UND-Glied 829 (Fig. 8) und des Signals RUNNING vom UND-Glied 823 unterbunden wird. Die UND-Glieder 83Ο und 831 werden wegen des zurückgesetzten Zustandes des DM-Flipflop 812 während einer Multiplizieroperation gesperrt. Die Abwesenheit des Signals RUNNING führt dazu, daß das UND-Glied 54 (Fig. 5) keine weiteren Signale GATE A mehr liefert. Wenn der Speicherinhalt der Zählerstufe CT1 durch das Signal PCLK, welches dem das C4-Flipflop rücksetzenden Signal folgt, auf O vermindert wird, setzt das Ausgangssignal des UND-Gliedes 80 das DM-Flipflop 812, das BSY-Flipflop 811 und das GLKEN-Flipflop 815 zurück. Mit der Rücksetzung des BSY-Flipflops 811 wird das PST-Flipflop 817 in den gesetzten Zustand gezwungen. Dies beendet den Betrieb mit dem die doppelte Länge aufweisenden Produkt im Y- und Z-Re-

gister. 80981 6/090B

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Die höherwertigen Stellen des Produkts können vom Prozessor ausgelesen werden, indem dieser eine Adresse sendet, die das UND-Glied 71b aktiviert, wie es oben beschrieben wurde. Das Fehlen des Signals WRP führt dazu, daß das Übertragungsglied 37 aktiviert wird und der Wert des Y-Registers über das vom Ausgangssignal Y —? D des UND-Gliedes 71b aktivierte Übertragungsglied 311 auf die Datensammelleitung gegeben wird. In ähnlicher Weise werden die niedrigerwertigen Stellen des Produkts im Z-Register durch Aktivierung des UND-Gliedes 71c (Fig. 7) ausgelesen.

Nachstehend sei ein Beispiel der Registerinhalte für die Multiplikation 5 · 13 = 65 gegeben. Als erstes wird in das X-Register der Binärwert von 5 (00000101) und in das Z-Register der Binärwert von 13 (00001101) eingegeben.

Y- und Z-Register sind in einer Reiher dargestellt, weil sie infolge der äußeren Verbindungen im Effekt ein einziges Register bilden. Nach der Eingabe entsprechen die Registerinhalte folgender Darstellung:

X = 00000101
Y,Z = 00000000 00001101

(obwohl die Schreibweise "Y,Z" symbolisch ist für die Aussage "Y ist in Kaskade mit Z", sind die wirklichen Werte in jedem Register aus Gründen der Anschaulichkeit durch einen Zwischenraum getrennt geschrieben.) Die Additionsverschiebungsschritte werden gleichzeitig durchgeführt. Zum Beispiel wird die Stufe Zq am Anfang gesetzt, so daß der erste Schritt (Schritt 1) die Addition des X-Werts mit dem Y-Wert enthält. Der anfängliche Wert im Register Y ist gleich 0, so daß der Schritt 1 zur Folge hat, daß der X-Wert in die nächst niedrigeren Stufen der kaskadengeschalteten Y- und Z-Register verschoben wird. Der Inhalt des Registers Z wird ebenfalls verschoben, womit der Wert 0 in die Stufe Zq gelangt. Daher ist der Schritt 2 lediglich eine Verschiebung des Inhalts der (Y,Z)-Jtegister nach rechts. Die übrigen

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Schritte laufen nach denselben Regeln ab.

Die Durchführung von acht Additionsverschiebunpen ergibt folgendes:

OOOOO1O1 00000010

00000101 00000001

00000101 00000011

00000101 00000100

00000101 00000010

00000101 00000001

00000101 00000000

10000110 Schritt

01000011

00100001

00010000

00001000

00000100

10000010

01000001

Das Produkt "65" (01000001) ist im Z-Register am Ende der Multiplizieroperation gespeichert.

Die Folge für die Dividieroperation ist im Plußdiagramm nach Fig. 14 wiedergegeben. Die Operationsfolge erfordert eine Verschiebung nach links, gefolgt von einer Subtraktion. Um die zur Additionsverschiebung verwendete Logik auch zur Durchführung eines Schiebe/Subtraktions-Schritts zu benutzen, wird als vorausgehender Schritt eine Vorausverschiebung nach links durchgeführt. Dann werden für alle Bits die Schritte "Subtraktion/Verschiebung" durchgeführt, gefolgt von einer nachträglichen Verschiebung nach rechts, um die Operanden wieder in ihre richtige Position zu stellen. Die Linksrichtung der Verschiebung wird ge-

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steuert durch den Logikwert 0 des Signals A/S, der vom NAND-Glied 42 (Fig. 4) erzeugt wird, wenn das DM-Flipflop gesetzt ist.

Die Vorausverschiebung wird durch das Signal LDP bewirkt, das vom UND-Glied_#830 (Fig. 8) erzeugt wird, während das CXKEN-

Flipflop 8i5ⁱy^Cgesetsb und gleichzeitig auch das PST-Flipflop

/gesetzt ist. In Fig. 12m ist der Vorausverschiebungsimpuls LDP der erste dargestellte Impuls.

Die Subtraktions/Schiebe-Folge der Dividieroperation ist die gleiche wie die Additions/Schiebe-Folge der Multiplizieroperation. Die Subtraktion des Divisors im X-Register vom Dividenden im Y-Register geschieht durch Komplementierung des Divisors in den Addierer über die XOR-Glieder 30 (Fig. 3) und Zuführung eines anfänglichen eingehenden Übertrags niedriger Ordnung über ein NOR-Glied 89 (Fig. 8) und das Übertragungsglied 83. Die XOR-Glieder werden durch das Signal A/S aktiviert, das während einer Dividieroperation den Logikwert 1 hat. Das NOR-Glied 89 (Fig. 8) spricht auf die Ausgangssignale vom NAND-Glied 42 (Fig. 4) und vom Inverter 56 (Fig. 5) an. Hiermit wird das 1-Komplement des X-Registers zum Y-Register addiert, was durch Lieferung eines anfänglichen eingehenden Übertrags gleichwertig wird mit der Addition des 2-Komplements des X-Registers zum Y-Register.

Das Flußdiagramm nach Fig. 14 ist eine Hilfe zum Verständnis der Betriebsfolge für die Dividieroperation. Nach der Vorausverschiebung, die während einer PCLK-Zeit (LDP) erfolgt, wird das Komplement des X-Registers dem Addierer zugeführt, und der abgehende Übertrag von der höchstwertigen Addiererstufe wird während des zwischen den LDP-Signalen liegenden Zeitintervalls (d.h. während des Signals LDP) in die niedrigstwertige Stufe Z₀ des Z-Registers eingesetzt. Während der Zeit eines Signals LDP wird über das ODER-Glied 52 und den Inverter 56 (Fig. 5) das Signal GATE A erzeugt. Der Wert für den Übertrag der höchsten Stelle wird an der CO-Klemme erzeugt, die mit der ZR-Klemme ver-

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bunden ist. Die Stufe Z_n wird über das UND-Glied 110 (Fig. 11) auf den Wert von CO eingestellt. Dies geschieht während des Signals LDP durch die im Inverter 111 (Fig. 11) erfolgende Invertierung des Ausgangssignals des ODER-Gliedes 75 (Fig. 7), das während des Signals LDP den Logikwert 0 hat, in den Logikwert 1.

Während des nächsten LDP-Intervalls wird der Inhalt des Z-Registers nach links verschoben, und wenn der Wert in der Stufe Z_n eine 0 ist, schiebt das Y-Register seinen Inhalt nach links, oder wenn der Wert in der Stufe Z„ eine 1 ist, wird der Addiererausgang eine Stufe weiter links im Y-Register gespeichert. Das Y- und das Z-Register sind in Kaskade geschaltet, so daß der Inhalt der höchstwertigen Stufe des Z-Registers in die niedrigstwertige Stufe des Y-Registers geschoben wird. Über das Übertragungsglied 117 (Fig. 11), das durch das Ausgangssignal vom UND-Glied 118 aktiviert wird, wird eine 0 in die Stufe Zq geschoben.

Die Folge der Operationen setzt sich fort, bis das C^-Flipflop zurückgesetzt wird, womit das NAND-Glied 4-2 (Fig. 4) ausgeschaltet wird, so daß das Signal A/S den Logikwert 1 bekommt. Durch das Signal C⁷F wird das UND-Glied 831 (Fig. 8) eingeschaltet, um ein Nachverschiebungssignal LDP zu erzeugen. Der Wechsel im Signal A/S bewirkt, daß die HachverSchiebung nach rechts geht. Dieser Nachverschiebungsimpuls LDP ist der letzte der in Fig. 12m gezeigten Impulse.

Beim nächsten negativen Taktimpuls wird das UND-Glied 80 aktiviert, was die Beendigung der Operation bedeutet. Der Quotient befindet sich im Z-Register und der Rest im Y-Register. Die Werte können ausgelesen werden, wie es oben in Verbindung mit einer Multiplizieroperation beschrieben wurde.

Als Beispiel für eine Dividieroperation sind nachstehend in gleicher Art wie bei dem oben zur Multiplikation angegebenen Beispiel die Inhalte der verschiedenen Registerstufen für den Fall aufgeführt, daß die Zahl 85 (01010101) durch die Zahl 6 (00000110) dividiert wird. 809818/0905

übertrag ein (CI)

Y,Z
Übertrag aus (CO)

GI

Y,Z CO

CI X

Τ,Ζ CO

CI

Y,Z CO

CI X

τ,ζ

co

CI X"

τ,ζ co

CI

Υ,Ζ

co

CI

Y₁Z co

CI X

= 11111001 (1-Kompelement von 6) = 00000000 01010101 Eingabe = O

= 11111001 = O = O

= 00000000 10101010 Vorausverschiebung

nach links

= 11111001

= 00000001 01010100 Schritt 1

= O

= 11111001

= 00000010 10101000 Schritt 2 = O

= 11111001

= 00000101 01010000 Schritt 3 = O

= 11111001

= 00001010 10100001 Schritt 4- = 1

= 11111001

= 00001001 01000011 Schritt 5 = 1

= 11111001
= 00000110 10000111 Schritt 6

= 1

1 = 11111001

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- ^I 29	00001110	2746355
Y, Z = 00000001		Schritt 7
CO = 0
CI = 1
X = 11111001	00011100
Y,Z = 00000010		Schritt 8
CO = O
CI = 1
X = 11111001	00001110
Y,Z = 00000001 CO = O	Nachverschiebung η. rechts

Am Ende des letzten Schrittes, d.h. am Ende der Nachverschiebung nach rechts, befindet sich der Quodient "14" im Z-Register und der Rest "1" im Y-Register.

Vorstehend wurde eine Multiplizier/Dividier-Einheit beschrieben, worin dieselben Schaltungen, wie sie für die Multiplizieroperation verwendet werden, auch zur Durchführung der Dividieroperation benutzt werden. Die Dividieroperation, die gewöhnlich als Operation "Linksverschiebung/Subtraktion" durchgeführt wird, läuft hier als Operation"Subtraktion (Addition des Komplements)/ Linksverschiebung¹¹ ab, um die Hardware der Multiplikation zu verwenden. Außerdem sind Schaltungen zum bequemen Unterteilen der Anordnung beschrieben worden, so daß viele solche Einheiten in Kaskade geschaltet werden können, um lange Operanden zu verarbeiten. Die vorstehend beschriebene und dargestellte Anordnung und die im einzelnen offenbarten Schaltungen sind als Ausführungsbeispiele anzusehen, die das Prinzip und Realisierungsformen der Erfindung erläutern sollen. Den auf dem einschlägigen Gebiet bewanderten Fachmann sind verschiedene Abwandlungen innerhalb des Erfindungsgedankens möglich, dessen Bereich in den Patentansprüchen darzustellen versucht wird.

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Leerseite

Claims

Patentansprüche

Gerät zur wahlweisen Multiplikation oder Division zweier als Binärzahlen vorliegender Operanden, mit folgenden Einrichtungen:

a) einer ersten, einer zweiten und einer dritten Speichereinrichtung zum Speichern von Operanden und Ergebnissen, wobei die erste und zweite Speichereinrichtung am Anfang die Operanden speichern und wobei die zweite und dritte Speichereinrichtung in Kaskade geschaltet sind, indem die niedrigstwertige Stufe der zweiten Speichereinrichtung mit der höchstwertigen Stufe der dritten Speichereinrichtung gekoppelt ist;

b) einer Steuereinrichtung zur Erzeugung von Zeitsteuerimpulsen;

c) einer Addier- und Verschiebungseinrichtung, die unter dem Einfluß von aus der Steuereinrichtung kommenden Zeitsteuersignalen und je nach dem Wert eines in einer Stufe der dritten Speichereinrichtung gespeicherten Bits entweder den Inhalt der kaskadengeschalteten zweiten und dritten Speichereinrichtung verschiebt oder die Inhalte der ersten und zweiten Speichereinrichtung miteinander addiert und dann die resultierende Summe gegenüber der zweiten Speichereinrichtung verschiebt und den Inhalt der dritten speichereinrichtung verschiebt,

dadurch gekennzeichnet

I) daß innerhalb der Steuereinrichtung eine Einrichtung zur Erzeugung eir.es Steuersignals vorgesehen ist, das während ' einer Dividieroperation einen bestimmten Wert und während einer Multiplizieroperation einen anderen Wert hat;

II) daß eine Einrichtung vorgesehen ist, die während einer Dividieroperation und vor dem Betrieb der Addiereinrich-

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ORlGlNAL INSPECTED

tung die Inhalte der kaskadengeschalteten zweiten und dritten Speichereinrichtung um eine Bitstelle in Richtung höheren Stellenwerts verschiebt;

III) daß eine Einrichtung vorgesehen ist, die unter dem Einfluß der von der Steuereinrichtung kommenden Zeitsteuerimpulse und des besagten einen bestimmten V/erts des Steuersignals das Komplement des Werts des Operanden aus der ersten Speichereinrichtung bei dessen Zuführung zur Addiereinrichtung bildet und ein Signal "Übertrag ein" an die niedrigstwertige Stufe der Addiereinrichtung liefert;

IV) daß die Addier- und Verschiebungseinrichtung während einer Dividieroperation unter dem Einfluß der von der Steuereinrichtung kommenden Zeitsteuerimpulse und des besagten einen Werts des Steuersignals die resultierrenden Summenwerte von der Addiereinrichtung in den nächst höherwertigen Stufen der zweiten Speichereinrichtung speichert und den Inhalt der dritten Speichereinrichtung in Richtung höheren Stellenwerts verschiebt, und daß die Addier- und Verschiebungseinrichtung während einer Multiplizieroperation unter dem Einfluß der von der Steuereinrichtung kommenden Zeitsteuersignale und des besagten anderen Werts des Steuersignals die resultierenden Summenwerte aus der Addiereinrichtung in den nächst niedrigerwertigen Stufen der zweiten Speichereinrichtung speichert und den Inhalt der dritten Speichereinrichtung in Richtung niedrigeren Stellenwerts verschiebt.
2. Gerät nach Anspruch 1, dadurch gekennzeichnet, daß die Addier- und Verschiebungseinrichtung während einer Dividieroperation ferner unter dem Einfluß der von der Steuereinrichtung kommenden Zeitsteuersignale den Inhalt der zweiten Speichereinrichtung am Ende zur nächst niedrigerwertigen Stufe verschiebt.

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3. Anordnung aus einer Vielzahl von Geräten nach Anspruch 1 oder 2, gekennzeichnet durch:

a) eine Einrichtung zur Kaskadenschaltung der jeweils auf einem gesonderten Halbleiterplättchen realisierten Geräte für die Verarbeitung von Operanden beliebiger Länge;

b) einen Befehlsgeber zur Erzeugung eines Befehlssignals in einem den niedrigwertigen Bitstellen zugeordneten Exemplar der Vielzahl der Geräte;

c) eine erste selektive in beiden Richtungen arbeitende Anschlußeinrichtung, die auf das Befehlssignal anspricht, um das besagte Steuersignal auf jedes der Vielzahl der Geräte zu koppeln;

d) eine zweite selektive in beiden Richtungen arbeitende Anschlußeinrichtung, die auf das Befehlssignal anspricht, um das Schiebesignal auf jedes der Vielzahl der Geräte zu koppeln;

e) eine in beiden Richtungen arbeitende Register-Abschlußeinrichtung, die auf das besagte Steuersignal anspricht, um die an hoher Stelle liegenden Stufen der jeweiligen Speichereinrichtungen mit den an niedriger Stelle liegenden Stufen der Speichereinrichtungen in den jeweils benachbarten Exemplaren der Vielzahl der Geräte zu koppeln.
4. Verfahren zur Durchführung einer binären Multiplikation eines Multiplikanden mit einem Multiplikator oder zur Durchführung einer binären Division eines Dividenden durch einen Divisor, wobei das höchstwertige Bit des Multiplikators bzw. des Divisors mit dem höchstwertigen Bit des Multiplikanden bzw. des Dividenden ausgerichtet wird, gekennzeichnet durch folgende Schritte:

I) Der Wert des Multiplikators wird mit dem ausgerichteten Teil des Werts des Multiplikanden addiert; bzw. der Wert des Divisors wird vom ausgerichteten Teil des Werts

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den Dividenden subtrahiert;

II) das an niedrigster Stelle stehende Bit der Summe wird in der nächst niedrigeren .Stelle des Produkts gespeichert; bzw. der entliehene Wert wird in der nächst niedrigeren Stelle des Dividenden gespeichert;

III) dan Produkt wird zu den nächst niedrigeren Bitstellen verschoben, falls das an höchster Stelle stellende Bit des Multiplikators gleich 0 ist; bzw. der V/ert des Dividenden wird zu den nächst höheren Bitstellen verschoben, falls das an niedrigster Stelle stehende Bit des Dividenden gleich 0 ist;

IV) die mit dem Addxtionsschritt erhaltene Summe wird in die nächst niedrigere Position des Multiplikanden- oder Dividendenregisters eingespeichert und der nicht-ausgerichtete Teil des Produkts wird zur nächst niedrigeren Position verschoben, falls das an höchster Stelle des Multiplikators stehende Bit gleich 1 ist; bzw. die mit dem Subtraktionsschritt erhaltene Differenz wird in die nächst höhere Position des Dividendenregisters gespeichert und der nicht-aungerichfcete Teil des Dividenden wird zur nächst höheren Stelle verschoben, falls das an niedrigster Stelle des Dividenden stehende Bit gleich 1 ist;

V) die Schritte I bin IV werden so oft wiederholt, wie es der Anzahl der Bits entspricht, um die der Multiplikand bzw. der Dividend länger ist als der Multiplikator bzw. der Divisor, und im Falle der Division werden außerdem noch folgende Schritte durchgeführt:

a) der Wert des Dividenden wird im voraus in die nächsthöhere Position verschoben; dann wird

b) der Wert des Dividenden zur nächst niedrigeren Stelle nachverschoben, so daß

c) die Additions- und Subfcraktionsschritte unter Verwendung der v/pbren Po.rm des Multiplikators bzw. der Konplementfozm des Divisors jeweils im selben Addierer durchgeführt werden können.

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