DE2913729C2

DE2913729C2 - Schaltungsanordnung zur bitparallelen Binäraddition oder zum Shiften von Binärzahlen

Info

Publication number: DE2913729C2
Application number: DE2913729A
Authority: DE
Inventors: David John Stotfold Hitchin Hertfordshire Hunt
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1978-04-25
Filing date: 1979-04-05
Publication date: 1984-10-11
Also published as: US4254471A; FR2424586B1; JPS54141535A; FR2424586A1; DE2913729A1; JPS5814691B2

Description

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch ein NICHT-ODER-Gatler (11) zwischen der ersten Äquivalenzschaltung (10) und der zweiten Äquivalenzschaltung (15), das das Äquiva-. lenzausgangssignal (Y) auf einen bestimmten Wert bringt, um die Bedingung A = B zu simulieren.

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur bitparallelen Binäraddition oder zum Shiften von Binärzahlen unter Verwendung von binären Volladdierern. Die Eingänge der Schaltungsanordnung dienen zur Aufnahme dreier Binärziffern, die miteinander addiert werden können: an den Summier- und Übertragungsausgängen sollen dabei die Resultate der Addition erscheinen.

Es gibt eine Vielzahl von Binäraddierern, /.. B. zum Addieren des Inhalts eines Mehrfaehbit-Dalenrcgistcrs und des Inhalts eines Mehrfacbbii-Akkurnulatorrcgislers. Derartige ßinärnddicrur sind /. B. aus IEEE International Convention Record, Pnrt i, Mär/. 19b5, Seiten ¹S 242 -247 bekannt. Bei einer derartigen Schaltungsanordnung kann es erwünscht sein, Datcnbits zwischen den individuellen Stufen des Akkumulaiors y.a verschieben. Bei Binäraddiercrn nach der vorgenannten Literalursldle wird dies durch Verwendung von speziellen

ίο Daienshiftpfaden zwischen benachbarten Stufen des Akkumulators erreicht. Dies kann jedoch unzweckmäßig sein, da zusätzliche Daicnpfade zwischen den Stufen und damit eine vergrößerte Anzahl von Verbindungen erforderlich werden.

Aus Schcchcr, »Funkiioneller Aufbau digitaler Rechenanlagcn«, Springer-Vci lag 1973, Seite 32 ist es bekannt, Volladdiercr aus zwei Halbaddierern und ODER-Gattcr aufzubauen.
. Demgegenüber ist es Aufgabe vorliegender Erfin-

2(t düng, eine Schaltungsanordnung mit geringerer Anzahl von Verbindungen anzugeben, die in einem ersten Betriebsmodus als paralleler Binäraddicrer, und in einem zweiten Betriebsmodus als Shifl.schaltung wirkt.

Gemäß der Erfindung wird diese Aufgabe mit den

2¹) Merkmalen des Kennzeichens des Anspruchs 1 gelöst. Eine weitere Ausgestaltung der Erfindung ist Gegenstand des Anspruchs 2.

Von wesentlicher Bedeutung für vorliegende Erfindung ist, daß die Ausgänge »Summe« und »Übertrag«

beide aus dem Äquivalenzsignal Y abgeleitet werden. Mit Hilfe eines einzigen zusätzlichen Gatters, das das Signal V auf den Wert »Echt« bringt, ist es möglich, den Zustand zu simulieren, in welchem zwei der Eingänge (A und B) gleich sind, ohne daß diese Eingänge tatsächlich gleich gemacht werden. Aus dem Stande der Technik ist eine Addierschaltung, bei der sowohl die »Summen«- als auch die »Übertragsw-Ausgänge aus dem gleichen Äquivalenzsignal abgeleitet werden, nicht herleitbar, so daß es nicht möglich ist, die Bedingungen A = B einfach dadurch zu simulieren, daß ein einziges zusätzliches Gatter eingesetzt wird. Bekannte Binäraddierschaltungen haben nicht die logische Möglichkeit, die Bedingung A = B mit Hilfe eines einzigen zusätzlichen Gatters zu simulieren.

4*5 Die Schaltungsanordnung nach der Erfindung kann in zwei Betriebsinoden je nach dem Zustand des Betriebsmodenschaltsignals arbeiten. Im ersten Betriebsmodus arbeitet die Schaltungsanordnung als normaler Addieren indem sie die Summen- und Übertragsausgänge in

so herkömmlicher Weise bildet. In der zweiten Betriebsart wirkt die Schaltung effektiv als Shiftschaltung und koppelt zwei Eingangspfade mit den Summen- und Überiragsausgängcn.
Ein derartiger Addierer kann in einem vorstehend

V) erwähnten Akkumulator verwendet werden, wobei der zweite Betriebsmodus zur Herstellung von Verbindungen verwendet werden kann, damit Daten zwischen den benachbarten Stufen des Akkumulators geshiftet werden können, ohne daß zusätzliche Datenpfade notv/en-

fao dig werden. Ein solcher im Dualbetrieb arbeitender Addierer kann jedoch auch für andere Anwendungszwekke eingesetzt werden.

Die Erfindung benutzt eine Eigenschaft einer Binäraddierschaltung, nach der dann, wenn zwei der Eingän-

ge gleich sind, der Überiragsausgang gleich diesen beiden Eingängen ist. während der Summenausgang gleich dem anderen Eingang ist. Dies ergibt sich durch Betrachtung folgender Wertelabellc:

Eingänge Λ

Ausgange Summe

Übertrug

O	O	O	O	O
O	O	I	1	O
O	1	O	I	O
O	1	1	O	)
1	O	O	I	O
1	O	I	O	1
1	1	O	O	I
I	1	1	1	1

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispicls erläutert. Es zeigt

F i g. 1 eine Schaltungsanordnung des Addierers, und

F i g. 2 den Addierer eingeschaltet in eine kombinierte Addier-Shift-Schaltungsanordnung.

Nach Fig. I besitzt die Audier-.Schaltungsanordnung drei Dateneingänge A, B und C sowie Summen- und Übertrags-Ausgänge. Die Eingänge A und B werden in "einer Äquivalenzschaltung 10 kombiniert, deren Ausgang einem Eingang eines NICHT-ODER-Galiers U aufgegeben wird, während der andere Eingang ein Betriebsartsteuersignal X aufnimmt. Der Ausgang des NICHT-ODER-Gatlers 11 stellt ein Äquivalenzausgangssignal K dar, das, wie noch erläutert wird, die Art und Weise festlegt, in der die Summen- und Übertrags-Eingänge gebildet werden.

Die Eingänge A und B werden einem anderen NICHT-ODER-Gatter 12 aufgegeben, dessen Ausgang mit einem Eingang eines weiteren NICHT-ODER-Gatters 13 verbunden ist. Der andere Eingang dieses NICHT-ODER-Gatters 13 ist mit dem Ausgang eines UND-Gatters 14 verbunden, während der Ausgang des NICHT-ODER-Gatters 13 mit dem Übertragsausgang verbunden ist. Ein Eingang des UND-Gatters 14 nimmt jden inversen Wert des dritten Eingangs Cauf, während "der andere das Äquivalenzausgangssignal V aufnimmt.

Das Äquivalenzausgangssignal Y ist ferner mit einem Eingang einer weiteren Äquivalenzschaltung 15 verbunden, deren anderer Eingang den dritten Eingang C aufnimmt. Der Ausgang der Schaltung 15 wird invertiert und dem Summenausgang aufgegeben.

Die Addier-Schaltungsanordnung hat zwei Betriebsarten, die durch das Betriebsartsteuersignal X bestimmt sind. Wenn X=O, arbeitet die Schaltung als normaler Addierer, wenn X=I₁ arbeitet sie in Form von zwei getrennten Signalpfaden, deren einer den C-Eingang mit dem Summenausgang, und deren anderer das ODER-Gatter der A- und Ö-Eingänge mit dem Übertragsausgang verbindet.

Addierbetriebsart (X= 0)

Bei dieser Betriebsart ist, wenn A = B, das Äquivalenzausgangssignal V gleich »0«. Somit ist der Summenausgang gleich dem C-Eingang, und der Übertragsausgang gleich dem ODER von A und ß(da das UND-Gatter 14 durch Y=O unwirksam wird). Wenn andererseits A und B ungleich sind, wird das Äquivalenzausgangssignal Y gleich »1«. Somit wird der Summenausgang gleich dem inversen Wert des C- Eingangs, während der Übertragsausgang gleich dem C-Eingang wird (der Ausgang des NICHT-ODER-Gatters 12 ist Null, da entweder A oder ß»l«sein muß).

In dieser Betriebsart folgen die Eingänge und Ausgänge des Addierers der Werteinbeile (Booleschen Verknüpfungsiafel) für einen herkömmlichen Addierer.

Shiftbetriebsart (X=I)

Bei dieser Betriebsart wird das Äquivalenssusgangs-

signal Y unabhängig von den Werten der Eingänge auf »0« gebracht. Somit wird der Sumincnaiis^ang gleich

dem C-Einging und der Übertragsausgarg gleich dem

ίο ODER der A- und B-Eingänge.

F i g. 2 zeigt einen möglichen Anwendung·^!! für den vorbeschriebenen Addierer in einer MelirFachbit-Addier-Shift-Schaltung.

Bei dieser Schaltung wird ein erster Mefar-Bit-Operand in einer Reihe von Ein-Bit-Registern F", sowie ein zweiter Mehr-Bit-Operand in einer Reiht van Ein-Bit-Registcrn Qgehalten. Jedes Paar von Registern Fund Q ist mit den B- und /4-Eingängen eines Addierers ADD der in I· i g.) gezeigten Art verbunden. Der Summenausgang eines jeden Addierers ist mit dem Eingang des zugeordneten (^-Registers verbunden und k:inn in das > Register dadurch cingegaltert werden, daß ihm ein Q-Taktsignal aufgegeben wird. Der Übertragsausgang eines jeden Addierers ist mit dem C-Eingang e3es rechten Nachbaraddicrers verbunden.

Diese Schaltung hat zwei Betriebsarten.

(a) In der ersten Betriebsart besitzt jeder Addierer sein Betriebsartsteuersignal X=O und arbeitet damit als normaler Addierer. Somit bilden, die Addierer die Summe der beiden Mehr-Eit-Operanden mit einem Schnellübertrag zwischen d«n benachbarten Bits von dem Ende geringster Wertigkeit (links) zum Ende höchster Wertigkeit (rechts).

Nach einer Verzögerung, die hinreichend groß ist, damit der Schnellübertrag die gesamte Länge der Schaltung durchlaufen kann, wird ein <?-Taktsignal allen Q- Registern aufgegeben, so daB das Resultat in diese Register eingegattert wird.

(b) In der zweiten Betriebsart hat jeder Addierer X= 1 und arbeitet deshalb in der oben beschriebenen Shiftbetriebsart. Ferner sind alle ^-FLegister unwirksam, wodurch die fl-Eingänge alle Null werden. Somit wird der Übertragsausgang eines jeden Addierers gleich dem Λ-Eingang, und der Summenausgang gleich dem C-Eingang.

Daraus ergibt sich, daß der Inhalt eines <?-Registers durch den zugeordneten Addierer zum Übertragsausso gang, und von dort zum C-Eingang des nä«hstbenachbarten Addierers geführt wird. Das Signal gelangt dann durch diesen Addierer zum Summenausgang und von dort in den Eingang des zugeordneten C?-Registers. Mit dem nächsten (^-Taktsignal wird damit der Inhalt eines jeden (^-Registers nach rechts in das nächst benachbarte (^-Register in der Reihe verschoben.

Hierzu! Blatt Zeichnungen

Claims

Patentansprüche:

!.Schaltungsanordnung zur bitparallelen Binaraddition oder zum Shiftcn von Binärzahlen unter Verwendung von binären Volladdicrcrn, gekennzeichnet durch folgende Merkmale:

a) erste und zweite Ein-Bit-Regisicr (Pund Q), für jeden binären Volladdierer (18,19). die mit den ersten und zweiten Eingängen (A und B) eines jeden Volladdierers (18,19) verbunden sind und die so geschaltet sind, daß der Summenausgang eines jeden Volladdicrers an den Eingang des ihm zugeordneten ersten Ein-Bii-Registers (Q) gelegt ist, und daß der Übertragsausgang eines jeden Volladdierers in Reihe mit dem Über- _y<\ s tragseingang (C) des unmittelbar folgenden _T ^r"·" Volladdierers geschaltet ist, wobei jeder Vollad- '^, dierer (18,19) aufweist:
^s""" b) eine erste Äquivalenzschaltung (10), die erste „ J₁ und zweite Eingänge (A und B) so kombiniert, daß ein erstes Äquivalenzausgangssignal (Y) er- ' zeugt wird, wenn die beiden Eingänge den gleichen binärenι Wert (A => B) haben, c) eine zweite Äquivalenzschaltung (15) mit nachgeschaltetem Inverter (16), die das Äquivalenzausgangssignal (Y) mit dem Übertragseingang (C) zur Erzeugung des Summenausgangssignals i, (SUMME) kombiniert,

f d) ein erstes NICHT-ODER-Gattir (12) ein zwei-' tes NICHT-ODER-Gatter (13) und ein UND-

Gatter(14), wobei

di) das erste NICHT-ODER-Ga'ter (12) mit dem ersten und zweiten Eingang (A und B) und sein Ausgang mit einem ersten Eingang des zweiten NICHT-ODER-Gatters (13)verbunaenist,

d2) der zweite Eingang des zweiten NICHT-ODER-Gatters (13) mit dem Ausgang des UND-Gatters (14) und der Ausgang des zweiten NICHT-ODER-Gallers (13) mit dem Übertragsausgang verbunden ist, und d3) der erste Eingang des UND-Gatters (14) über einen Inverter (17) den inversen Wert des Übertragseingangs (C) sowie der zweite Eingang des UND-Gatters (14) das Äquivalenzausgangssignal (Y) aufnimmt.