DE2758130C2

DE2758130C2 - Binärer und dezimaler Hochgeschwindigkeitsaddierer

Info

Publication number: DE2758130C2
Application number: DE2758130A
Authority: DE
Inventors: Toshio Dipl.-Ing. Kawasaki Hayashi; Shigemi Dipl.-Ing. Kamimoto; Kazuyuki Dipl.-Ing. Machida Shimizu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1976-12-30
Filing date: 1977-12-24
Publication date: 1986-03-06
Also published as: DE2758130A1; CA1101124A; ES465443A1; JPS561660B2; US4138731A; JPS5384647A

Description

Die Erfindung betrifft einen binären und dezimalen Hochgeschwindigkeitsaddierer nach dem OberbegrifTdes Patentanspruchs.

Solche Addierer für die Addition von binärkodierten Dezimalzahlen und binären Zahlen sind bekannt (US-PS 37 11 693 und 39 58 112). Dabei ist ein Umsetzgate erforderlich, um »6« zu einem der Operanden während des Dezimaladdiervorgangs zu addieren.

Bekannt ist auch ein dezimaler Hochgeschwindigkeitsaddierer mit einer Breite von 4-Byte (acht Ziffern) und mit sechs logischen Stufen (IEEE Transactions on Computer, Vol. C-20, No. 8, August 1971). Dieser bekannte Addierer hat einen sehr komplexen Aufbau.

Der Erfindung liegt die Aufgabe zugrunde, einen binären und dezimalen Hochgeschwindigkeitsaddierer nach dem OberbegrifTdes Patentanspruchs zu schaffen, der aufgrund einer kleinen Zahl logischer Stufen mit hoher Geschwindigkeit arbeiten kann. Gelöst wird diese Aufgabe durch die Merkmale des Kennzeichens des Patentso anspruchs.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben.

Fig. 1 ist ein Blockschaltbild eines Beispiels eines konventionellen dezimalen Addierers, welcher einen Übertragvorausschaukreis benutzt, auf dem die Erfindung beruht.

Fig. 2 ist ein Blockschaltbild des Addierers nach Fig. 1 in seiner Gesamtheit.

Fig. 3 ist ein Blockschaltbild eines weiteren Beispiels eines konventionellen dezimalen Addierers, der eine Addition in zwei Maschinenzyklen ausfuhrt.

Fig. 4 ist eine Darstellung der Inhalte der Register beim Betrieb im dezimalen Addierer in Fig. 3.

Fig. 5 ist ein Blockschaltbild eines weiteren Beispiels eines konventionellen dezimalen Addierers, der eine Addition in einem Maschinenzyklus ausfuhrt.
Fig. 6 ist eine Darstellung der Inhalte des Addierers in Fig. 5.

F ig. 7 ist ein Blockschaltbild einer Ausführungsform eines Partialaddierers, der bei der Erfindung verwendet wird.

F i g. 8 ist ein Blockschaltbild einer Ausfuhrungsform eines Halbaddierers, der bei der Ausfiihrungsform nach Fig. 7 benutzt wird.

Fig. 9 ist eine Darstellung einer Ausführungsform eines Übertragvorausschau-Eingangssignal-ücncratorkreisteils, der bei der Ausführungsform nach Fig. 7 benutzt wird.

F i g. 10 ist eine Darstellung einer Ausfiihrungsform eines Zwischenaddiererteils, welcher in der Ausluhrungsform nach Fig. 7 benutzt wird.

Fig. 11 ist eine Darstellung eines Volladdiererteils, der in der Ausführungsform nach Fig. 7 verwendet wird.

Fig. 12a und 12b sind Darstellungen einer Ausführungsform eines Übertragvorausschaukreises, der bei der Erfindung verwendet wird.

F i g. 13 ist ein Schaltbild einer Ausführungsform des Teiles, der in F i g. 11 durch gebrochene Linien umrandet ist.

Wenn bei einem binären Addierer die Datenlänge groß ist, beispielsweise 4 oder 8 Bytes, so ist der Addierer so ausgebildet, daß er aus Partialaddierern, die jeweils eine Breite von 4 oder 8 Bits haben, zusammengesetzt ist, insbesondere für eine Hochgeschwindigkeitsoperation. In diesem Fall erzeugt jeder Partialaddierer vom Teil seines Eingangs einen Gruppenerzeugungstenn GG bzw. einen Gruppenausbreitungsterm GP. Der Term GG ist ein Signal, welches nur von den Eingangsdaten abhängt, die vom Partialaddierer behandelt werden, und anzeigt, daß ein Übertragseingang zum Partialaddierer der unmittelbar höheren Ordnung zugeführt werden muß. Der Term GP ist ein Signal, welches nur dann anzeigt, daß der Übertragseingang zum Partialaddierer der höheren Ordnung zugeführt wurde, wenn ein Übertragseingang von einem Partialaddierer der tieferen Ordnung zu diesem Partialaddierer zugeführt wurde. Angenommen, der Partialaddierer hat vier Bit, so daß seine einen Eingangsdaten α,, ο, ₊1, a, + 2 und a, + ₃ sind, und so daß die anderen Eingangsdaten A₁, A₁ + ,, A₁ + ₂ und A₁ + 3 sind, so sind der Erzeugungsterm und der Ausbreitungsterm g, und p, für jedes Bit wie folgt definiert:

\ g, = arb, (1)

, P, = α, + b, (2)

oder

;. A, = a, V A₁ = a,-b~+äi· A₁ (3)

■ Wenn die Terme GG und GP dieses Partialaddierer durch GG, bzw. GP, repräsentiert werden, so werden sie :. durch die folgenden Gleichungen gegeben, in denen / = An (n = 0, 1, 2, 3) ist:

■ GG₁ = g, + P,-.· g, + 1 + p, -p_{i + 1} · g_{i + 2} + Pi ■ P,+ 1 · P_{1 + 2} · g, +3 (4)

ίί

f- GG, = g, + A₁ -g_{1 + 1} +A₁ · A_{1 +} , -g_{1 + 2} + A₁ · A_{1 +} , · A_{1 + 2} -g_{1 + 3} (4')

I- GP, = ρ, -p,₊ i · p_{i +} 2 -Pi _{+ 3} (5)

I GP, = A₁ · A₁₊, · A, _{+ 2} -A_{1 + 3} (6)

f- Wenn jeder Partialaddierer solche Terme GG und GZ'erzeugt, so ist es notwendig, einen Kreis vorzusehen, der

P die Terme von allen Partialaddierern empfängt, um für jeden von ihnen den Übertragungseingang zu bestim-

i men. Dieser Kreis kann als ein unabhängiger Teil ausgebildet sein und als ein externer Übertragskreis bezeich-

I net werden, jedoch ist es auch möglich, die für die Partialaddierer benötigten Teile an den erforderlichen Positio-

|; nen vorzusehen. Im letzteren Fall jedoch werden die Terme GG und GZ⁵VOn den Partialaddierern dergeringeren

\i Ordnung zu vielen Partialaddierern der höheren Ordnung verteilt, so daß eine komplizierte Verdrahtung benö-

j i tigt wird. In jedem Falle führt der Gesamtkreis für die Erzeugung der Terme GG und GZ*und für die Bestimmung

β des Übertragseingangs für jeden Partialaddierer die Übertragvorausschaufunktion aus.

V Entsprechend dem jeweils vorausgesagten Übertragseingang erzeugt jeder Partialaddierer eine korrekte

i Summe für den jeweils zugeordneten Teil. Fig. 1 ist ein Beispiel für einen derartigen Partialaddierer und einem

L Übertragvorausschaukreis. Im Beispiel der Fig. 1 besitzt der Partialaddierer eine Breite von 4 Bit, jedoch kann

\' die Breite auch größer oder kleiner sein. Auch kann der Addierer selbst für A- oder 8-Byte ausgelegt werden,

I wenn die Zahl der Partialaddierer erhöht wird, um nur den Übertragvorausschauteil zu vergrößern. Im Beispie)

ί der F ig. 1 sind die_Übertragseingänge Ch, CI₁ und CI_n für die entsprechenden Partialaddierer gleich den Über-

ij tragsausgängen CO₄, COg und COi₂ von dort, und sie werden durch die folgenden Gleichungen gegeben:

C/|i = COi₂ = GG_n + GP_n ■ Übertrag ein (7)

Cf₇ = CO₈ = C-C-8 + GPg ■ GG_n + GPg ■ GP_n ■ Übertrag ein (8)

Ch = CO₄ = C-C-4 + C-A ■ GG₁ + GP₄ ■ GP₅ ■ GG_n + GP₄ · GP_g ■ GP_n · Übertrag ein (9)

Übertrag aus = C-C₀ + GZO ' GG₄ + GP₀ ■ GP₄ ■ GG₈ + GP₀ · GG_n + GP₀ ■ GP₄ · GPg ■ GP_n · Übertrag ein

Der Addierer nach Fig. 1 ist so ausgebildet, wie er in seine: Gesamtheit in Fig. 2 dargestellt ist. Die'obigen Ausführungen machen klar, daß die unabhängige Anordnung der Übertragvorausschaukreises für die dezimale Addition unwirtschaftlich ist.

Wie oben beschrieben wurde, erfordert die dezimale Addition, die binäre Addierer benutzt, drei Maschinenzyklen, und um diese zu zwei Maschinenzyklen zu reduzieren, wird ein Übertragvorausschaukreis für die dezimale Addition benötigt. Wenn der Übertragvorausschaukreis für die dezimale Addition unabhängig vorgesehen ist, ist es nötig, Kreise zur Erzeugung der Terme GG und GZ¹IUr die dezimale Addition für ieden Partialaddierer

und den in Fig. 5 gezeigten Übertragvorausschaukreis vorzusehen. Für die Übertragvorausschauoperation für die dezimale Addition ist es unerläßlich, daß jeder Partialaddierer die Funktionen zur Erzeugung der Terme GG und GPfür die dezimale Addition besitzt, jedoch ist es besser, wenn der Teil, der dem in Fig. 5 abgebildeten Übertragvorausschauteil entspricht, effektiv für die dezimale Addition benutzt wird.

Dafür wird ein neuer Algorithmus für eine dezimale Addition beschrieben. F i g. 3 zeigt die Struktur dafür, und die Prozedur wird nachfolgend erklärt. Ein Beispiel des Inhalts eines jeden Registers zur Zeit der Vollendung des Prozesses (IC) bis (3C) ist wie folgt:

(IC): Die Gatterg_Am und g_BIN werden geöffnet, um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR einzugeben (der erste Prozeß endet).

(2C): Die Gatter g_AA und g_BA werden geöffnet, um die Inhalte der Register AR und BR für eine Addition in die binären Addierer einzugeben. Zu dieser Zeit wird ein Dezimalmodus-Signal aktiviert, um die Übertragausbreitung für jede Ziffernstelle zu einem dezimalen Übertrag zu machen. Auf der Grundlage einer jeden Ziffernstelle wird die Addition, nachdem der Übertragseingang dort erhalten wurde, in der hexadezimalen Schreibweise ausgeführt. Dies bedeutet, daß es ausreicht, nur die Terme CGo ^D'^s GG_n und GP₀ bis GP₁₂ in der dezimalen Schreibweise zu erhalten. Mit anderen Worten, der Term GC, i.< »1«, wenn die Summe der Addition seiner a_t bis a_{i + 3} und 6, bis b_{t + 3} »10« oder mehr ist; und der Term GP, ist »1«, wenn die Summe der Addition der a, bis α, + ₃ und b, bis ft, + 3 »9« oder mehr ist. Zu dieser Zeit wird der Übertragsausgang für jede Ziffernstelle in das Register DCR eingegeben. Die Summe wird über das Gatter g_AS in das Register AR gegeben (der zweite Prozeß endet).

(3C): Die Gatterg₀ bis g₃ werden selektiv geöffnet, entsprechend den Ziffernpositionen des Registers DCR, in denen die Bits »1« sind, d. h. entsprechend den Ziffernpositionen, wo die dezimalen Übertragsausgänge bei der Addition des Prozesses (2C) vorgesehen waren. Das Gatterg_AA wird geöffnet, um das Additiqnsergebnis im Prozeß (2C) für die binäre Addition einzugeben. Zu dieser Zeit wird ein Blockziffern-Übertragssignal erregt, um eine Addition in jeder Ziffernstelle auszuführen, wobei die Übertragsausbreitung unterbunden wird. Dies ergibt ein korrektes Ergebnis der dezimalen Addition, und der Ausgang vom binären Addierer wird über das Gatter g_AS in das Register AR eingegeben oder direkt zu einem anderen funktionalen Teil übertragen (der dritte Prozeß endet).

Nun wird das Verfahren der Bildung des dezimalen Übertrags im Prozeß (2C) genauer diskutiert. Die Dezimalzahl, die nun betrachtet wird, ist eine binär codierte Dezimalzahl, und 4 Bits der binären Schreibweise bilden eine Ziffer der Dezimalzahl. Dementsprechend ist die Größe (Datenbreite) eines jeden der Partialaddierer, die den binären Addierer bilden, so, daß eine Größe von 4 Bits die fundamentale Größe ist, und es ist klar, daß sein erweiterter Typ ein ganzzahliges Vielfaches von 4 Bits ist. Deshalb sei angenommen, daß der Addierer nach F i g. 3 aus solchen 4-Bit-Partialaddierern zusammengesetzt ist, wie sie in F i g. 1 abgebildet sind. Die Terme GG und GPim binären 4-Bit-Partialaddierer werden durch die Gleichungen (4) bzw. (5) ausgedrückt. G₁ ist in diesem Falle »1«, wenn die Additionssumme von α, bis σ, + ₃ mit ft, bis ft, + ₃»16« oder mehr ist, während (?/>,»!« ist, wenn die obengenannte Summe »15« oder mehr ist. GP₁ wird nur dann zu »1«, wenn die Summe »15« ist. Wenn jeder Übertrag von den Gleichungen (7) bis (10) erhalten wird, erreicht man jedoch das gleiche Ergebnis, unabhängig davon, ob GP, oder GP_t benutzt wird. Die Terme GG und GP, die für den obengenannten Prozeß (2C) von jedem Partialaddierer erzeugt werden müssen, dienen für die dezimale Addition, und deshalb werden sie als DGG und DGP bezeichnet, zur Unterscheidung von den obengenannten Termen GG und GP. Da es notwendig ist, daß »1« ist, wenn die Additionssumme von a, bis a_{i + 3} mit i, bis 6, +3 »10« oder mehr ist, folgt:

DGG, = g, + p,■-(p_{l +} i +P_{1 + 2} +g, + i) + i,₊ \ ■ (Pi + 2 +g_{i +} i)+Pi₊\ -& + 2 -ft + 3

DGG', = g, + A₁ · A₁₊ , + A₁ · g,₊ , + A,, · g, + A,,- h_{l + 2} + h, · g_{i + 3} + g, ₊ 1 · A_{/ + 2}
+2 +g,₊ , -g_{1 + 2} ⁺£/+i -ft + 3 + K + 1 -g_{1 +} 2 ·& + 3

In der Gleichung (12) existieren der dritte und vierte Term nicht bei einem ÄCD-Eingang, so daß sie weggelassen werden können, damit erhält man die folgende Gleichung

DGG,- = g, + h,- (Tz₁₊₁ +A_{1 +} 2+g_{/ + 3}J+g, _{+ 1} · (A_{1 + 2}+g, _{+ 2} + g, _{+ 3}) +A₁₊, -g_{1 + 2} ■ g_{i + 3} ('2')

Außerdem ist es notwendig, daß DGP₁ »1« wird, wenn die Additionssumme von β,- bis α, + ₃ mit ft, bis ft, + 3 »9« oder mehr ist. Der Term, der mehr als »9« ist, muß nicht immer eingeschlossen werden, so daß DGP₁ entsprechend der folgenden Gleichung erhalten wird:

DGP, = (p, + g_i+ ι + p, ₊ , · g_{i + 1}) - Pi _{+ 3} (13)

oder
DGPi fA,+g,_{+ I}+ A₁₊ ,-g, _{+ 2}) ■ A_{1 + 3} (14)

Die Terme GG und GP, die durch die Gleichungen (10)bzw. (14) gegebensind, müssen nur beimDezimalmodus der Operation erzeugt werden, und es ist notwendig, die Werte der Gleichungen (4) bis (6) in Moden vorzuse-

hen, die anders als der Dezimalmodus der Operation sind. Da die Terme GG und GPder Gleichung (4) bis (6) fur die binare Operation dienen, werden sie als BGG bzw. BGPbezeichnet. Die Terme GG und GP, die von jedem Partialaddierer ausgegeben werden müssen, werden durch die folgenden Gleichungen gegeben:

GG₁ = BGG₁ (Dezimalmodus) + DGG₁ (Dezimalmodus) (15)

GP₁ = BGP₁ (Dezimalmodus) + DGP₁ (Dezimalmodus) (16)

Da alle Terme von BGG, und DGP, beim Dezimalmodus der Operation eingeschlossen werden können, können sie durch die folgenden Gleichungen gegeben werden:

GG, = BGG, + DGG, ■ (Dezimalmodus) (15')

GP, = BGP, + DGP₁ · (Dezimalmodus) 06')

Bei einer Beschreibung im Zusammenhang mit dem Fall, das die Terme GG und GPdurch die Terme g bzw. h repräsentiert werden, werden die Gleichungen (15") und (160 wie folgt:

GG, = g, + h,: · g, ₊ ι + h, ■ A,₊ , · g, + 2 + A, · A_{1 +}, A_{1 + 2} ' ft + 3

+ {Α/Λ,+ Ι +h, + 2+gi + 3)+gl+\ ■ h, + 2 + g/ + \ (g, + 2 + gi + l) + h_i+] -gi + 2-gi + i)) UO

(Dezimalmodus)

GP₁ = A, · A, + ι ■ A, + 2 · Λ, + 3 + (h, + g, _{+ ]} + h, _{+ x} ■ g, _{+ 2}) ■ h, _{+ 1} ■ (Dezimalmodus) (18)

Wie aus der obigen Beschreibung ersichtlich ist, kann die dezimale Addition in zwei Maschinenzyklen erreicht werden, wenn für die dezimale Addition im Prozeß (2C) die folgende zusätzliche Hardware vorgesehen wird: Gatter (grob abgeschätzt 10 UND-Gatter pro Ziffernstelle) zur Erzeugung der Terme für den Dezimalmodus in den Gleichungen (17) und (18), eine Vorrichtung zur Speicherung des Übertrags von einer jeden Ziffernsteile (beispielsweise selbsthaltende Schalter in gleicher Zahl wie die Ziffernstellen), eine Vorrichtung zur selektiven Eingabe der Zahl »6(0110)« für jede Ziffernstelle und eine Vorrichtung zur Unterbindung der Übertragausbreitung zwischen den Ziffernstellen im Prozeß (3C).

Nun erfolgt eine Diskussion in Hinblick auf ein Verfahren zur Durchführung einer dezimalen Addition in einem Maschinenzyklus, genauer gesagt wird ein Verfahren für eine dezimale Addition diskutiert, bei der der Hauptaddiererteil nur einmal benutzt wird. Das grundsätzliche System ist so und wie in Fig. 5 dargestellt.

Falls eine Addition von Binärzahlen durch die Verwendung des Addierers nach Fig. 5 erreicht wird, werden die Gatter g_AlN und g_BlN geöffnet, um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR zu geben, und die Gatter g_AA und g_BA werden geöffnet, um die Inhalte der Register AR und BR für eine Addition in die binären Addierer einzugeben. Der Ausgang des Addierers wird von dort über die Gatter g_BS„ bis g_BSi abgeleitet, um die Summen SiZAf₀ bis SUMi₅ ^zu erhalten.

Die Addition der Dezimalzahlen (BCD) durch den Addierer nach Fi g. 9 erfolgt entsprechend den folgenden Prozessen:

(1 D): Die Gatter g_AIN und g_BIN werden geöffnet, um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR zu geben.

(2D): »6« wird durch einen # 1 Ziffernaddierer für jede Ziffernstelle zum Inhalt des Registers BR addiert. Zu dieser Zeit wird eine Übertragsausbreitung zwischen den Ziffernstellen nicht benötigt, so daß der # 1 Ziffernaddierer mit einer logischen Stufe ausgebildet werden kann.
(3D): Die Gatter g_AA und g_B6A werden geöffnet, um die Summen der Inhalte der Register AR und BR und »6666« zur Addition in den binären Addierer einzugeben.

(4D): »10(1010)« wird durch einen # 2 Ziffernaddierer zu jeder Ziffernstelle des Ergebnisses (Summe) der Addition im Prozeß (3d) addiert. Auch bei dieser Addition wird keine Übertragsausbreitung zwischen den Ziffernstellen benötigt, so daß der # 2 Ziffernaddierer auch mit einer logischen Stufe ausgeführt sein kann.
(5D): Die Gatter g_DS0 bis ^₅₃ der Ziffernstellen, die den Ziffernpositionen entsprechen, die bei der Addition

des Prozesses (3D) keinen Übertragsausgang erzeugen, werden geöffnet, um den Ausgang vom # 2 Ziffernaddierer auszuwählen. Die Gatter g_BS0 bis g_BSi der Ziffernstellen, die den Ziffernpositionen entsprechen, die Übertragsausgänge erzeugt haben, werden geöffnet, um den Ausgang von binären Addierer auszuwählen. Die beiden Ausgänge werden zusammenaddiert, um das Ergebnis der dezimalen Addition SUMu bis SUM₁₅ zu erhalten.

Jedoch besitzt das obengenannte System eine Schwierigkeit, wie später beschrieben wird, insbesondere ist es problematisch, die Summe von Paritätsbits zu erhalten.

Für ein tieferes Verständnis des # 1 Ziffernaddierers und des # 2 Ziffemaddierers in F i g. 5 wird nachfolgend eine Beschreibung gegeben.

F i g. 6 zeigt die Ergebnisse der Additionen von »6« und »10« zu den Eingängen einer Ziffernstelle. In F i g. 6 bezeichnet das Zeichen * die Positionen, wo die Parität für die Ziffer im Eingang und im Ausgang umgekehrt wird. Die Ausgänge von # 1 Ziffernaddierer für die Addition der »6« werden nicht in Verbindung mit den Eingängen »10« oder mehr (1010 bis 1111) gezeigt, da die einstelligen Eingänge BCD-Eingänge von 0 bis 9 sind. Im

Ι» Zusammenhang mit der Addition der »10« werden die Gatter g_DS0 bis g_D$3, die nur dann benutzt werden, wenn

ίί die Ausgänge vom # 2 Ziffernaddierer »0« bis »9« sind, nicht geöffnet, so daß keine Ausgänge erzeugt werden.

fe Da das Paritätsbit gewöhnlich für jedes Byte (alle 8 Bits) vorgesehen ist, werden die Eingangsdaten b_u, b_] bis b_n

[f eines Bytes und ein Paritätsbit b_p betrachtet. Wird das Ergebnis der Addition einer »6« durch b'^ b\ bis b\ und b'_p

|i 5 repräsentiert, so ergeben sich diese wie folgt (der Eingang wird als ein BCD-Eingang angenommen):

% bi =b_o + b_t+b₂ (19)

J _lo b[ ^b₁Yb₂ (20)

i A," = F₂ (21)

I Ai = bi (22)

^ 15 —

1 PiNVTO-y ⁼ A₁ - A₂ (23)

I A₄ = 64 + b₅ + b₆ (24)

₂₀ A₅ = b₅ Y b₆ (25)

A₆ = A₆ (26)

bi = A₇ (27)

²⁵ P,nvta-t = A₅ · A₆ · (28)

A; = 6, V P_w„_r0-3· V /W₄.,. = Λ, V CA₁ · ÄD V (O₅ · A₆J (29)

30 Wenn nun das Ergebnis der Addition einer »10« durch bfi, b" bis b" und b'_p repräsentiert wird, so werden diese Größen durch die folgenden Gleichungen ausgedrückt. Wenn kein Ausgang vom # 2 Ziffernaddierer von »0« bis »9« erzeugt wird, wird das Ergebnis der Addition einer »10« nicht benötigt, wie oben beschrieben wurde, so daß nur 0110 bis 1111 als Eingangsdaten betrachtet werden. Die anderen Eingangsmuster können als Redundanzen eingeschlossen werden.

Ai' = A₀-Zm- A₂ (30)

b'{ ^b₁Yb₂ (31)

⁴⁰ A₂-' = F₂ (32)

Aj" = A₃ (33)

₄₅ PiNVTO-i ⁼ A₁ · b₂ (34)

A₄' = A₄ · i>₅ ■ O₆ (35)

b's = A₅ V O₆ (36)

⁵⁰ K = F₆ (37)

b" = A₇ (38)

PlNVTA-Ί ⁼ A₅ · A₆

b·; =b_pY P_INVT0-y Y P₁NVTA-T- " b_p Y (A₁ · A₂J Y (A₅ · A₆J (40)

Wie aus den obigen Gleichungen (19) bis (20) ersichtlich ist, ist es leicht, jeden Summenteil des Ziffernaddie-60 rers mit einer logischen Stufe auszuformen, dazu werden ein UND-Gatter und ein EOR-Gatter (exklusives ODER-Gatter) benutzt. Jedoch wird eine große Zahl von Gattern für die Bildung der Logik benötigt, um mit einer logischen Stufe die Parität der Summe zu erhalten, d. h. die Gleichungen (29) und (40). Beispielsweise führt die Entwicklung der Gleichungen (40) zurGleichung (41), die später beschrieben wird, so daß 9 UND-Gatter benötigt werden, auch dann, wenn die Ausgänge von den UND-Gattern miteinander durch das verdrahtete 65 ODER-Gatter verODERt werden. Zusätzlich werden beide positiven und negativen Eingänge benötigt. Dementsprechend wird die Parität gewöhnlich vorausgesagt, nachdem die Terme f/Arcro-3 und P/nvta-i erhalten worden sind. Dies vermindert die Anzahl der benutzten Gatter, jedoch sind zwei logische Stufen notwendig, um die Parität zu erhalten.

i< b·; = b„ Jb_{1 L}b, F₅ ■ b_b + 6, · A₅ +_Α, · A₆ +J₂ ■ A₅ +J₂ J₆)

Ü + b_p ■ (b\ ■ b₂ ■ A₅ + A, · A₂ · A₆ + A₁ ■ b₅ ■ b₆ + b₂ ■ b₅ ■ A₆J (41)

;'■ Mit dem Addierer nach Fi g. 9 kann die dezimale Addition in einem Maschinenzyklus ausgeführt werden, da

;' jedoch der # 1 Ziffernaddierer und der # 2 Ziffernaddierer vor und nach dem binären Addierer benötigt wer-

'i\i den, besteht die Möglichkeit, den einen Maschinenzyklus selbst zu verlängern.

.;' Ein Beispiel für einen dezimalen Addierer mit höherer Geschwindigkeit wird in der Druckschrift IEEE Trans-

^ actions on Computer, Vol. C-20, No. 8, Aug. (1971) beschrieben. Der in dieser Druckschrift beschriebende Addierer ist ein dezimaler Hochgeschwindigkeitsaddierer mit einer Breite von 4-Byte (8 Ziffern), wie er im IBM-System 360/Modell 195 benutzt wird, und es werden sechs logische Stufen benutzt. Der in der obigen Druck-

!' schrift beschriebene dezimale Addierer kann so betrachtet werden, als sei er aus vier l-Byte-Partialaddierern

ii zusam mengesetzt, d. h. aus vier zweistelligen Partialaddierern. Zwei Stellen in jedem Partialaddierer sind in drei

Bits höherer Ordnung und in ein Bit geringerer Ordnung unterteilt, und diese definieren einen Signal-K-Term, der »1« ist, wenn die Summe der drei Bits höherer Ordnung »10« oder mehr ist, und einen Signal-L-Tenn, der »1«

ψ ist, wenn die obengenannte Summe »8« oder mehr ist. Mit / = 8n (n = 0,1,2,3), werden K₁, AT_{1 + 4}, L₁ und L_{1 + 4}

durch die folgenden Gleichungen (42) bis (45) ausgedrückt:

if K, = Si⁺P₁ -A₊I + A + 2 + A+i ■ Pi+i (42)

K,vA = & + 4 + A + 4 ■ A+5 + A + 4 ■ Pi+b +gi+S ■ Pi+7 (43)

L, = P, +ft + i +A₊I -Si + 2 (44)

L₁, 4 = A + 4 + &+5 + A+s " ft+7 (45)

Von den Termen K und L, die auf diese Weise in der Zwischenzeit erzeugt worden sind, werden ein Gruppencrzeugungsterm GG und ein Gruppenausbreitungsterm GP eines jeden Partialaddierers als eine Ganzheit erzeugt und zum Partialaddierer der höheren Ordnung zugeführt. Diese Terme werden durch die folgenden Gleichungen beschrieben:

GG₁ - K,+L₁-S_{1 + 3}+L₁-P_{1 + 3}-K_{1 + 4}+L₁-P_{1 + 3}-L₁₊₄-Si (46)

GP₁ = L₁ ■ Pi _{+ 3} ■ L_{1 + 4} ■ A ₊7 (47)

Der Partialaddierer, dem die Terme GG und GP vom Partialaddierer der geringeren Ordnung zugeführt wurden, bildet einen Übertragsausgang aus dem geringstwertigen Bit einer jeden Ziffernstelle, dies ist ein Übertrageingang für jeden der drei Bits höherer Ordnung, entsprechend den empfangenen Termen GG und GPund den Termen K und L und den Termen *, + ₃ · />,· + 3. £; + 7 und p, + ₇ des Partialaddierers selbst. Und eine Summe wird erzeugt, basierend auf dem Übertragssignal und den Termen K und L und den Termen g und ρ für jedes Bit.

Bei einer solchen Struktur ist die Breite des Addierers klein, und wenn die Zahl der benutzten Partialaddierer klein ist, so ist die obengenannte Übertragsbildung einfach. Wenn jedoch viele Partialaddierer benutzt werden, so wird eine solche Übertragsbildung komplex. Nun sind die Übertragsausgänge CO₃ und CO₇ von den geringstwertigen Bits der Ziffernstellen an der höchstwertigen Ziffernstelle und der nächsten Ziffernstelle wie folgt:

CO₁ = g₃ + P₃ ■ K₄ + p₃ L₄ ■ si + As · U ■ _Pl (GGi + GPg ■ GG_i6 + GP_S ■ GP₁₆ · GG₂₄) (48)

CO₇ = g-,+ρ-, (GGg + GP» ■ GG₁₆ + GP₈ · GG₁₆ ■ GG₂₄) (49)

Im allgemeinen ist die Hardware eines Partialaddierers als eine Logik auf einer gedruckten Schaltung, auf einer integrierten Schaltung mit hohem Integrationsgrad oder auf einer integrierten Schaltung mit superhohem Integralionsgrad ausgebildet, und es ist wünschenswert, daß alle Partialaddierer exakt die gleichen logischen und physikalischen Ausbildungen besitzen. Wenn beispielsweise eine integrierte Schaltung mit hohem Integrationsgrad die Funktion eines 1-Byte-Partialaddierers hat, kann ein 4-Byte-Addierer mit vier identischen integrierten Schaltungen mit hohem Integrationsgrad gebildet werden, und es ist nicht notwendig, vier verschiedene integrierte Schaltungen mit hohem Integrationsgrad zu entwerfen.

Wenn jedoch ein Schaltkreis zur Erzeugung der Übertragsausgänge, wie sie durch die obigen Gleichungen (48) und (49) angezeigt werden, in den hochintegnerten Schaltungen der Partialaddierer enthalten sind, werden Eingangsstifte und interne Gatter, weiche praktisch nicht benutzt werden, in den hochintegrierten Schaltungen für die Bytes mit geringerer Ordnung eingeschlossen, dies ist unwirtschaftlich. Wenn die Zahl der benutzten Partialaddierer anwächst, werden die Zahlen der Eingangsstifte und Gatter für den Übertragsgeneratorkreis außerordentlich hoch, und die Zahl der nicht benutzten Eingangsstifte und Gatter in den Partialaddierern der geringeren Ordnung wachsen dementsprechend an. In der Praxis hat ein übergroßer Computer oft einen binären Addierer mit einer Breite von 8 Byte, und wenn der binäre 8-Byte-Addierer auch als ein dezimaler Addierer benutzt wird, wird der obengenannte Übertragskreis nutzlos. Wenn außerdem die Zahl der Terme zur Erzeugung des Übertrags anwächst, ist es im System des Addierers nach der obengenannten Druckschrift schwierig, wenn die logischen Stufen alle mit sechs Stufen gebildet werden. Im allgemeinen, wenn z. B. ein Hochgeschwindigkeitsaddierer mit 8 oder 16 Partialaddierern gebildet ist, ist im Fall einer erhöhten Zahl von Partialaddierern eine solche Ausführung, wie sie in Fig. 1 gezeigt ist, unvermeidlich notwendig. Dies bedeutet, daß es nötig ist,

daß der Addierer aus Partialaiidierern zusammengesetzt ist, die jeweils einen Kreis zur Erzeugung der Terme GG und GPfür den Eingang, der dem Partialaddierer zugewiesen ist, und einen Übertragvorausschaukreis besitzen, der die Tenne GG uiid GP\oa allen Partialaddierern empfangt, um einen Übertragseingang für jeden von ihnen zu erzeugen. Mit dieser Methode kann ein kombinierter binärer und dezimaler Addierer hoher Geschwindigkeit mit sechs logischen Stufen ausgebildet werden, auch in dem Fall, daß 16 Partialaddierer benutzt werden. Es ist möglich, eine Hardwareausbildung zu benutzen, wie sie in Fig. 1 für das System gezeigt ist, welches entsprechend der obigen Druckschrift sechs logische Stufen besitzt, d. h. drei logische Stufen zur Erzeugung der Terme GG und GPvon den Eingangsdaten in jedem Partialaddierer, zwei logische Stufen zur Bildung der Übertragseingänge für die 16 Partialaddierer jm Übertragvorausschaukreis und eine logische Stufe für jeden Partialaddierer,

ίο um den Übertragseingang von Übertragvorausschaukreis zu erhalten, um das Ergebnis der gesamten Addition auszugeben. Für eine Hochgeschwindigkeitsoperation ist es jedoch notwendig, daß jeder Partialaddierer vom Übertragvorausschaukreis das Übertragseingangssignal des geringstwertigen Bits des Partialaddierers und das Übertragsausgangssignal vom geringstwertigen Bit einer jeden Ziffemstelle, die im Partialaddierer eingeschlossen ist, empfangt. Daher wird der Übertragvorausschaukreis benötigt, um die Terme g und ρ des geringstwertigen Bits einer jeden Ziffemstelle als auch die Terme GG und GPvon den Partialaddierern zu empfangen. Dies vergrößert die Zahl der Leitungen für die Signalübertragung und die Aufnahme zwischen den Partialaddierern und dem Übertragvorausschaukreis und führt zu einer Komplexität in der den Übertrag bildenden Logik im Übertragvorausschaukreis. Wenn die Zahl der benutzten Partialaddierer 8 oder mehr ist, ist es schwierig, eine Logik mit zwei logischen Stufen zu nehmen.

Diese Erfindung beruht auf den obigen Moden und benutzt die in F i g. 1 gezeigte Struktur. Der Partialaddierer in der Fig. 1 ist wie nachfolgend beschrieben konstruiert.

Fig. 7 zeigt die Gesamtstruktur einer Ausführungsform des Partialaddierers für diese Erfindung. In Fig. 7 bezeichnet das Bezugszeichen 1 einen Halbaddiererteil. 2 bezeichnet ein Übertragvorausschau-Eingangssignal-Generatorkreisteil. 2-0 bezeichnet ein Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil.

2-1 bezeichnet ein Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil. 3 bezeichnet einen Zwischenaddiererteil. 4 zeigt einen Volladdiererteil. Die Bezugszeichen A₁, A_{1] +} 1... B„ B₁ , +ι... beziehen sich auf Bits eines ersten und eines zweiten Summanden, die in den Partialaddierer eingegeben werden, diese Bits entsprechen den obengenannten α, und b,. BGG₁ und 5GP₁- bezeichnen die Bits, die im oben erwähnten Binärmodus der Operation GG₁ bzw. GP₁ entsprechen. DGG₁ und DGP₁ bezeichnen die Bits, die im oben erwähnten Dezimalmodus GG₁ und GP₁ entsprechen. /S, entspricht der Zwischensumme, die von einem logischen Schaltkreis, der in F i g. 14 abgebildet ist, ausgegeben wird. 5CAAf, bezeichnet das endgültige Ergebnis der Addition. CIN₁ bezeichnet einen Übertragseingang.

In Fig. 7 werden der Biterzeugungsterm gund der Bitausbreitungsterm h benutzt. (In diesem Fall wird zur Vereinfachung der Schaltkreisstruktur der Term Pteilweise benutzt). Es ist überflüssig zu sagen, das die Terme g und ρ hauptsächlich benutzt werden können.

Der Halbaddiererteü 1 erzeugt die Terme g und h entsprechend den Gleichungen (1) und (2). Der Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil 2-0 bildet die Terme GG und GP im Binärmodus (d. h. die Terme BGG und BGP), entsprechend den Gleichungen (4") und (6). Der Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil 2-1 erzeugt die Terme GG und GP im Dezimalmodus (d. h. die Terme DGG und DGP), entsprechend den Gleichungen (12') und (14). Wenn nur eine Ziffemstelle, d. h. nur eine binär codierte Dezimalzahl, in den in F i g. 11 gezeigten Partialaddierer eingegeben wird, geben die obengenannten Schaltkreisteile 2-0 und 2-1 ihre erzeugten Terme GG und GPan einen Übertragvorausschaukreis (CLA). Wenn viele Ziffernstellen in den Partialaddierer eingegeben werden, werden ausgedehnte Gruppenerzeugungsund Ausbreitungsterme XG und XP, die die Eingangsziffern überdecken, erzeugt und dem Übertragvorausschaukreis zugeführt. Die Terme XG und XP sind wie folgt gegeben:

XG, = GG, + GP₁ ■ GG_{1 + 4} + GP₁ ■ GP_{l + A}GG_{i + s} + (50)

XP₁ = GP₁ GP_{1 + 4} GP_{1 +} I, (51)

50

Der obengenannte Zwischenaddiererteil 3 führt die folgende Verarbeitung aus. Dies bedeutet, daß dem Zwischenaddiererteil 3 zumindest die obengenannten Termen g und h und der Term GG zugeführt werden, um einen Zwischensummen-Erzeugungsprozeß eines Partialaddierers zu bewirken. Damit wird eine Addition der Eingangsdaten zu einem Partialaddierer erreicht, unabhängig von einem Übertragseingang vom Partialaddierer der geringeren Ordnung, abhängig da<.on, ob der Operationsmodus der dezimale Additionsmodus ist oder nicht. Mit anderen Worten, beim Binärmodus gibt der Zwischenaddiererteil 3 eine Summe einer binären Addition eines Satzes von Eingangsdaten aus, die ihm zugeführt wurden, und im Dezimalmodus gibt er die Summe aus, so daß »6(0110)« nur zu den Ziffernstellen weiteraddiert wird, in denen der Term GG »1« ist. Der Volladdiererteil 4 erzeugt einen vollen Additionsausgang, nachdem die Zwischensumme vom obengenannten Zwischenaddierer-

teil 3 mit einem Übertragseingang korrigiert wurde, der der geringstwertigen Bitposition des Partialaddierers vom Übertragvorausschaukreis zugeführt wurde. Dies bedeutet, eine endgültige Summe wird vom Volladdicrerteil 4 ausgegeben. Obwohl dies in F i g. 7 nicht dargestellt ist, ist die Gesamtstruktur des erfindungsgemäßen Addiererkreises genau so, wie die in Fig. 5 abgebildete Struktur. Jeder dem Übertragvorausschaukreis (CLA) zugeführte Term, nicht dargestellt, wird gemeinsam für die Binärmoden und Dezimalmoden benutzt, und die Hardware des Übertragvorausschaukreises (siehe Fig. 12) wird gemeinsam für die Binärmoden und Dezimalmoden benutzt.

Die F ig. 8 bis 11 zeigen Beispiele von Schaltkreisen der jeweiligen Blöcke in F ig. 7. Fig. 12 zeigt ein Beispiel des Übertragvorausschaukreises für eine Verwendung mit einem binären und dezimalen Hochgeschwindig-

kcitsaddierermit4 Byte(8 Stellen^ der acht Partialaddierer benutzt. Auch wenn die Breite des Addierers 8 Byte (16stellig) ist, kann die Logik des Übertragvorausschaukreises mit zwei logischen Stufen ausgebildet werden. Dies ist leicht aus Fig. 12 ersichtlich.

Anhand der Fig. 7 bis !2 wird nun die Zahl der logischen Stufen des Addierers dieser Erfindung diskutiert. Der Partialaddierer hat drei logische Stufen zur Erzeugung der Tenne GG und GP, wie aus den Fig. 8 und 9 ersichtlich ist. Wie aus F i g. 12 hervorgeht, besitzt der Übertragvorausschaukreis zwei logische Stufen zur Erzeugung des Übertragseingangs für jeden Partialaddierer aus den Termen GG und GP. Damit werden fünf logische Stuien benötigt. Im Volladdiererteil, wie er in Fig. 11 gezeigt ist, werden zwei logische Stufen vom Übertrageingang bis zum Summenausgang benutzt. Dementsprechend werden insgesamt sieben logische Stufen benötigt. (Tatsächlich ist es notwendig, die Operatoren, wie UND, ODER und EOR, siebenmal zu benutzen.) Jede Kombination eines UND-Gatters und eines EOR-Gatters, wie durch gebrochene Linien ta F i g. 11 angezeigt isi, kann als ein logisches Element ausgebildet werden, und zwar in Serien-Gate-und-Kollektor-Punkttechnik, wobei ein emittergekoppeltes logisches Element (als ECL oder CML bezeichnet) in exakt dergleichen Weise wie ein elementares EOR-Gatter benutzt wird. Dementsprechend erfordert die obengenannte Kombination des UND-Gatters und des EOR-Gatters eine Verzögerungszeit von nur einer Stufe des EOR-Gatters. Fig. 13 zeigt Beispiele eines emittergekoppelten Schaltkreises und logische Symbole zur Erzeugung des Paares aus UND-Gatter und EOR-Gatter in der Form eines logischen Elementes. Die Beziehungen zwischen den Eingängen X, Y, Z und den Ausgängen H, H sind wie folgt:

H - (ΧΫ)®Ζ=ΧΫΖ + (Χ+Υ)·Ζ

H=X-Y@Z

Entsprechend den obigen Ausführungen benötigt der erfindungsgemäße Addierer höchstens sieben logische Stufen, jedoch ist er dafür geeignet, eine endgültige Summe mit einer Geschwindigkeit zu erzeugen, die sechs logischen Stufen entspricht.

Hierzu 10 Blatt Zeichnungen

Claims

Patentanspruch:

Binärer und dezimaler Hochgeschwindigkeitsaddierer mit mehreren Partialaddierern und einem Übertragvorausschaukreis, wobei die Partialaddierer jeweils einen ersten Summanden und einen zweiten Sum-S manden mit einer vorgegebenen Bitanzahl und einen Übertrag erhalten, wobei der Übertragvorausschaukreis zumindest ein Gruppenerzeugungssignal und ein Gruppenausbreitungssignal erhält, und wobei jeder Partialaddierer zumindest einen Halbaddiererteil, der den ersten und den zweiten Summanden empfängt, und einen Volladdiererteil besitzt, und mit einem Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil und einem Dezimahnodus-Übertragvorausscbau-Eingangssignal-Generatorkreisteil, die mit dem jeweiligen Halbaddiererteil verbunden sind, dadurch gekennzeichnet, daß ein Zwischenaddiererteil (3) mit dem jeweiligen Halbaddiererteil (1) und dem Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil (2-1) verbunden ist,

daß der Halbaddiererteil (1) ein Biterzeugungssignal (H) und ein Bitausbreitungssignal (G₁) erzeugt, basierend auf jedem Bit des ersten und des zweiten, dem Halbaddiererteil (1) eingegebenen Summanden (A_h B₁),

is daß der Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil (2-0) das Biterzeugungssignal (H₁) und das Bitausbreitungss'gnal (G₁) benutzt, um ein Binärmodus-Gruppenerzeugungssignal (BGGi) und ein Binärmodus-Gruppenausbreitungssignal (BGPD während eines Binärmodus einer Operation zu erzeugen,
daß der Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil (2-1) das Biterzeugungssignal (H) uid das Bitausbreitungssignal (G₁) benutzt, um ein Dezimalmodus-Gruppenerzeugungssignal (DGGi) und ein Dezimalmodus-Gruppenausbreitungssignal (DGP₁) während eines Dezimalmodus einer Operation 2:u erzeugen,

daß der Zwischenaddiererteil (3) zumindest das Biterzeugungssignal (H₁), das Bitausbreitungssignal (G₁) und das Dezimalmodus-Gruppenerzeugungssignal (DGGi) benutzt, um eine binäre oder dezimale Addition der

Partialaddierer-Eingangsdaten (A₁, B) zu erhalten, unabhängig von den zugehörigen Übertragen, wobei eine Zwischensumme (JS) der Eingangsdaten erzeugt wird,

daß der Volladdiererteil (4) die Zwischensumme (JS) mit dem Übertrag (CIN) korrigiert, der vom Übertragvorausschaukreis (CLA) an die geringstwertige Bitposition eines jeden Partialaddierers (1,2,3,4) entsprechend dem Übertrag und der Zwischensumme (JS) gegeben wird, und

daß jeder Partialaddierer (1, 2,3, 4) als Gruppenerzeugungssignal (CG,) ein Signal gemäß dem logischen UND des Binärmodus-Gruppenerzeugungssignals (BGG) und des Dezimalmodus-Gruppenerzeugungssignals (DGG) an den Übertragvorausschaukreis (CLA) gibt und als Gruppenausbreitungssignal (GP,) ein Signal gemäß dem logischen UND des Binärmodus-Gruppenausbreitungssignals (BGP) und des Dezimalmodus-Gruppenausbreitungssignals (BGP) an den Übertragvorausschaukreis (CLA) gibt.