DE4101004A1 - Paralleler multiplizierer mit sprungfeld und modifiziertem wallac-baum - Google Patents

Paralleler multiplizierer mit sprungfeld und modifiziertem wallac-baum

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Description

Die Erfindung betrifft einen parallelen Multiplizierer und insbesondere einen parallelen Binärmultiplizierer, der einen modifizierten Boothschen Algorithmus, ein Sprungfeld, und einen modifizierten Wallace-Baum verwendet.
Der parallele Binärmultiplizierer hat weite Verwendung gefunden in verschiedenen Systemen, wie beispielweise in einer arithmetischen Logikeinheit (ALU) von Hochleistungsrechnern, einem Bildtelegraphen, einem digitalen Signalverarbeitungssystem, einem Matrixmultiplizierer, und ferner für ein speziell entworfenes Chip, so daß zahlreiche Methoden vorgeschlagen worden sind, um die Chipflächen zu verringern und die Betriebsgeschwindigkeit des parallelen Binärmultiplizierers zu verbessern. Beispielsweise ist es allgemein bekannt, daß die Multiplikationsgeschwindigkeit des parallelen Multiplizierers durch Verwendung des modifizierten Boothschen Algorithmus beträchtlich verbessert werden kann, wie in "COMPUTER ARITHMETIC" (Seiten 129-212, 1979) und "NIKKEI ELECTRONICS" (Seiten 76-89, 29.05.1978) von John Wiley & Sons Co. angegeben ist.
Die bekannten parallelen Multiplizierer beruhen auf verschiedenen Algorithmen und Verfahren. Unter den vielen vorgeschlagenen Multiplizierern werden allgemein verwendbare Multiplizierer mit überlegener Leistung in zwei Arten eingeteilt, die beide in ihrem Ausgangsschritt mittels der modifizierten Boothschen Algorithmen n/2 Teilproduktgruppen liefern, wobei n die Bitzahl der beiden Eingänge des Multiplikators Y und des Multiplikanden X darstellt. Der wichtigste Teil derartiger paralleler Multiplizierer ist eine Mehroperanden-Additionsschaltung, die die n/2 Teilproduktgruppen miteinander addiert und sie auf zwei Gruppen reduziert. Zur Realisierung dieser Addierschaltung werden ein vollständiges Addierfeld und der Wallace-Baum verwendet.
Der parallele Multiplizierer, der das Feld verwendet, ist in einer zweidimensionalen Feldstruktur angeordnet, die aus Volladdiererzellen besteht. Bei dieser Art von Multiplizierern werden die Ausgangssignale der Zellen in einer laufenden Zeile sequentiell in die Zellen einer nächsten Zeile eingegeben. Somit hat diese Art von Multiplizierern eine Verzögerungszeitkomplexität von 0(n) und grundsätzlich eine langsame Multiplikationszeit.
Fig. 1 zeigt den schematischen Gesamtaufbau eines bekannten parallelen Multiplizierers unter Verwendung des Felds. In Fig. 1 ist ein 16-Bit Multiplikand X für acht Multiplikand-Addierzellen CL1, CL2, CL3 . . ., CL8 vorgesehen und ein 16-Bit Multiplikator Y ist für einen modifizierten Booth-Codierer MBE vorgesehen. Dabei codiert der modifizierte Booth-Codierer MBE den 16-Bit Multiplikator Y entsprechend dem modifizierten Boothschen Algorithmus und liefert in solcher Weise codierte Ausgangssignale an die acht Addiererzellen CL1, CL2, CL3 . . . CL8, wobei jedes codierte Ausgangssignal ein 3-Bit Signal ist.
Die erste bis achte Zeilenaddiererzellen CL1-CL8 addieren jeweils den Multiplikanden X zum codierten Ausgangssignal des modifizierten Booth-Codierers MBE und die erste Zeilenaddiererzelle CL1 liefert ihr Ausgangssignal an die zweite Zeilenaddiererzelle CL2. Darauf wird der Ausgangswert der ersten Zeilenaddiererzelle CL1 erneut zum Ausgangswert der zweiten Zeilenaddiererzelle CL2 addiert, hierzu wird der Multiplikationswert der zweiten Zeilenaddiererzelle CL2 sequentiell addiert und schließlich einem Schnelladdierer FAD geliefert. Für die Multiplikation von Komplimenten werden vier Bits der zwei niedrigstwertigen Bits und ihre Komplimente aus jeder Zeilenaddiererzelle dem Schnelladdierer FAD zugeführt. Somit hat ein Endwert des Schnelladdierers FAD schließlich einen 2-Bitwert. Im parallelen Multiplizierer werden die Ausgangssignale einer jeden Zeile sequentiell, wie vorausgehend erwähnt, der nächsten Zeile zugeführt.
Somit ist die Multiplikationszeit der beiden Eingänge langsam proportional der Anzahl der Bits der Eingänge. Daher ist dieser Multiplizierer nicht für eine Hochgeschwindigkeitsmuliplikation geeignet, obgleich er mühelos für kleine Bits, geringe Geschwindigkeit und kleine Chipfläche verwendbar ist.
Andererseits haben parallele Multiplizierer, die den Wallace-Baum verwenden, eine schnellere Betriebszeit von 0 (log n), aber es ist eine große Chipfläche mit unregelmäßigem Aufbau erforderlich. Somit eignet sich dieser Wallace-Baum nicht bei kleiner Chipfläche und geringen Kosten. Ferner wird gemäß Fig. 6 ein Übertragausgang nach einer Verzögerung durch eine Gate geliefert und ein Summenausgang wird nach einer Verzögerung durch zwei Gates geliefert, da im allgemeinen CMOS oder NMOS Schaltungen die Summe durch Verwendung des Übertragausgangs erhalten wird, der sich in einer Bereitschaftstellung befindet, bis die Summe geliefert wird, so daß der vorher gelieferte Übertragausgang nicht unmittelbar addiert wird. Fig. 2 zeigt einen schematischen Gesamtaufbau eines bekannten Multiplizierers, der den Wallace-Baum verwendet und Fig. 5 zeigt einen schematischen Aufbau des Wallace-Baums.
In beiden Multiplizierern, die das Feld oder den Wallace-Baum verwenden, ist der Endschritt die Addierung zweier Endzeilen. Diese beiden Arten bekannter Addierer haben noch Mängel bezüglich der Multipliktionsgeschwindigkeit und der Chipfläche, so daß die Notwendigkeit für wirksamere Multiplizierer bleibt, die hinsichtlich der Multiplikationsgeschwindigkeit und der Chipfläche verbessert sind.
Der Erfindung liegt die Aufgabe zugrunde, einen parallelen Multiplizierer zu schaffen, der den modifizierten Booth-Algorithmus, das Sprungfeld, den modifizierten Wallace-Baum verwendet, bei dem die Chipfläche minimiert und ferner die Multiplikationsgeschwindigkeit verbessert werden kann. Erfindungsgemäß wird die Verbesserung der Multiplikationszeit der beiden Eingänge erreicht durch die Verwendung des Sprungfelds, der modifizierten Wallace-Baum-Ausbildung und eines hybriden Präfixaddierers, der eine Betriebszeitkomplexität von 0 (log n) ht.
Die Erfindung hat die weitere Aufgabenstellung, einen parallelen Multiplizierer zu schaffen, bei dem die Chipfläche durch Verbesserung der Regelmäßigkeit des Aufbaus minimiert ist und der Entwurf durch Verwendung des Sprungfelds und des hybriden Präfixaddierers einfach ist.
Die vorstehende Aufgabenstellung wird gelöst durch einen parallelen Multiplizierer, der ein Sprungfeld und einen modifizierten Wallace-Baum verwendet und der gekennzeichnet ist durch: einen modifizierten Booth-Codierer zum Codieren eines Multiplizierers gemäß einem modifizierten Booth-Algorithmus und zur Lieferung codierter Ausgänge; ein Sprungfeld zur Ausführung von Teilprodukten aus einem Multiplikanden und den codierten Ausgängen des modifizierten Booth-Codierers und zur Addierung derselben nach Überspringen eines vorgegebenen Intervalls; einen modifizierten Wallace-Baum zum Addieren von binären Bits, die vom Sprungfeld mit hoher Geschwindigkeit geliefert werden; und einen hybriden Präfix-Addierer zum Addieren zweier Endzeilen, die vom modifizierten Wallace-Baum geliefert werden.
Die erwähnten und andere Aufgabenstellungen, Merkmale und Vorteile der Erfindung ergeben sich im einzelnen aus der folgenden Beschreibung bevorzugter Ausführungsformen in Verbindung mit den anliegenden Zeichnungen; es zeigt
Fig. 1 eine Darstellung eines als Feldgruppe aufgebauten parallelen Multiplizierers, der einen bekannten Booth-Algorithmus verwendet,
Fig. 2 eine Darstellung eines parallelen Multiplizierers, der den bekannten Booth-Algorithmus und Wallace-Baum verwendet,
Fig. 3 eine Darstellung eines erfindungsgemäßen parallelen Multiplizierers,
Fig. 4 eine Darstellung des erfindungsgemäßen Aufbaus eines Sprungfelds,
Fig. 5 eine Darstellung, die jeden Aufbau des Wallace-Baums angibt, wobei Fig. 5(A) der übrige Wallace-Baum und Fig. 5(B) ein erfindungsgemäß modifizierter Wallace-Baum ist,
Fig. 6 ein Schaltbild, die eine erfindungsgemäße CMOS-Volladdiererzelle angibt, wobei Fig. 6(A) eine Logikschaltung mit positivem Eingang und negativem Ausgang ist, und Fig. 6(B) eine Logikschaltung mit negativem Eingang und positivem Ausgang, und
Fig. 7 eine Darstellung eines hybriden Präfix-Addierers.
Die Erfindung wird nunmehr im einzelnen unter Bezugnahme auf die anliegenden Zeichnungen bevorzugter Ausführungsformen beschrieben.
Fig. 3 zeigt einen schematischen Gesamtaufbau eines erfindungsgemäßen parallelen Multiplizierers. Gemäß Fig. 3 umfaßt die Erfindung einen modifzierten Booth-Codierer MBE zur Codierung eines Werts eines Multiplizierers Y entsprechend dem modifizierten Booth-Algorithmus, ein Sprungfeld SAP, das mit dem Booth-Codierer MBE verbunden ist, um mittels des codierten Werts Teilproduktzeilen eines Multiplikanden X zu erzeugen und um die Teilproduktzeilen nach Überspringen eines vorgegebenen Sprungintervalls zu addieren, einen modifizierten Wallace-Baum MWT, der mit dem Sprungfeld SAP zum raschen Addieren von durch das Sprungfeld SAP gelieferter binärer Zahlen verbunden ist, und einen hybriden Präfixaddierer HPA, der mit dem modifizierten Wallace-Baum MWT verbunden ist, um die vom modifizieren Wallace-Baum MWT gelieferten Werte zweier Zeilen zu addieren.
Zunächst werden n/2 Teilproduktzeilen erzeugt, indem der modifizierte Booth-Algorithmus für eine parallele Multiplikation von zwei n-Bit Signalen X und Y verwendet wird, wobei n (=16) ein Bit eines Eingangssignals angibt. Darauf liefert der modifizierte Booth-Codierer 3 * (n/2) codierte Ausgänge aus dem Multiplizierer Y, die dem Sprungfeld SAP geliefert werden. Anschließend erzeugt das Sprungfeld SAP die Teilproduktzeilen durch den Multiplikanden X und die codierten Ausgänge des modifizierten Booth-Codierers MBE, die dem modifizierten Wallace-Baum MWT zugeführt werden.
Das Verfahren der Erzeugung der Teilproduktzeilen ist das gleiche wie in Fig. 1 beschrieben. Insbesondere verringert das Sprungfeld SAP die Zahl der Teilprodukte von n/2 auf n/log(n/2). Das Sprungfeld SAP verbessert ferner die Regelmäßigkeit des Multipliziereraufbaus mit der Multiplikationszeit von 0 (log n), und verringert die Chipfläche mittels eines einfachen Entwurfs.
Darauf wird der modifizierte Wallace-Baum MWT dazu verwendet, die Endergebnisse des Sprungfelds SAP durch wiederholte Addition auf zwei Zeilen zu reduzieren. Der modifizierte Wallace-Baum MWT hat eine schnellere Multiplikationszeit als der übliche Wallace-Baum, da der Übertragausgang keinen Bereitschaftszustand hat. Zur Verbesserung der Multiplikationszeit und der Chipfläche ist jede Zelle des Sprungfelds SAP und des modifizierten Wallace-Baums MWT aus Zellen mit positivem Eingang und negativem Ausgang und aus Zellen mit negativem Eingang und positivem Ausgang aufgebaut, die aufeinanderfolgend angeordnet sind.
Schließlich wird der hybride Präfixaddierer HPA mit kleiner Chipfläche und hoher Geschwindigkeit dazu verwendet, die letzten beiden Zeilen zu addieren. Gegenüber dem parallelen Multiplizierer, der das bekannte Feld verwendet, hat die Erfindung eine schnellere Multiplikationszeit, die von 0 (n) auf 0 (log n) verringert ist, obgleich die Chipfläche erhöht ist.
Ferner verringert erfindungsemäß der parallele Multiplizierer mit dem Sprungfeld SAP und dem modifizierten Wallace-Baum MWT die Komplexität von 0 (2n² log n) auf 0 (n² log n + 2n²), so daß die Chipfläche minimiert werden kann und die Multiplikationsgeschwindigkeit in einem unter 128 Bit liegenden Bereich schneller wird, obgleich die Multiplikationszeit 0 (log n) äquivalent zum bekannten Fall ist.
Da bei dieser Schaltung die Addition von zwei Zahlen mit n-Bits mittels der Kombination des modifizierten Booth-Codierers, des Sprungfelds SAP, des modifizierten Wallace-Baums MWT und des hybriden Präfix-Addierers HBA erfolgt, wird der Ausgang 2n-Bits und (n/2) * 3 codierte Ausgangszeilen werden vom Multiplizierer Y durch Verwendung des modifzierten Booth-Codierers MBE entsprechend dem modifizieten Booth-Algorithmus erzeugt. Daher sind drei codierte Ausgänge der i-ten Zeilen wie folgt:
ONEi = y₂i ⊕ y₂i-1
TWOi = (y₂i+1)′ · y₂i · y₂i-1 + y₂i+1 · (y₂i)′ · (y₂i-1)
NEGi = y₂i+1((y₂i′ + (y₂i-1)′)
mit (oin/2-1 und y-1 = 0), wobei das Symbol " ′ " gleich "" ist, was logisch "nicht" bedeutet.
Da die Teilproduktzeile aus den drei codierten Ausgangszeilen erzeugt wird, werden die n/2 Teilproduktzeilen erzeugt, indem die Ausgangszeilen des modifizierten Booth-Codierers MBE und des n-Bit Multiplikanden den jeweiligen Addierzellen zugeführt werden. Ein j-tes Bit der i-ten Teilproduktzeile ist wie folgt:
Pi,j = (ONEi · xj + TWOi · xj-1) ⊕ NEGi
(0 i n/2-1, 0 j n, X - ₁ = 0 und Xn = Xn - ₁)
Das Teilprodukt Pi,j wird um zwei Bit nach links verschoben, da der tiefgestellte Index i um eins erhöht wird, so daß der tiefgestellte Index j, der eine Spalte darstellt, um zwei erhöht ist.
Die Zahl der Teilproduktzeile wird von n/2 durch Verwendung des Sprungfelds SAP auf n/log(n/2) verringert. Der Aufbau des Sprungfelds SAP ist in Fig. 4 angegeben. Das Sprungfeld SAP umfaßt eine erste Zeilenaddiererzelle CL11, eine zweite Zeilenaddiererzelle CL12, . . ., und eine achte Zeilenaddiererzelle CL18. Die erste Zeilenaddiererzelle CL11 wird mit der vierten Zeilenaddiererzelle CL14 durch Überspringen von drei Zeilen in Betrieb genommen und in ähnlicher Weise wird die zweite Zeilenaddiererzelle CL12 mit der fünften Zeilenaddiererzelle CL15 in Betrieb genommen. Somit wird jede Zeilenaddiererzelle nach Überspringen von drei Zeilen in Betrieb genommen.
Um die Betriebszeit proportional zu log(n/2) zu machen, wird das Sprungintervall mit n/(2log(n/2)) bestimmt. Dabei bestehen n/2 Teilproduktzeilen jeweils aus log(n/2) Gruppen aus n/(2/log(n/2)) Zeilen, wobei drei erste Gruppen simultan durch die Volladdierzelle addiert werden, so daß das Sprungintervall gleich log(n/2)-3 wird und die Betriebszeit des Sprungfelds SAP gleich log(n/2)-2 wird. Der Übertrag und der Summenausgang jeder Zelle in einer vorliegenden Gruppe wird den entsprechenden Zeilen einer nächsten Gruppe zugeführt, und insbesondere wird der Übertragausgang an eine um eins höher gewichtete Zelle geliefert.
Der Übertragausgang Ci,j und der Summenausgang Si,j der Volladdiererzelle in der i-ten Zeile und der j-ten Spalte stellen sich jeweils wie folgt dar:
Ci,j = fc(Pi,j, Si-n/2log(n/2),j, Ci-n/2log(n/2),j-1)
Si,j = fs(Pi,j, Si-n/2log(n/2),j, Ci-n/2log(n/2),j-1)
und fs stellt jeweils Funktionen zur Erzielung des Übertrags und Summenausgangs dar und jeder der drei Argumente stellt jeweils einen Augenden (1. Summanden), einen Summanden, und den Übertrag dar und das kommutative Gesetz ist befolgt. Ferner ist i im Bereich von n/log(n/2) bis n/2-1, während j im Bereich von 2i bis 2i+n ist.
Andererseits werden in dem Fall, für den Ci,j gleich Null ist und Si,j gleich dem Wert von Pi,j im Bereich von 0in/log(n/2)-1 ist, Pi,j, Si,j und Ci,j in dem vorbestimmten Bereich von i und j gleich Null angenommen. Die n/log(n/2) Bitleitungen werden dem modifizierten Wallace-Baum MWT zugeführt und schließlich auf zwei Bitleitungen verringert. Der modifiziete Wallace-Baum MWT hat eine rasche Betriebszeit, indem der Bereitschaftszustand des Übertragausgangs von jeder Zelle entfernt wird. Beim üblichen Wallace-Baum wird jedoch der Übertragausgang einer CMOS Volladdiererzelle nach einer Torverzögerung geliefert und der Summenausgang wird nach einer weiteren Torverzögerung unter Verwendung des Übertragausgangs geliefert, so daß der Summenausgang Meßfigur 6 eine Verzögerung von zwei Toren erfordert, da der Übertragausgang sich im Bereitschaftszustand befindet, bis der Summenausgang geliefert wird. Um die Verringerung der Betriebszeit durch Beseitigung dieses Bereitschaftszustands des Übertragausgangs zu verringern, liefert der modifizierte Wallace-Baum MWT umittelbar den Übertragausgang ohne Bereitschaftszustand an die nächste Zelle, wo jeweils Volladdiererzellen ihrerseits, wie anschließend beschrieben wird, aufeinanderfolgend mit positivem Eingang und negativem Ausgang und mit negativem Eingang und positivem Ausgang angeordnet sind. Als Ausführungsbeispiel hat der in Fig. 5(B) dargestellte modifizierte Wallace-Baum MWT nahezu die gleiche Größe der Chipfläche wie der bekannte Wallace-Baum, aber hat eine schnelle Multiplikationszeit.
Fig. 5(A) zeigt die Anordnung des bekannten Wallace- Baums. Die Multiplikationsausgangswerte P0-P8 des Sprungfelds SAP werden den Volladdierern 11, 21 und 31 zugeführt. Bei den Volladdierern 11, 21 und 31 werden die Übertragausgänge und Summenausgänge wiederholt ihren nächsten Volladdierern zugeführt, so daß von den beiden Volladdierern 43 und 44 schließlich ein 2-Bit-Ausgang erzeugt wird.
Fig. 2 zeigt den bekannten parallelen Multiplizierer, der den modifizierten Booth-Algorithmus und den modifizierten Wallace-Baum verwendet, einen ähnlichen Aufbau gemäß Fig. 5(A) aufweist, aber seine Volladdierer lediglich aus Zellen mit positivem Eingang und positivem Ausgang bestehen. Der Endübertrag und die Summenausgänge des Volladdierers 44 wird dem schnellen Addierer FAD zur Ausgabe des Multiplikationswerts zugeführt. Bei den Volladdierern stellt FApn die Zelle mit positivem Eingang und negativem Ausgang dar, während FAnp die Ausgangszelle mit negativem Eingang und positivem Ausgang darstellt.
Fig. 5(B) zeigt den Aufbau des erfindungsgemäß modifizierten Wallace-Baums MWT. Der modifizierte Wallace-Baum MWT umfaßt Volladdierer 61, 71 und 81 zur Aufnahme der Multiplikationsausgänge P0-P8 des Sprungfelds SAP, einen Volladdierer 91 zum Addieren der Übertragausgänge der Volladdierer 61, 71 und 81, einen Volladdierer 92 zum Addieren der Summenausgänge der Volladdierer 61, 71 und 81, einen Volladdierer 93 zum Addieren eines Summenausgangs eines Volladdierers 91 und der Übertragausgänge der Volladdierer 91 und 92, und einen Volladdierer 94 zum Addieren des Übertragausgangs des Volladdierers 93 und der Summenausgänge der Volladdierer 92 und 93. In dieser Schaltung sind die Volladdierer für lediglich Übertragausgänge getrennt von jenen für lediglich Summenausgänge, so daß der Bereitschaftszustand nicht auftritt. Jede Zelle des Sprungfelds SAP und des modifizierten Wallace-Baums MWT soll grundsätzlich ein Volladdierer sein.
Bei diesem parallelen Multiplizierer werden die Verzögerung der Zelle und der Chipfläche gleichzeitig verringert, indem die Zellen mit positivem Eingang und negativem Ausgang und die Zellen mit negativem Eingang und positivem Ausgang aufeinanderfolgend angeordnet sind. Auf diese Weise werden Inverter aus der Zellenausgangsstufe beseitigt und somit werden die Ausgänge einer jeden Zelle rasch mit nur einer Verzögerung von einem Tor geliefert und die Anzahl der Tore ist ebenfalls verringert. Die Logikgleichungen bei positivem Eingang und negativem Ausgang der Volladdiererzelle sind wie folgt:
Cout′ = (cin(a + b) + a · b)′
Sum′ = (Cout′ (a + b + cin) + a · b · cin)′
Fig. 6(A) zeigt den CMOS Volladdierer zur Realisierung dieser Gleichungen. Gegensatz sind die Logikgleichungen bei negativem Eingang und positivem Ausgang der Volladdiererzelle wie folgt:
Cout = ((cin′ + a′ · b′) · (a′ + b′))
Sum = ((Cout + a′ · b′ · cin′) · (a′ + b′ + cin′))′
Fig. 6(B) zeigt den CMOS Volladdierer zur Realisierung dieser Gleichungen, wobei a, b, Cin jeweils Eingangssignale sind und insbesondere Cin den Übertrageingang angibt, der von dem um 1 höherwertigen Bit geliefert wird. Der hybride Präfix-Addierer HPA wird in der Endstufe des parallelen Multiplizierers zur effizienten Durchführung der Addition verwendet. Der hybride Präfix-Addierer HPA ist ein überlegener Addierer mit kleiner Chipfläche und schneller Betriebszeit, so daß bei der Verwendung des hybriden Präfix-Addierers HPA am Multiplizierer die Gesamtleistung verbessert wird. Die Logikfunktionen jeder Zelle sind wie folgt:
(i) pg-Zelle
(pi,1)′ = (ai + bi)′
(gi,1)′ = (ai · bi)′
(ii) bp-Zelle (pj,2k+1)′ = (pi,2k · pj,2k)′
(gj,2k+1)′ = (pj,2k · gi,2k+gj,2k)′
(iii) bn-Zelle pj,2k = ((pi,2k-1)′ + (pj,2k-1)′)′
gj,2k = ((pj,2k-1)′ + (gi,2k-1)′ (gj,2k-1)′)′
(iv) Weiße Zelle pi,k = (pi,k-1)′
gi,k = (gi,k-1)′
(v) Summenzelle Si = ((ci + (pi,1)′ · (ci-1)′) ((gi,1)′ + (ci-1)′))′
Fig. 7 zeigt den Aufbau des hybriden Präfix-Addierers HPA, der zwei 16-Bit Zahlen (a16, a15, . . . a1) und (b16, b15, . . ., b1) zur Erzielung des Ergebnisses (s17, s16, . . ., s1) addiert. In Fig. 7 geben ein tiefgestellter Index P oder G jweils die Zeile und Spalte an und ai, bi, ci und si geben jeweils den i-ten Augenden, den i-ten Summanden, den i-ten Übertrag und die i-te Summe an. Jede vorstehend beschriebene Zelle umfaßt NMOS und PMOs Transistoren. Dieser hybride Präfix-Addierer HPA wurde bereits durch die IEEE Internationale Konferenz für Rechnerentwurf unter der Bezeichnung "VLSI-Design of High-Speed, Low-Area Addition circuitry" von der Anmelderin angegeben. Erfindungsgemäß kann die rasche Betriebsgeschwindigkeit durch Verwendung des hybriden Präfix-Addierers HPA erhalten werden (siehe die vorstehend erwähnte Schrift der IEEE-Konferenz). Der erfindungsgemäße parallele Multiplizierer hat durch Verwendung des Felds eine größere Chipfläche, während er vorzugsweise eine von 0(n) auf 0(log n) verringerte Multiplikationszeit hat.
Im Vergleich mit dem Multiplizierer, der den bekannten Wallace-Baum verwendet, der als schnellster Algorithmus für parallele Multiplikation bekannt war, wird die Chipfläche des Multiplizierers, der sowohl das Sprungfeld SAP und den modifizieten Wallace-Baum MWT verwendet, von 0(2n² log n) auf 0 (n² log n + 2n²) verringert, obgleich sowohl im bekannten Wallace-Baum und in diesem modifizieten Wallace-Baum MWT die Betriebszeit gleich 0 (log n) ist. Jedoch ist der modifizierte Wallace-Baum MWT in einem Bereich von weniger als 128Bits schneller in seiner Multiplikationsgeschwindigkeit als der bekannte und liefert folgende Wirkungen:
  • 1) Es wird eine schnelle Multiplikation mit einer Betriebszeit von 0 (log n) durchgeführt und die Regelmäßigkeit ist verbessert, so daß die Chipfläche minimiert ist und der Entwurf einfach wird, wodurch die Herstellungskosten sich verringern;
  • 2) Durch Verwendung des Sprungfelds SAP wird die Regelmäßigkeit verbessert und somit die Chipfläche verringert und der Aufbau wird einfach, wobei die Betriebszeit von 0 (log n) beibehalten wird;
  • 3) Durch Verwendung des modifizierten Wallace-Baums MWT wird die Betriebszeit durch Beseitigung des Bereitschaftszustands des Übertragausgangs verringert;
  • 4) Durch Verwendung des hybriden Präfix-Addierers HPA wird die Betriebszeit verringert und die Regelmäßigkeit verbessert, so daß die Chipfläche minimiert wird;
  • 5) Durch aufeinanderfolgende Anordnung der Zellen mit positivem Eingang und negativem Ausgang und der Zellen mit negativem Eingang und positivem Ausgang wird die Verzögerungszeit verringert und Anzahl der Tore wird ebenfalls verringert;
  • 6) Bei Vergleich mit einem das Feld verwendenden parallelen Multiplizierer wird die Betriebszeit von 0 (n) auf 0 (log n) verringert, obgleich seine Chipfläche groß ist. Bei weiterem Vergleich mit dem parallelen Multiplizierer, der lediglich den bekannten Wallace-Baum verwendet, hat der Multiplizierer, der sowohl das Sprungfeld SAP als auch den erfindungsgemäß modifzierten Wallace-Baum verwendet, eine von 0(2n² log n) auf 0 (n² log n + 2n²) minimierte Chipfläche und seine Betriebszeit wird im Bereich von weniger als 128 Bit schneller, ungeachtet der Betriebszeitkomplexität von 0 (log n);
  • 7) Somit wurden ein überlegener paralleler Multiplizierer und ein Addierer hoher Leistung entwickelt; und
  • 8) Durch Anwendung des erfindungsgemäßen paralellelen Multiplizierers bei der arithmetischen Logikeinheit (ALU), beim Bildtelegraphen, beim digitalen Signalverarbeitungssystem, beim Matrixmultiplizierer und einem Chip für spezielle Anwendungen kann deren Leistung verbessert werden.
Die Erfindung ist in keiner Weise auf die vorstehend beschriebene Ausführungsform beschränkt. Verschiedene Abänderungen der aufgeführten Ausführungsform sowie weitere Ausführungsformen der Erfindung ergeben sich für den Fachmann aus der Beschreibung der Erfindung und solche Abänderungen oder Ausführungen werden daher im Rahmen der anliegenden Ansprüche von der Erfindung mit umfaßt.

Claims (10)

1. Paralleler Multiplizierer mit einem Sprungfeld und einem modifizierten Wallace-Baum, gekennzeichnet durch:
einen modifzierten Booth-Codierer zum Codieren eines Multiplizierers gemäß einem modifizierten Booth-Algorithmus und zur Lieferung codierter Ausgänge;
ein Sprungfeld (FAP) zur Ausführung von Teilprodukten aus einem Multiplikanden und den codierten Ausgängen des modifizierten Booth-Codierers (MBE) und zur Addierung derselben nach Überspringen eines vorgegebenen Intervalls;
einen modifizierten Wallace-Baum (MWT) zum Addieren von binären Bits, die vom Sprungfeld mit hoher Geschwindigkeit geliefert werden; und
einen hybriden Präfix-Addierer zum Addieren zweier Endzeilen, die vom modifizierten Wallace-Baum geliefert werden.
2. Paralleler Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß das Sprungfeld aus einer ersten bis achten Zeilenaddiererzelle besteht, um die Anzahl von Teilproduktzeilen von n/2 auf n/log(n/2) zu reduzieren, und die Addiererzellen jeweils mit nächsten Addiererzellen nach Überspringen um n/(2log(n/2)) multipliziert werden.
3. Paralleler Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß der modifizierte Wallace-Baum (MWT) sich zusammensetzt aus:
drei ersten Volladdierern (FApn 61, 71, 81) zur Aufnahme der Multiplikationsausgänge des Sprungfelds (SAP);
einen zweiten Volladdierer (91) zum Addieren der Übertragausgänge (C) der drei ersten Addierer;
einen dritten Volladdierer (92) zum Addieren der Summenausgänge (S) der drei ersten Addierer;
einen vierten Volladdierer (93) zum Addieren der Summen- und Übertragausgänge (S, C) des zweiten (91) und dritten (92) Volladdierers; und
einen fünften Volladdierer (94) zum Addieren der Übertragausgänge (C) des vierten Volladdierers (93) und der Summenausgäge (S) des dritten (92) und des vierten (93) Volladdierers.
4. Paralleler Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß der hybride Präfix-Addierer aus pg-Zellen, bp-Zellen, bn-Zellen, weißen Zellen und Summenzellen besteht, die folgenden Gleichungen genügen: (i) pg-Zelle (pi,1)′ = (ai + bi)′ (gi,1)′ = (ai · bi)′ (ii) bp-Zelle (pj,2k+1)′ = (pi,2k · pj,2k)′ (gj,2k+1)′ = (pj,2k · gi,2k+gj,2k)′ (iii) bn-Zelle pj,2k = ((pi,2k-1)′ + (pj,2k-1)′)′ gj,2k = ((pj,2k-1)′ + (gi,2k-1)′ (gj,2k-1)′)′ (iv) Weiße Zelle pi,k = (pi,k-1)′ gi,k = (gi,k-1)′ (v) Summenzelle Si = ((ci + (pi,1)′ · (ci-1)′) ((gi,1)′ + (ci-1)′))′
5. Paralleler Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß das Sprungintervall im Sprungfeld gleich n/(2log(n/2)) sein soll, die Teilproduktzeilen eine Gruppe aus n/(2log(n/2)) bilden, die Anzahl der Sprünge log(n/2)-3 sein soll, und die Betriebszeitkomplexität der Sprünge gleich log(n/2)-2 sein soll.
6. Paralleler Multiplizierer nach Anspruch 3, dadurch gekennzeichnet, daß der modifizierte Wallace-Baum (MWT) besteht aus:
drei ersten Volladdierern (FApn 61, 71, 81) zum Addieren von Multiplikationswerten des Sprungfelds;
einen zweiten Volladdierer (91) zum Addieren von Übertragausgängen;
einen dritten Volladdierer (92) zum Addieren von Summenausgängen; und
einen vierten und fünften Volladdierer (93, 94) als Endstufe;
die drei ersten (61, 71, 81) Volladdierer und der vierte Volladdierer (93) Zellen mit positivem Eingang und negativem Ausgang umfassen; und
der zweite, dritte und fünfte Volladdierer (91, 92, 94) Zellen mit negativem Eingang und positivem Ausgang umfassen.
7. Paralleler Multiplizierer nach Anspruch 6, dadurch gekennzeichnet, daß die Ausgangszellen mit positivem Eingang und negativem Ausgang CMOS Transistoren umfassen, die folgenden Gleichungen genügen: Cout′ = (cin(a + b) + a · b)′Summe = (Cout′ (a + b + cin) + a · b · cin)′
8. Paralleler Multiplizierer nach Anspruch 6, dadurch gekennzeichnet, daß die Zellen mit negativem Eingang und positivem Ausgang CMOS Transistoren umfassen, die folgenden Gleichungen genügen: Cout = ((cin′ + a′ · b′) · (a′ + b′))Summe = ((Cout + a′ · b′ · cin′) · (a′ + b′ + cin′))′
9. Paralleler Multiplizierer mit einem Sprungfeld und einem modifzierten Wallace-Baum, gekennzeichnet durch:
einen modifizierten Booth-Codierer (MBE) zum Codieren eines Multiplizierers und Lieferung codierter Ausgänge entsprechend einem modifizierten Booth-Algorithmus;
ein Sprungfeld (SAP) zur Erzeugung von Teilprodukten durch einen Multiplikationsvorgang aus einem Multiplikanden und den codierten Ausgängen und Addierung der Teilprodukte nach Überspringen eines vorgegebenen Sprungintervalls;
einen modifizierten Wallace-Baum zum Addieren binärer Bits, die vom Sprungfeld geliefert werden; und
einen hybriden Präfix-Addierer zur Endaddition von zwei Zeilen, die vom modifizierten Wallace-Baum geliefert werden.
10. Paralleler Multiplizierer nach Anspruch 9, dadurch gekennzeichnet, daß der hybride Präfix-Addierer das Sprungfeld (SAP) und den modifizierten Wallace-Baum (MWT) als schnelle Allzweck-Addierer verwendet.
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