JPH083787B2 - 単位加算器および並列乗算器 - Google Patents
単位加算器および並列乗算器Info
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- JPH083787B2 JPH083787B2 JP63265351A JP26535188A JPH083787B2 JP H083787 B2 JPH083787 B2 JP H083787B2 JP 63265351 A JP63265351 A JP 63265351A JP 26535188 A JP26535188 A JP 26535188A JP H083787 B2 JPH083787 B2 JP H083787B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
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- G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路上で実現される単位加算器
および２進並列乗算器に係り、特に５入力３出力の単位
加算器および演算速度の高速化が可能な二進木加算方式
を用いた並列乗算器の回路構成に関する。
および２進並列乗算器に係り、特に５入力３出力の単位
加算器および演算速度の高速化が可能な二進木加算方式
を用いた並列乗算器の回路構成に関する。
（従来の技術） VLSI（超大規模集積回路）上で２進並列乗算器を実現
する場合、（１）２次のブースのアルゴリズム、（２）
全加算器を縦、横に配置したキャリーセーブ方式を用い
るのが普通であり、これらの技術は、例えばNIKKEI ELE
CTRONICS 1978.5.29号,P.76〜89「LSI化が進む並列演算
方式による乗算器の回路方式を見る」に記載されてい
る。
する場合、（１）２次のブースのアルゴリズム、（２）
全加算器を縦、横に配置したキャリーセーブ方式を用い
るのが普通であり、これらの技術は、例えばNIKKEI ELE
CTRONICS 1978.5.29号,P.76〜89「LSI化が進む並列演算
方式による乗算器の回路方式を見る」に記載されてい
る。
上記２次のブースのアルゴリズムを用いることによ
り、演算段数を削減でき、上記キャリーセーブ方式を用
いることにより、LSIに適したパターンの規則性を高め
ることができる。しかし、演算速度を重要視した場合、
上記（２）のキャリーセーブ方式は最適ではなく、二進
木加算を行うワラス（Wallace;人名）の加算方式の方が
優れている。
り、演算段数を削減でき、上記キャリーセーブ方式を用
いることにより、LSIに適したパターンの規則性を高め
ることができる。しかし、演算速度を重要視した場合、
上記（２）のキャリーセーブ方式は最適ではなく、二進
木加算を行うワラス（Wallace;人名）の加算方式の方が
優れている。
また、LSIの応用分野の拡大、ディジタルプロセッシ
ングの発展に伴い、ディジタル演算LSIに対する高速化
の要求は高まる一方である。
ングの発展に伴い、ディジタル演算LSIに対する高速化
の要求は高まる一方である。
しかし、ワラスの加算方式では、演算段数を削減でき
るものの、LSI化した場合のレイアウトパターンが複雑
なものとなってしまう。特に、扱う桁数が増加するにし
たがってパターンの複雑さは増加する傾向にある。この
パターンの複雑の増加は、LSI内の各画素間を接続する
配線の増加に表われてくる。
るものの、LSI化した場合のレイアウトパターンが複雑
なものとなってしまう。特に、扱う桁数が増加するにし
たがってパターンの複雑さは増加する傾向にある。この
パターンの複雑の増加は、LSI内の各画素間を接続する
配線の増加に表われてくる。
現在のLSI技術を考えると、演算の高速化の問題は、
素子自体の速度増加もさることながら、素子間の配線に
よる配線容量の削減に大きく依存している。従って、演
算器の高速化を図るにも配線長の最小化あるいは抑制、
配線容量の削減、レイアウト構成の規則化も考えていか
なければならない。
素子自体の速度増加もさることながら、素子間の配線に
よる配線容量の削減に大きく依存している。従って、演
算器の高速化を図るにも配線長の最小化あるいは抑制、
配線容量の削減、レイアウト構成の規則化も考えていか
なければならない。
従来のワラスの加算方式を採用した乗算器は、全加算
器を基本構成としており、32ビット以上の大規模な乗算
器では、配線が余りにも複雑化してしまい、複雑化した
配線にレイアウトが対応できない、あるいは、できたと
しても、その対応に膨大な時間を要するので、実際のLS
Iには用いられていなかった。
器を基本構成としており、32ビット以上の大規模な乗算
器では、配線が余りにも複雑化してしまい、複雑化した
配線にレイアウトが対応できない、あるいは、できたと
しても、その対応に膨大な時間を要するので、実際のLS
Iには用いられていなかった。
最近では、コンピュータにより支援された設計（CA
D）技術の発展により上記レイアウトを行うことも考え
られるが、このCAD技術では、前述した配線長の最小化
あるいは抑制が難しく、配線容量の増大によるLSI特性
の劣化を招いてしまう。この傾向は、演算規模が大きく
なればなる程、顕著になってくる。
D）技術の発展により上記レイアウトを行うことも考え
られるが、このCAD技術では、前述した配線長の最小化
あるいは抑制が難しく、配線容量の増大によるLSI特性
の劣化を招いてしまう。この傾向は、演算規模が大きく
なればなる程、顕著になってくる。
（発明が解決しようとする課題） 本発明は、上記したように従来のワラスの加算方式を
採用した乗算器は、LSI化した場合のレイアウトパター
ンが複雑なものとなってしまい、大規模な乗算器では、
配線が余りにも複雑化してしまい、配線長の最小化ある
いは抑制が難しく、配線容量の増大によるLSI特性の劣
化を招いてしまう問題がある点を解決すべくなされたも
ので、従来のワラスの加算方式よりも演算段数が少な
く、レイアウトパターンの規則性が高くてレイアウトが
簡単になり、配線長の最小化あるいは抑制が可能とな
り、配線容量の削減による演算の高速化が可能となり、
特に32ビット以上の大規模高速乗算器に好適な並列乗算
器を提供することを目的とする。
採用した乗算器は、LSI化した場合のレイアウトパター
ンが複雑なものとなってしまい、大規模な乗算器では、
配線が余りにも複雑化してしまい、配線長の最小化ある
いは抑制が難しく、配線容量の増大によるLSI特性の劣
化を招いてしまう問題がある点を解決すべくなされたも
ので、従来のワラスの加算方式よりも演算段数が少な
く、レイアウトパターンの規則性が高くてレイアウトが
簡単になり、配線長の最小化あるいは抑制が可能とな
り、配線容量の削減による演算の高速化が可能となり、
特に32ビット以上の大規模高速乗算器に好適な並列乗算
器を提供することを目的とする。
また、本発明は、例えば上記並列乗算器の基本構成要
素として用いられる高速の５入力３出力の加算器として
好適な単位加算器を提供することを目的とする。
素として用いられる高速の５入力３出力の加算器として
好適な単位加算器を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の単位加算器は、加算対象となる２進数のある
桁の４つの入力のうちの相異なる組合わせの２つの入力
あるいは３つの入力がそれぞれ対応して入力する複数個
の一段のゲート回路と、この複数個のゲート回路の出力
のうちの一部を論理処理して上位桁へのキャリ出力を生
成する一段または二段のゲート回路と、上記複数個のゲ
ート回路の出力のうちの残りと下位桁からのキャリ入力
とを論理処理して和出力を生成する二段のゲート回路と
を具備することを特徴とする。
桁の４つの入力のうちの相異なる組合わせの２つの入力
あるいは３つの入力がそれぞれ対応して入力する複数個
の一段のゲート回路と、この複数個のゲート回路の出力
のうちの一部を論理処理して上位桁へのキャリ出力を生
成する一段または二段のゲート回路と、上記複数個のゲ
ート回路の出力のうちの残りと下位桁からのキャリ入力
とを論理処理して和出力を生成する二段のゲート回路と
を具備することを特徴とする。
また、本発明の並列乗算器は、上記単位加算器を構成
単位として、二進木状に加算を行なう並列乗算器アレイ
を構成してなることを特徴とする。
単位として、二進木状に加算を行なう並列乗算器アレイ
を構成してなることを特徴とする。
（作用） 上記単位加算器は、４つの入力から和出力までの通過
ゲート段数は三段であり、従来の全加算器を用いて５入
力３出力の単位加算器を実現する場合に通過ゲート段数
は四段であるのと比べて、通過ゲート段数が3/4倍に低
減しており、高速化が可能になる。
ゲート段数は三段であり、従来の全加算器を用いて５入
力３出力の単位加算器を実現する場合に通過ゲート段数
は四段であるのと比べて、通過ゲート段数が3/4倍に低
減しており、高速化が可能になる。
また、４つの入力から和出力までの通過ゲート段数と
キャリ出力までの通過ゲート段数との違いは１段だけで
あり、上記両出力の時間差は殆んどなく、この単位加算
器を応用した演算回路の高速化を可能とする。また、上
記したように通過ゲート段数との違いが少ないので、回
路パターンの対称性に優れ、コンパクトなレイアウトが
可能になる。
キャリ出力までの通過ゲート段数との違いは１段だけで
あり、上記両出力の時間差は殆んどなく、この単位加算
器を応用した演算回路の高速化を可能とする。また、上
記したように通過ゲート段数との違いが少ないので、回
路パターンの対称性に優れ、コンパクトなレイアウトが
可能になる。
また、上記並列乗算器は、上記したような高速の５入
力３出力の単位加算器を構成単位として、二進木状に組
み合わせて並列乗算器アレイを構成しているので、全加
算器を基本構成とした従来のワラスの加算方式よりも演
算段数が少なく、レイアウトパターンの規則性が高くて
レイアウトが簡単になり、配線長の最小化あるいは抑制
が可能となり、配線容量の削減による演算の高速化が可
能となり、特に32ビット以上の大規模高速乗算器に好適
となる。
力３出力の単位加算器を構成単位として、二進木状に組
み合わせて並列乗算器アレイを構成しているので、全加
算器を基本構成とした従来のワラスの加算方式よりも演
算段数が少なく、レイアウトパターンの規則性が高くて
レイアウトが簡単になり、配線長の最小化あるいは抑制
が可能となり、配線容量の削減による演算の高速化が可
能となり、特に32ビット以上の大規模高速乗算器に好適
となる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図に示す単位加算器は、加算対象となる２進数の
ある桁の４つの入力X0〜X3のうちの相異なる組合わせの
３つの入力（X0〜X2）、（X1〜X3）、（X2〜X0）、（X3
〜X1）がそれぞれ対応して入力し、論理積をとる４組の
ナンド回路G11〜G14と、この４組の第１のナンド回路G1
1〜G14の各出力の論理積をとって上位桁への第１のキャ
リ出力Coutを生成するナンド回路G2と、４つの入力X0〜
X3の論理和をとるノア回路G3と、４つの入力X0〜X3のう
ちの相異なる組合わせの２つの入力（X0、X1）、（X2、
X3）がそれぞれ対応して入力し、排他的論理和をとる２
組の排他的オア回路G41、G42と、この２組の排他的オア
回路G41、G42の各出力の排他的論理和をとる排他的ノア
回路G5と、この排他的オア回路G5の出力と下位桁からの
キャリ入力Cinとの排他的論理和をとって和出力Ｓを生
成する論理和をとる排他的ノア回路G6と、排他的オア回
路G5の出力と下位桁からのキャリ入力Cinとの論理和を
とるノア回路G7と、このノア回路G7の出力とノア回路G3
の出力との論理和をとって上位桁への第２のキャリ出力
Ｃを生成するノア回路G8とからなる。
ある桁の４つの入力X0〜X3のうちの相異なる組合わせの
３つの入力（X0〜X2）、（X1〜X3）、（X2〜X0）、（X3
〜X1）がそれぞれ対応して入力し、論理積をとる４組の
ナンド回路G11〜G14と、この４組の第１のナンド回路G1
1〜G14の各出力の論理積をとって上位桁への第１のキャ
リ出力Coutを生成するナンド回路G2と、４つの入力X0〜
X3の論理和をとるノア回路G3と、４つの入力X0〜X3のう
ちの相異なる組合わせの２つの入力（X0、X1）、（X2、
X3）がそれぞれ対応して入力し、排他的論理和をとる２
組の排他的オア回路G41、G42と、この２組の排他的オア
回路G41、G42の各出力の排他的論理和をとる排他的ノア
回路G5と、この排他的オア回路G5の出力と下位桁からの
キャリ入力Cinとの排他的論理和をとって和出力Ｓを生
成する論理和をとる排他的ノア回路G6と、排他的オア回
路G5の出力と下位桁からのキャリ入力Cinとの論理和を
とるノア回路G7と、このノア回路G7の出力とノア回路G3
の出力との論理和をとって上位桁への第２のキャリ出力
Ｃを生成するノア回路G8とからなる。
一方、第２図に示す単位加算器は、加算対象となる２
進数のある桁の４つの入力X0〜X3のうちの相異なる組合
わせの２つの入力（X0、X1）、（X2、X3）がそれぞれ対
応して入力し、論理和をとる２組のオア回路G211、G212
と、この２組のオア回路G211、G212の各出力の論理積を
とるナンド回路G221と、このナンド回路G221の出力を反
転して上位桁への第１のキャリ出力Coutを生成するイン
バータ回路G222と、４つの入力X0〜X3のうちの相異なる
組合わせの２つの入力（X0、X1）、（X2、X3）がそれぞ
れ対応して入力し、排他的論理和をとる２組の排他的オ
ア回路G231、G232と、この２組の排他的オア回路G231、
G232の各出力の排他的論理和をとる排他的オア回路G24
と、この排他的オア回路G24の出力と下位桁からのキャ
リ入力Cinとの排他的論理和をとって和出力Ｓを生成す
る排他的オア回路G25と、排他的オア回路G24の出力と下
位桁からのキャリ入力Cinとの論理積をとるナンド回路G
26と、４つの入力のうちの相異なる組合わせの２つの入
力（X0、X1）、（X2、X3）がそれぞれ対応して入力し、
論理積をとる２組のアンド回路G271、G272と、この２組
のアンド回路G271、G272の各出力の論理和をとるノア回
路G28と、このノア回路G28の出力と排他的オア回路G24
の出力との論理和をとるオア回路G29と、このオア回路G
29の出力とナンド回路G26の出力との論理積をとって上
位桁への第２のキャリ出力Ｃを生成するナンド回路G30
とからなる。
進数のある桁の４つの入力X0〜X3のうちの相異なる組合
わせの２つの入力（X0、X1）、（X2、X3）がそれぞれ対
応して入力し、論理和をとる２組のオア回路G211、G212
と、この２組のオア回路G211、G212の各出力の論理積を
とるナンド回路G221と、このナンド回路G221の出力を反
転して上位桁への第１のキャリ出力Coutを生成するイン
バータ回路G222と、４つの入力X0〜X3のうちの相異なる
組合わせの２つの入力（X0、X1）、（X2、X3）がそれぞ
れ対応して入力し、排他的論理和をとる２組の排他的オ
ア回路G231、G232と、この２組の排他的オア回路G231、
G232の各出力の排他的論理和をとる排他的オア回路G24
と、この排他的オア回路G24の出力と下位桁からのキャ
リ入力Cinとの排他的論理和をとって和出力Ｓを生成す
る排他的オア回路G25と、排他的オア回路G24の出力と下
位桁からのキャリ入力Cinとの論理積をとるナンド回路G
26と、４つの入力のうちの相異なる組合わせの２つの入
力（X0、X1）、（X2、X3）がそれぞれ対応して入力し、
論理積をとる２組のアンド回路G271、G272と、この２組
のアンド回路G271、G272の各出力の論理和をとるノア回
路G28と、このノア回路G28の出力と排他的オア回路G24
の出力との論理和をとるオア回路G29と、このオア回路G
29の出力とナンド回路G26の出力との論理積をとって上
位桁への第２のキャリ出力Ｃを生成するナンド回路G30
とからなる。
上記した第１図および第２図に示す単位加算器は、そ
れぞれの動作が第３図に示す真理値表により表わされ、
それぞれ５入力（X0〜X3、Cin）３出力（Ｓ、Ｃ、Cou
t）の単位加算器としての機能が実現されている。な
お、第３図において、中央の（S,C,Cout）の組が第１図
の真理値表であり、右端の（S,C,Cout）の組が第２図の
真理値表である。
れぞれの動作が第３図に示す真理値表により表わされ、
それぞれ５入力（X0〜X3、Cin）３出力（Ｓ、Ｃ、Cou
t）の単位加算器としての機能が実現されている。な
お、第３図において、中央の（S,C,Cout）の組が第１図
の真理値表であり、右端の（S,C,Cout）の組が第２図の
真理値表である。
また、上記単位加算器によれば、４つの入力X0〜X3か
ら和出力Ｓまでの排他的論理和回路の通過段数は三段で
ある。
ら和出力Ｓまでの排他的論理和回路の通過段数は三段で
ある。
これに対して、第９図に示すように、従来の全加算器
FAを二段用いて５入力３出力の単位加算器を実現する
と、図示の如く、排他的論理和回路E01〜E04、アンド回
路A1〜A4、オア回路OR1、OR2が接続され、入力X0、X1か
ら和出力Ｓまでの排他的論理和回路の通過段数は四段に
なる。
FAを二段用いて５入力３出力の単位加算器を実現する
と、図示の如く、排他的論理和回路E01〜E04、アンド回
路A1〜A4、オア回路OR1、OR2が接続され、入力X0、X1か
ら和出力Ｓまでの排他的論理和回路の通過段数は四段に
なる。
従って、本発明の単位加算器は、第９図の加算器に比
べて、通過ゲート段数が3/4倍に低減しており、高速化
が可能になる。また、本発明の単位加算器は、４つの入
力から和出力までの通過ゲート段数とキャリ出力までの
通過ゲート段数との違いは１段だけであり、上記両出力
の時間差は殆んどなく、この単位加算器を応用した演算
回路の高速化を可能とする。また、上記したように通過
ゲート段数との違いが少ないので、回路パターンの対称
性に優れ、コンパクトなレイアウトが可能になる。
べて、通過ゲート段数が3/4倍に低減しており、高速化
が可能になる。また、本発明の単位加算器は、４つの入
力から和出力までの通過ゲート段数とキャリ出力までの
通過ゲート段数との違いは１段だけであり、上記両出力
の時間差は殆んどなく、この単位加算器を応用した演算
回路の高速化を可能とする。また、上記したように通過
ゲート段数との違いが少ないので、回路パターンの対称
性に優れ、コンパクトなレイアウトが可能になる。
第４図は、上記したような本発明の単位加算器WADを
構成単位として二進木状に組合わせて構成した並列乗算
器アレイを示しており、例えば16項目の３ビットの２進
データ（Z0，Y0，X0）〜（Z15，Y15，X15）を連続する
４項目毎に４グループに分け、各グループの対応する桁
のビット（X0〜X3）〜（X12〜X15）、（Y0〜Y3）〜（Y
12〜Y15）、（Z0〜Z3）〜（Z12〜Z15）をそれぞれ第１
層目の単位加算器411〜4112の４つの入力となる。そし
て、ある桁における第１層目の２組の単位加算器の和出
力Ｓは、第２層目の単位加算器4113，4115，4117のうち
の同一桁の単位加算器の入力となり、第１層目の２組の
単位加算器の各々の第２のキャリ出力Ｃは、１つ上位桁
の第２層目の単位加算器の入力となる。
構成単位として二進木状に組合わせて構成した並列乗算
器アレイを示しており、例えば16項目の３ビットの２進
データ（Z0，Y0，X0）〜（Z15，Y15，X15）を連続する
４項目毎に４グループに分け、各グループの対応する桁
のビット（X0〜X3）〜（X12〜X15）、（Y0〜Y3）〜（Y
12〜Y15）、（Z0〜Z3）〜（Z12〜Z15）をそれぞれ第１
層目の単位加算器411〜4112の４つの入力となる。そし
て、ある桁における第１層目の２組の単位加算器の和出
力Ｓは、第２層目の単位加算器4113，4115，4117のうち
の同一桁の単位加算器の入力となり、第１層目の２組の
単位加算器の各々の第２のキャリ出力Ｃは、１つ上位桁
の第２層目の単位加算器の入力となる。
同様に、上記ある桁における第１層目の残りの２組の
単位加算器の和出力Ｓは、第２層目の単位加算器4114，
4116，4118のうちの同一桁の単位加算器の入力となり、
第１層目の２組の単位加算器の各々の第２のキャリ出力
Ｃは、１つ上位桁の第２層目の単位加算器の入力とな
る。そして、上記第２層目の単位加算器4113〜4118のう
ちの同一桁の２組の単位加算器の和出力Ｓは、第３層目
の単位加算器4119〜4121のうちの同一桁の単位加算器の
入力となり、第２層目の単位加算器の各々の第２のキャ
リ出力Ｃは、第３層目の単位加算器4119〜4121のうちの
１つ上位桁の第３層目の単位加算器の入力となる。
単位加算器の和出力Ｓは、第２層目の単位加算器4114，
4116，4118のうちの同一桁の単位加算器の入力となり、
第１層目の２組の単位加算器の各々の第２のキャリ出力
Ｃは、１つ上位桁の第２層目の単位加算器の入力とな
る。そして、上記第２層目の単位加算器4113〜4118のう
ちの同一桁の２組の単位加算器の和出力Ｓは、第３層目
の単位加算器4119〜4121のうちの同一桁の単位加算器の
入力となり、第２層目の単位加算器の各々の第２のキャ
リ出力Ｃは、第３層目の単位加算器4119〜4121のうちの
１つ上位桁の第３層目の単位加算器の入力となる。
また、各層において、下位桁の単位加算器の第１のキ
ャリ出力Coutは、１つ上位桁の単位加算器のキャリ入力
Cinとなる。なお、第１のキャリ出力Coutと第２のキャ
リ出力Ｃとを入れ替えて使用してもよい。
ャリ出力Coutは、１つ上位桁の単位加算器のキャリ入力
Cinとなる。なお、第１のキャリ出力Coutと第２のキャ
リ出力Ｃとを入れ替えて使用してもよい。
上記並列乗算器アレイにおいては、二進木状構成の最
上層に相当する第３層目の単位加算器4119〜4121から、
それぞれ対応する桁の和出力Si−１〜Si＋１およびキャ
リ出力Ci−１〜Ci＋１が得られる。
上層に相当する第３層目の単位加算器4119〜4121から、
それぞれ対応する桁の和出力Si−１〜Si＋１およびキャ
リ出力Ci−１〜Ci＋１が得られる。
第５図は、第４図に示したように単位加算器を構成単
位として二進木状に組合わせて並列乗算器アレイを構成
し、且つ、２次のブースのアルゴリズムを適用した32ビ
ットの並列乗算器を示している。この32ビットの並列乗
算器のブロック構成自体はよく知られており、第４図に
示したように、各ビット毎に最大７つの単位加算器が必
要である。
位として二進木状に組合わせて並列乗算器アレイを構成
し、且つ、２次のブースのアルゴリズムを適用した32ビ
ットの並列乗算器を示している。この32ビットの並列乗
算器のブロック構成自体はよく知られており、第４図に
示したように、各ビット毎に最大７つの単位加算器が必
要である。
ここで、１は被乗数、２は乗数、３および４はデータ
バッファ、6a〜6dおよび8a〜8dは２次のブースのアルゴ
リズムを適用するのに必要なデコーダおよびこのデコー
ダの出力により選択制御されるセレクタ、9a〜9d、12
a、12b、15はビット幅方向に前記単位加算器が複数個配
置された加算器列であり、全体として二進木状に三階層
をなすように接続されている。この場合、第１層目の加
算器列9a〜9dは、それぞれ第６図に示すように、単位加
算器WADのみが39個配置されてなり、同様に第２層目の
加算器列12aおよび12bも、それぞれ第６図に示すよう
に、単位加算器WADのみが39個配置されてなり、最上層
に相当する第３層目の加算器列15は、第７図に示すよう
に、単位加算器WADのみが47個配置されており、これら
の各加算器列9a〜9d、12a、12b、15のパターンレイアウ
トは簡単である。17は最終結果を計算する高速２入力加
算器であり、通常はキャリ先取り、キャリ選択方式の加
算器等が用いられる。また、符号の補正が必要な場合
は、この高速２入力加算器で行う。
バッファ、6a〜6dおよび8a〜8dは２次のブースのアルゴ
リズムを適用するのに必要なデコーダおよびこのデコー
ダの出力により選択制御されるセレクタ、9a〜9d、12
a、12b、15はビット幅方向に前記単位加算器が複数個配
置された加算器列であり、全体として二進木状に三階層
をなすように接続されている。この場合、第１層目の加
算器列9a〜9dは、それぞれ第６図に示すように、単位加
算器WADのみが39個配置されてなり、同様に第２層目の
加算器列12aおよび12bも、それぞれ第６図に示すよう
に、単位加算器WADのみが39個配置されてなり、最上層
に相当する第３層目の加算器列15は、第７図に示すよう
に、単位加算器WADのみが47個配置されており、これら
の各加算器列9a〜9d、12a、12b、15のパターンレイアウ
トは簡単である。17は最終結果を計算する高速２入力加
算器であり、通常はキャリ先取り、キャリ選択方式の加
算器等が用いられる。また、符号の補正が必要な場合
は、この高速２入力加算器で行う。
第８図は、第４図に示したように単位加算器を構成単
位として二進木状に組合わせて並列乗算器アレイを構成
した32ビットの並列乗算器を示しており、２次のブース
のアルゴリズムを適用していない。この32ビットの並列
乗算器のブロック構成自体はよく知られており、各ビッ
ト毎に最大32項目の加算を行う必要がある。
位として二進木状に組合わせて並列乗算器アレイを構成
した32ビットの並列乗算器を示しており、２次のブース
のアルゴリズムを適用していない。この32ビットの並列
乗算器のブロック構成自体はよく知られており、各ビッ
ト毎に最大32項目の加算を行う必要がある。
ここで、１は被乗数、２は乗数、３および４はデータ
バッファ、9a〜9h、12a〜12d、15a、15b、17はビット幅
方向に単位加算器WADが複数個配置された加算器列であ
り、全体として二進木状に四階層をなすように接続され
ている。この場合、9a〜9hは第１層目の加算器列、12a
〜12dは第２層目の加算器列、15aおよび15bは第３層目
の加算器列、18は最上層に相当する第４層目の加算器列
である。20は最終結果を計算する高速２入力加算器であ
る。
バッファ、9a〜9h、12a〜12d、15a、15b、17はビット幅
方向に単位加算器WADが複数個配置された加算器列であ
り、全体として二進木状に四階層をなすように接続され
ている。この場合、9a〜9hは第１層目の加算器列、12a
〜12dは第２層目の加算器列、15aおよび15bは第３層目
の加算器列、18は最上層に相当する第４層目の加算器列
である。20は最終結果を計算する高速２入力加算器であ
る。
上記したような第５図および第８図に示す並列乗算器
は、前記したような高速の５入力３出力の単位加算器WA
Dを構成単位として二進木状に組合わせて並列乗算器ア
レイを構成しているので、全加算器FAを基本構成とした
従来のワラスの加算方式よりも演算段数が少なくなる。
即ち、前述したように、第１図あるいは第２図に示した
本発明の単位加算器WADを基本構成とすれば、第９図に
示した全加算器FAを二段接続した単位加算器を基本構成
とする場合に比べて、排他的論理和回路の通過段数が3/
4倍に低減（全体として各桁毎に排他的論理和回路が三
段分）しており、高速化が可能になる。しかも、上記し
たような本発明の並列乗算器は、レイアウトパターンの
規則性が高くてレイアウトが簡単になり、配線長の最小
化あるいは抑制が可能となり、配線容量の削減による演
算の高速化が可能となるので、特に32ビット以上の大規
模高速乗算器に好適となる。
は、前記したような高速の５入力３出力の単位加算器WA
Dを構成単位として二進木状に組合わせて並列乗算器ア
レイを構成しているので、全加算器FAを基本構成とした
従来のワラスの加算方式よりも演算段数が少なくなる。
即ち、前述したように、第１図あるいは第２図に示した
本発明の単位加算器WADを基本構成とすれば、第９図に
示した全加算器FAを二段接続した単位加算器を基本構成
とする場合に比べて、排他的論理和回路の通過段数が3/
4倍に低減（全体として各桁毎に排他的論理和回路が三
段分）しており、高速化が可能になる。しかも、上記し
たような本発明の並列乗算器は、レイアウトパターンの
規則性が高くてレイアウトが簡単になり、配線長の最小
化あるいは抑制が可能となり、配線容量の削減による演
算の高速化が可能となるので、特に32ビット以上の大規
模高速乗算器に好適となる。
［発明の効果］ 上述したように本発明の並列乗算器によれば、従来の
ワラスの加算方式よりも演算段数が少なく、レイアウト
パターンの規則性が高くてレイアウトが簡単になり、配
線長の最小化あるいは抑制が可能となり、配線容量の削
減による演算の高速化が可能となり、特に32ビット以上
の大規模高速乗算器に好適である。
ワラスの加算方式よりも演算段数が少なく、レイアウト
パターンの規則性が高くてレイアウトが簡単になり、配
線長の最小化あるいは抑制が可能となり、配線容量の削
減による演算の高速化が可能となり、特に32ビット以上
の大規模高速乗算器に好適である。
また、本発明の単位加算器によれば、例えば上記並列
乗算器の基本構成要素として用いられる高速の５入力３
出力の加算器として好適である。
乗算器の基本構成要素として用いられる高速の５入力３
出力の加算器として好適である。
第１図は本発明の単位加算器の一実施例を示す回路図、
第２図は本発明の単位加算器の他の実施例を示す回路
図、第３図は第１図および第２図の単位加算器の動作の
真理値を表わす図、第４図は本発明の並列乗算器で用い
られる乗算器アレイの一実施例を示すブロック図、第５
図は第４図の並列乗算器アレイを用いて２次のブースの
アルゴリズムを適用した32ビットの並列乗算器の一実施
例を示すブロック図、第６図は第５図中の第１層目の加
算器列および第２層目の加算器列の一実施例をそれぞれ
示すブロック図、第７図は第５図中の第３層目の加算器
列の一実施例を示すブロック図、第８図は第４図の乗算
器アレイを用いて２次のブースのアルゴリズムを適用し
ない32ビットの並列乗算器の一実施例を示すブロック
図、第９図は従来の全加算器を用いた５入力３出力の単
位加算器を示す回路図である。 X0〜X3……４つの入力、G11〜G14、G2……ナンド回路、
G3、G7、G8……ノア回路、G41、G42……排他的オア回
路、G5、G6……排他的ノア回路、Cin……キャリ入力、C
out……第１のキャリ出力、Ｃ……第２のキャリ出力、
Ｓ……和出力、G211、G212、G29……オア回路、G221、G
26、G30……ナンド回路、G222……インバータ回路、G23
1、G232、G24、G25……排他的オア回路、G271、G272…
…アンド回路、G28……ノア回路、EAD……５入力３出力
の単位加算器、１……被乗数、２……乗数、３、４……
データバッファ、6a〜6d……デコーダ、8a〜8d……セレ
クタ、9a〜9h……第１層目の加算器列、12a〜12d……第
２層目の加算器列、15、15a、15b……第３層目の加算器
列、18……第４層目の加算器列、17、20……最終加算器
（高速２入力加算器）。
第２図は本発明の単位加算器の他の実施例を示す回路
図、第３図は第１図および第２図の単位加算器の動作の
真理値を表わす図、第４図は本発明の並列乗算器で用い
られる乗算器アレイの一実施例を示すブロック図、第５
図は第４図の並列乗算器アレイを用いて２次のブースの
アルゴリズムを適用した32ビットの並列乗算器の一実施
例を示すブロック図、第６図は第５図中の第１層目の加
算器列および第２層目の加算器列の一実施例をそれぞれ
示すブロック図、第７図は第５図中の第３層目の加算器
列の一実施例を示すブロック図、第８図は第４図の乗算
器アレイを用いて２次のブースのアルゴリズムを適用し
ない32ビットの並列乗算器の一実施例を示すブロック
図、第９図は従来の全加算器を用いた５入力３出力の単
位加算器を示す回路図である。 X0〜X3……４つの入力、G11〜G14、G2……ナンド回路、
G3、G7、G8……ノア回路、G41、G42……排他的オア回
路、G5、G6……排他的ノア回路、Cin……キャリ入力、C
out……第１のキャリ出力、Ｃ……第２のキャリ出力、
Ｓ……和出力、G211、G212、G29……オア回路、G221、G
26、G30……ナンド回路、G222……インバータ回路、G23
1、G232、G24、G25……排他的オア回路、G271、G272…
…アンド回路、G28……ノア回路、EAD……５入力３出力
の単位加算器、１……被乗数、２……乗数、３、４……
データバッファ、6a〜6d……デコーダ、8a〜8d……セレ
クタ、9a〜9h……第１層目の加算器列、12a〜12d……第
２層目の加算器列、15、15a、15b……第３層目の加算器
列、18……第４層目の加算器列、17、20……最終加算器
（高速２入力加算器）。
Claims (5)
- 【請求項１】加算対象となる２進数のある桁の４つの入
力のうちの相異なる組合わせの３つの入力がそれぞれ対
応して入力し論理積の否定をとる４組の第１のゲート回
路と、 この４組の第１のゲート回路の各出力の論理積の否定を
とって上位桁への第１のキャリ出力を生成する第２のゲ
ート回路と、 前記４つの入力の論理和の否定をとる第３のゲート回路
と、 前記４つの入力のうちの相異なる組合わせの２つの入力
がそれぞれ対応して入力し排他的論理和をとる２組の第
４のゲート回路と、 この２組の第４のゲート回路の各出力の排他的論理和の
否定をとる第５のゲート回路と、 この第５のゲート回路の出力と下位桁からのキャリ入力
との排他的論理和の否定をとって和出力を生成する第６
のゲート回路と、 前記第５のゲート回路の出力と下位桁からのキャリ入力
との論理和の否定をとる第７のゲート回路と、 この第７のゲート回路の出力と前記第３のゲート回路の
出力との論理和の否定をとって上位桁への第２のキャリ
出力を生成する第８のゲート回路と を具備することを特徴とする単位加算器。 - 【請求項２】加算対象となる２進数のある桁の４つの入
力のうちの相異なる組合わせの２つの入力がそれぞれ対
応して入力し論理和をとる２組の第１のゲート回路と、 この２組の第１のゲート回路の各出力の論理積をとって
上位桁への第１のキャリ出力を生成する第２のゲート回
路と、 前記４つの入力のうちの相異なる組合わせの２つの入力
がそれぞれ対応して入力し排他的論理和をとる２組の第
３のゲート回路と、 この２組の第３のゲート回路の各出力の排他的論理和を
とる第４のゲート回路と、 この第４のゲート回路の出力と下位桁からのキャリ入力
との排他的論理和をとって和出力を生成する第５のゲー
ト回路と、 前記第４のゲート回路の出力と下位桁からのキャリ入力
との論理積の否定をとる第６のゲート回路と、 前記４つの入力のうちの相異なる組合わせの２つの入力
がそれぞれ対応して入力し論理積をとる２組の第７のゲ
ート回路と、 この２組の第７のゲート回路の各出力の論理和の否定を
とる第８のゲート回路と、 この第８のゲート回路の出力と前記第４のゲート回路の
出力との論理和をとる第９のゲート回路と、 この第９のゲート回路の出力と前記第６のゲート回路の
出力との論理積の否定をとって上位桁への第２のキャリ
出力を生成する第10のゲート回路と を具備することを特徴とする単位加算器。 - 【請求項３】請求項１記載の単位加算器を二進木状に組
合わせることにより並列乗算器アレイを構成し、 第ｉ（ｉ＝1,2…）層目の単位加算器列のうちのある桁
における２組の単位加算器の各々の和出力は、第ｉ＋１
層目の単位加算器列のうちの同一桁の単位加算器の入力
となり、 前記２組の単位加算器の各々の第１または第２のキャリ
出力は、前記第ｉ＋１層目の単位加算器列のうちの１つ
上位桁の単位加算器の入力となり、 前記２組の単位加算器の各々の第２または第１のキャリ
出力は、前記第ｉ層目の単位加算器列のうちの１つ上位
桁の単位加算器の入力となる ことを特徴とする並列乗算器。 - 【請求項４】請求項２記載の単位加算器を二進木状に組
合わせることにより並列乗算器アレイを構成し、 第ｉ（ｉ＝1,2…）層目の単位加算器列のうちのある桁
における２組の単位加算器の各々の和出力は、第ｉ＋１
層目の単位加算器列のうちの同一桁の単位加算器の入力
となり、 前記２組の単位加算器の各々の第１または第２のキャリ
出力は、前記第ｉ＋１層目の単位加算器列のうちの１つ
上位桁の単位加算器の入力となり、 前記２組の単位加算器の各々の第２または第１のキャリ
出力は、前記第ｉ層目の単位加算器列のうちの１つ上位
桁の単位加算器の入力となる ことを特徴とする並列乗算器。 - 【請求項５】請求項３または４記載の並列乗算器に２次
のブースのアルゴリズムを適用したことを特徴とする並
列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265351A JPH083787B2 (ja) | 1988-10-21 | 1988-10-21 | 単位加算器および並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265351A JPH083787B2 (ja) | 1988-10-21 | 1988-10-21 | 単位加算器および並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112020A JPH02112020A (ja) | 1990-04-24 |
| JPH083787B2 true JPH083787B2 (ja) | 1996-01-17 |
Family
ID=17415970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265351A Expired - Fee Related JPH083787B2 (ja) | 1988-10-21 | 1988-10-21 | 単位加算器および並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083787B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920006323B1 (ko) * | 1990-05-31 | 1992-08-03 | 삼성전자 주식회사 | 스킵(Skip)배열과 수정형 월리스(Wallace)트리를 사용하는 병렬 승산기 |
| JP2597736B2 (ja) * | 1990-07-17 | 1997-04-09 | 株式会社東芝 | 高速乗算器 |
| US5576765A (en) * | 1994-03-17 | 1996-11-19 | International Business Machines, Corporation | Video decoder |
| JP3678512B2 (ja) | 1996-08-29 | 2005-08-03 | 富士通株式会社 | 乗算回路、該乗算回路を構成する加算回路、該乗算回路の部分積ビット圧縮方法、および、該乗算回路を適用した大規模半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
-
1988
- 1988-10-21 JP JP63265351A patent/JPH083787B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ，２０〔９〕（１９７８−２，）（米）Ｐ．３５９４−３５９７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02112020A (ja) | 1990-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |