JPH01302426A - 高速並列乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速並列乗算回路に係る。

従来の技術 ２進乗算においては、Ｎビットの被乗数［Ａ＝（ａ、ａ
、　　・・・ａ　）］にＭビットの乗数ｎ　　　ｎ−１
１ ［Ｂ＝（ｂ、ｂ　　　、　　・・・ｂ　）］を乗算する
こｒａ　　　　　ｍ−１１ とによってＮ＋Ｍビットの積［Ｐ＝（ｐ　　　、　ｐＩ
Ｉ＋ｎＩＩＩ＋ ｎ−１、・・・ｐ　）］が形成される。この乗算のやり
方が第１図に示されており、積Ｐは被加数マトリクス１
の対応するエレメントの和として示されている。被加数
マトリクス１は、部分積のＭ×Ｎのオリジナル入力又は
被加数マトリクスビットを有しており、その各々は、乗
数及び被乗数ビットの別々の対の論理積である。

被加数マトリクスビットの加算を単一論理レベルで行な
って積Ｐを得ようとする場合には、各列ごとの並列加算
回路を用いることによってこのような和を得ることがで
きる。第ｉ番目の加算器（第ｉ番目の列）への入力は、
第ｉ番目の列におけるオリジナル被加数マトリクスビッ
トを含んでいると共に、下位加算器からの桁上げ出力も
含んでいる６被加数マトリクスを加算するこの方法は、
多数の欠点がある。先ず、第１に、非常に多数の入力に
対して並列な加算器を設けることは回連である。第２に
、最下位ビット位置から最上位ビット位置へ並列加算器
の連鎖に沿って桁上げが伝播す乞と共に最下位ビット位
置から最上位ビット位置へ各ビットの加算を順次に行な
わねばならないので多量の遅延を伴うことになる。それ
故、被加数マトリクスのこの加算方法を用いて２進乗算
を行なうのに必要な全時間は甚だしく長いものとなる。

　。

デジタルコンピュータが２進乗算を実行する速度を高め
るために多数の試みがなされている。

これらの試みは、被加数マトリクスビットの加算を加速
することが含まれる。一般に、このような試みは、「減
少（ｒｅｄｕｃｔｉｏｎ）　」と称する反復演算に集約
され、これは、和が積に等しくなるような２行のビット
（即ち加数）まで被加数マトリクスビットの数を減少す
る。この減少法は、一般に、被加数マトリクスの別々の
列に各々対応する多数の論理「レベル」の加算回路を用
いている。このような加算回路は、例えば、３つの入力
から和及び桁上げビットを発生する全加算器と、２つの
入力から和及び桁上げビットを発生する半加算器とを備
えている。各論理レベルの減少内では桁上げ伝播が許さ
れず、従って、多数の加算を逐次ではなくて同時に行な
うことができる。被加数マトリクスを２行のビットに減
少するときには、これら２つの行を全桁上げ伝播加算器
へ入力して積を得ることができる、それ故１桁上げ伝播
は最後の段階に限定され、高速回路によって実行するこ
とができる。

多入力の並列加算器ではなくて全加算器及び半加算器を
使用することにより、２進乗算を実行するに要する時間
が著しく低減される。全加算器５がオペランドＡ、Ｂ及
びＣに対して第２Ａ図に示されており、これは１次の２
つの式によって定義することができる。

ＳＵＭ＝Ａ　　ＸＯＲＢ　　ＸＯＲＣ ＣＡＲＲＹ＝（Ａ　ＡＮＤ　、Ｂ）ＯＲ（Ｂ　　ＡＮＤ
　　Ｃ）ＯＲ（Ａ　ＡＮＤ　　Ｃ） 半加算器１２がオペランドＡ及びＢに対して第２Ｂ図に
示されており、これは１次の２つの式によって定義する
ことができる。

ＳＵＭ＝Ａ　　ＸＯＲＢ ＣＡＲＲＹ＝Ａ　　ＡＮＤ　　Ｂ 第２Ａ図に示すように、全加算回路５は、ビットＡ、Ｂ
及びＣを受け取るように接続されて和（ＳＵＭ）ビット
を出力する３入力の排他的オアゲート６と、３つの２入
力アンドゲート７ないし９と、桁上げ（ＣＡＲＲＹ）ビ
ットを出力する３入力オアゲート１０とに等価である。

アンドゲート７はビットＢ及びＣを受け取るように接続
され、アンドゲート８はビットＡ及びＢを受け取るよう
に接続され、そしてアンドゲート９はビットＡ及びＣを
受け取るように接続される。アンドゲート７．８及び９
からの出力は、オアゲート１０の入力となる。

第２Ｂ図に示すように、半加算回路１２は、ビットＡ及
びＢを受け取るように接続されて和ビットを出力する２
入力の排他的オアゲート１４と、ビットＡ及びＢを受け
取るように接続されて桁上げビットを出力する２入力ア
ンドゲートとに等価である。４つ以上の入力を有する並
列加算器の論理的な定義は非常に複雑である。それ故、
並列な加算器は一般的に製造が困難である。

上記の原理を利用した１つの公知の被加数マトリクス減
少機構がｒ　Ｉ　Ｅ　Ｅ　Ｅ　　Ｔｒａｎｓａｃｔｉｏ
ｎｓｏｎ　Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｍｐｕｔｅｒｓ
Ｊ　　（１９６４年２月）第１３巻、第１４号に掲載さ
れたＣ、Ｓ、ワラース氏の「高速乗算器についての提案
（Ａ　Ｓｕｇｇｅｓｔｉｏｎｆｏｒ　ａ　Ｆａｓｔ　Ｍ
ｕｌｔｉｐｌｉｅｒ）Ｊに述べられており、これは、マ
トリクスの各列における被加数マトリクスビットを３ビ
ツトのグループに分類し、そして全加算器を用いて３ビ
ツトのグループを加算するか又は所与の列に２ビツトし
か残っていない場合には半加算器を使用することを提案
している。加算器は、同じ列に対する和ビットと、次の
上位ビットを有する列に対する桁上げビットとを発生す
る。ビットのグループは、各列において加算され（和及
び桁上げビットを手前のグループから後でグループ分け
することを含む）やがて被加数マトリクスが２列のビッ
トに減少される。その一方の列は和ビットの列を表わし
そしてもう一方の列は桁上げビットの列を表わす１次い
で、２つの列が通常の桁上げ伝播加算器へ入力され、こ
の加算器は、桁上げルックアヘッド設計に基づいて高速
加算演算を実行することができる。

ワラス（Ｗａｌｌａｃｅ）減少法のルールは、列をでき
るだけ即座に且つできるだけ多量に減少すると共に、で
きるだけ多数の全加算器を使用することである。ワラス
の被加数減少法が５×５ビツトの乗算回路について第３
図に示されている。被加数マトリクスのオリジナル入力
は、第１図に示されたように＋　ａｌｂ、、ａ、ｂい等
々で表わされている。５×５マトリクスを２つのビット
列に減少するには、３つの論理的な減少レベルが必要で
ある。

第１の論理的な減少レベルであるレベル１においては、
少なくとも３つのビットを有する被加数マトリクスの各
列が３ビツトのグループに分割され、そして３ビツトの
各グループが全加算器へ入力される。例えば、ａより２
、ａ２ｂ、及びａ３ｂ工が全加算器１５に入力され、該
加算器は和のビットと桁上げビットとを発生する。これ
らのビットは第２の論理的な減少レベル、即ちレベル■
にあるゲートへ入力される。このように、３つの入力ビ
ットがレベル■の２つの出力ビットに減少される。同様
に、ａ、　ｂ、、ａ３ｂ２及びａ４ｂ□が全加算器１７
に入力され、該加算器は和のビットと桁上げビットとを
発生する。更に、ａ、ｂ、、ａ４ｂ２及びａｓｂ工が全
加算器１９に入力され、該加算器は和のビットと桁上げ
ビットとを出力する。更に、ａｌｂ５及びａ４ｂ、は列
５に残され、半加算器２５へ入力され、該半加算器は和
のビットと桁上げビットとを出力する。ａ３ｂ４、ａ４
ｂ＝及びａｓｂ２が全加算器２１に入力され、該加算器
は和のビットと桁上げビットとを発生する。又、ａ、ｂ
、、ａ。

ｂ４及びａｓｂ３が全加算器２３に入力され、該加算器
は和のビットと桁上げビットとを出力する。

レベルＩゲートからの全ての和のビット及び桁上げビッ
トは、レベル■のゲートに入力される。

レベル■の減少においては、全加算器２７がその入力と
して被加数マトリクスのオリジナル入力であるａ１ｂ４
と、全加算器１７からの和のビットと、全加算器１５か
らの桁上げビットとを受け取る。これらの入力から、全
加算器２７は和のビット及び桁上げビットを発生し、こ
れらは、第３の論理的な減少レベルであるレベル■のゲ
ートへ送られる。同様に、全加算器２９はその入力とし
て全加算器１７からの桁上げビットと、全加算器１９か
らの和のビットと、半加算器２５からの和のビットとを
受け取り、和のビット及び桁上げビットを発生する。こ
れらのビットはレベル３のゲートへ送られる。全加算器
３１はその入力として半加算器２５からの桁上げビット
と、全加算器１９からの桁上げビットと、全加算器２１
からの和のビットとを受け取り、そしてその出力として
和のビット及び桁上げビットを発生する。これらのビッ
トはレベル■、のゲートに送られる。最終的に、レベル
■において、全加算器３３はその入力としてオリジナル
の被加数入力ａ、ｂｓ及びａｓｂ＋（これらは２つの入
力しかもたない列の一部分である）と、全加算器２３か
らの桁上げビットとを受け取り、そしてその出力として
和のビット及び桁上げビットを発生する。これらのビッ
トはレベル■のゲートへ送られる。レベル■の減少の後
に、はとんどの列には２ビツトしか残らない。これらに
ついては、これらの残りのビット数に基づいて全加算器
又は半加算器を用いて更に別の減少レベルが必要とされ
る。

レベル■の減少においては、半加算器３５がその入力と
して被加数マトリクスのオリジナル入力であるａ、ｂ、
と、全加算器３１からの和のビットとを受け取り、そし
てその出力として和のビット及び桁上げビットを発生す
る。全加算器３７は、その入力として、全加算器２３か
らの和のビットと、全加算器２１からの桁上げビットと
、全加算器３１からの桁上げビットとを受け取り、そし
てその出力として和のビット及び桁上げビットを発生す
る。レベル■においては、オリジナルの被加数マトリク
スが１組の２列のビットに減少される。

これらの残りのビットは、次いで、桁上げルックアヘッ
ド加算器４０へ入力されて積を形成する。

第３図に示されたように、１０個の全加算器と２個の半
加算器とを用いてオリジナルの被加数マトリクスが２列
のビットに減少される。被乗数及び乗数のビット数が増
加するにつれて、被加数のマトリクスを減少するに必要
な加算器の数も増加する。又、この減少機構を実施する
には多量のハードウェア及び配線が必要とされることに
より、種々の減少論理レベルにある加算器へ入力を供給
することが困難になるために問題が生じる。ハードウェ
ア及びワイヤが増加する結果として、ハードウェア及び
ワイヤに生じる遅延が増加し、ワイヤの分布密度が非均
−になりそして信号送給機構が複雑になるために、実行
速度が低下する。

更に別の公知の被加数マトリクス減少機構がｒＡｌｔａ
　ＦｒｅｑｕｅｎｚａＪ　　（１９６５年３月）第３４
巻に掲載されたり、ダッダ氏のｒ並列乗算器のための幾
つかの機構（Ｓｏｍｅ　Ｓｃｈｅｍｅ　Ｆｏｒ　Ｐａｒ
ａｌｌｅｌＭｕｌｔｉｐｌｉｅｒｓ）　Ｊに掲載されて
おり、これは、各々の論理的な減少レベルにおいて被加
数マトリクスから最／Ｊ％数の入力しか減少すべきでな
いと仮定している。このダッダ氏の機構は、被加数マト
リクスを２行のビットに減少するという目標で始まる。

次いで、ダッダ氏の機構は、逆方向に作用し、３行の減
少から２行が得られ、３行が６行から変換され、６行を
９行から減少することができ、９行が１３行から変換さ
れ、１３行が１９行から変換され、等々となることを計
算する。従って、この機構は１次の級数を形成する。

２；３；６；９；１３；１９；２８；４２；６３・・・ この機構は、各々の論理的な減少レベルにおいて。

全加算器及び半加算器を用いることにより列を上記級数
の中の次に低い数のポイントへのみ減少すべきであるこ
とを仮定している。この機構は、第１の論理的な減少レ
ベルにおいて少数のゲートしか使用しない。この機構の
目標は、第３図を参照して述べた第１の減少機構よりも
全ゲート数を少なくして速度を上げることである。

第２の減少機構が第４図に示されている。レベル■の減
少においては、半加算器５０がその入力としてａｓｂｌ
及びａ４ｂ、を受け取り、そして和のビット及び桁上げ
ビットを出力し、これらはレベル■のゲートへ送られる
。

レベル■の減少においては、半加算器５４が入力として
ａ、ｂ２及びａ４ｂ工を受け取り、そして和のビット及
び桁上げビットを出力し、これらはレベル■のゲートへ
送られる。全加算器５６は、その入力としてａ　２　ｂ
　４ｓ　ａ　ｓ　ｂ□及び半加算器５０からの和のビッ
トを受け取り、そして和のビット及び桁上げビットを出
力する。全加算器５８は、その入力として、ａ３ｂ、と
、半加算器５２からの和のビットと、半加算器５０から
の桁上げビットとを受け取り、そして和のビット及び桁
上げビットを出力する。全加算器６０は、その入力とし
て。

ａ４　ｂ　４　＋　ａ　５　ｔ）　２及び半加算器５２
からの桁上げビットを受け取り、そして和のビット及び
桁上げビットを出力し、これらはレベル■のゲートへ送
られる。

レベル■の減少においては、半加算器６２がその入力と
してａ２ｂ２、ａ２ｂ□を受け取り、そして和のビット
及び桁上げビットを出力する。全加算器６４は、その入
力としてａ　１ｂ　４ｓ　ａ　２　ｂ　３及び半加算器
５４からの和のビットを受け取り、そして和のビット及
び桁上げビットを出力する。全加算器６６は、その入力
としてａｌｂい全加算器５６からの和のビット及び半加
算器５４からの桁上げビットを受け取り、そして和のビ
ット及び桁上げビットを出力する。全加算器６８は、そ
の入力としてａ２ｂい全加算器５８からの和のビット及
び全加算器５６からの桁上げビットを受け取り、そして
和のビット及び桁上げビットを出力する。

全加算器７０は、その入力としてａ、ｂ５、全加算器６
０からの和のビット及び全加算器５８がらの桁上げビッ
トを受け取り、そして和のビット及び桁上げビットを出
力する。全加算器７２は、その入力としてａ４ｂ５、ａ
、ｂ４及び全加算器６０からの桁上げビットを受け取り
、そして和のビット及び桁上げビットを出力する。この
ようにして、被加数マトリクスは、１組の２行のビット
に減少され、これは、桁上げルックアヘッド加算器７４
へ入力されて、オリジナルの被乗数及び乗数の積が形成
される。

この構成においては、第４図に示すように。

非常に多数のオリジナルの被加数マトリクスビットが桁
上げルックアヘッド加算器７４へ直接入力されるように
保持される。第３図を参照して上記した減少機構の場合
よりも少数のオリジナルの被加数マトリクスビットがレ
ベル■の加算器に入力される。この機構は、８個の全加
算器及び４個の半加算器を用いて、５Ｘ５の被加数マト
リクスを２行の数に減少する。この設計を実施するに必
要なハードウェアの量は、第３図に示した機構の場合よ
り少ないが、加算器への入力の供給及び回路の配線は、
依然として非常に複雑であり、実行遅延を招く。

発明が解決しようとする課題 ワラス及びダッダ氏の両方の考え方は、高速２進乗算回
路の必要性を認めている。然し乍ら、どちらの考え方も
、全加算器ではなくて多数の半加算器を用いて速度を高
めると共に所要スペースを減少する効果については認め
ていない、半加算器は、全加算器に勝る多数の効果を有
している。

例えば、全加算器は非常に複雑で且つ低速の装置である
から、多数の半加算回路を用いると、全被加数減少に関
連した伝播遅延が低減される。更に、全加算回路ではな
くて半加算回路を用いると、ゲート配置のために回路板
上に要求される面積が低減される。というのは、半加算
回路は、全加算回路に必要とされる面積のはＶｌ／４Ｌ
、か必要としないからである。又、半加算回路は全加算
回路よりも所要電力が少ない。更に、上記のいずれの考
え方も、ワイヤの交差及び被加数マトリクス減少のため
のゲートへの入力の引き回しに関連した問題を認識して
いな°い。

課題を解決するための手段 そこで、本発明の目的は、少数のハードウェア及びワイ
ヤと、多数の半加算器とを使用し、高速被加数マトリク
ス減少演算を実行し、且つ容易に効率的に実施できる設
計になった高速並列２進乗算回路を提供することである
。

本発明の更に別の目的及び効果は、以下の説明に部分的
に述べ、以下の説明から部分的に明らかとなり、或いは
本発明を実施することによって学習することができよう
。又、本発明の目的及び効果は、特許請求の範囲に特に
指摘された手段やその組み合わせによって実現及び達成
することができよう。

ここに実施し且つ広範に述べる本発明の目的を達成する
ために、Ｍビットの乗数とＮビットの被乗数との積を得
るための２進乗算回路は、２進乗算手段と、減少回路手
段と、桁上げ伝播全加算手段とを具備しており、上記２
進乗算手段は、その入力が乗数及び被乗数を受け取るよ
うに接続されていて、Ｍ×Ｎのオリジナル被加数マトリ
クスビットと、Ｍ行及びＭ＋Ｎ列とを有する被加数マト
リクスを形成し、上記列の各々は、上記積における異な
ったビット位置を表わしそして上記積の上昇するビット
位置に基づいて位が決められ、上記減少回路手段は、上
記２進乗算手段に接続されていて、上記被加数マトリク
スビットから２つの加数を発生し、上記減少回路手段は
、オリジナル被加数マトリクスビットを受け取るように
接続された第１レベル加算回路を含んでおり、該第１レ
ベル加算回路は、第１組の全加算器を含み、その各々は
、３つのオリジナル被加数マトリクスビットしかもたな
い最下位ビット位置を表わす１つの列を除いて、３つ又
はそれ以上のオリジナル被加数マトリクスビットを有す
る被加数マトリクスの選択された列に対応し、全加算器
の各々は、対応する列から３つの異なったオリジナル被
加数マトリクスビットを受け取るように接続され、そし
てその列に対する和のビットと１次の上位ビット位置を
表わす列に対する桁上げビットとを発生する手段を含ん
でおり、上記第１レベル加算回路は、更に、第１組の半
加算器を備えており、その各々は、３つのオリジナル被
加数マトリクスビットしかもたない最下位ビット位置を
表わす列の１つに対し、最初に４つ以上のオリジナル被
加数マトリクスビットを有すると共に上記第１組の全加
算器の１つに接続されていない厳密に２つのオリジナル
被加数マトリクスビットを有している被加数マトリクス
の選択された列に対応し、半加算器の各々は、それに対
応する列から２つの異なるオリジナル被加数マトリクス
ビットを受け取るように接続され、そしてその列に対す
る和のビットと、次の上位ビット位置を表わす列に対す
る桁上げビットとを発生する手段を備えており、上記減
少回路手段は、更に、上記第１組の半加算器又は全加算
器によって受け取られないオリジナル被加数マトリクス
ビットか又は上記第１組の全加算器及び半加算器からの
和及び桁上げビットかのいずれかを受け取るように接続
された中間レベルの加算回路とを備えており、この中間
レベルの加算回路は。

複数の異なったレベルに編成されていると共に、対応す
る列及びレベルに対し、上記第１組の半加算器又は全加
算器によって受け取られないオリジナル被加数マトリク
スビットと、その手前のレベルの入力ではない和及び桁
上げビットとを含む列ビットを受け取り、更に、上記中
間レベルの加算回路は、３つのオリジナル被加数マトリ
クスビットしかもたない最下位ビット位置を表わす対応
するレベルにある列の１つを除いて４つ以上の列ビット
を有する列の選択された１つとレベルの１つとに各々対
応する複数の全加算器を備えており、各レベルにある全
加算器の各々は、対応する列に対する３つの列ビットを
受け取るように接続され、そしてその列に対する和のビ
ットと、次の上位ビット位置を表わす列に対する桁上げ
ビットとを発生する手段を含んでおり、更に、上記中間
レベル加算回路は、複数の半加算器も備えており、その
各々は、中間レベルの各々において上記第１組又は中間
レベル加算回路からの複数の全加算器の少なくとも１つ
がその列と、いずれの全加算器にも接続されないでいる
厳密に２つのビットとに対応するところの列の選択され
た１つ及びレベルの１つに対応し、且つ又、３つのビッ
トしか残っていない最下位ビット位置を表わす各レベル
における列の１つに対応し、半加算器の各々は、対応す
る列に対する２つの列ビットを受け取るように接続され
、更に、複数の半加算器の各々は、その列に対する和の
ビットと、次の上位ビット位置を表わす列に対する桁上
げビットとを発生する手段を備えており、そして上記桁
上げ伝播全加算手段は、上記中間レベル加算回路からの
出力である加数を入力として受け取って積を形成する。

実施例 本明細書の一部分を構成する添付図面には、本発明の一
実施例が示されており、これを参照して本発明の原理を
詳細に説明する。

対応する素子が同じ参照番号で示された添付図面を参照
しながら、本発明の好ましい実施例を詳細に説明する。

本発明の２進乗算回路は、半加算器の使用を最大にする
ことにより高速被加数マトリクス減少演算を実行するも
ので、これは、簡単な入力引き回し機構を用いることに
より少数のワイヤで容易に且つ効率的に実施することが
できる。本発明の被加数マトリクス減少演算は、最も低
い論理減少レベルにおけるオリジナル被加数マトリクス
ビットをできるだけ減少して、必要とされるワイヤの本
数を最小限にするものである。本発明の乗算回路は、和
及び桁上げベクトルの最大数の最下位ビットを、最終的
な和及び桁上げベクトルが計算される前の１つのゲート
遅延において、桁上げ伝播全加算回路へ供給するように
動作する。これにより、本発明では、２つの桁上げ伝播
全加算器を用いて最終的な２行のビットを加算すること
ができる。その一方の加算器はＭビット巾であり、もう
一方の加算器はＮビット巾である。最下位ビット位置は
、それより上位のビット位置よりも１ゲ一ト遅延分だけ
早くに一方の加算器へ入力され、これら上位ビット位置
を２つの行に対して減少する際の伝播遅延を、これらビ
ットを桁上げ伝播加算器に入力する前に補償する。これ
により、動作速度が高められる。

第５図は、Ｍビットの乗数とＮビットの被乗数との積を
得るための本発明による２進乗算回路の好ましい実施例
を示す一般的なブロック図である。第５図は、本発明の
詳細な説明を表わすもので、本発明の位置的な実施に何
部制約を課するものではく、これについては、第７図を
参照して詳細に説明する。本発明によれば、２進乗算回
路は、乗数及び被乗数を受け取るように接続された入力
を有する２進乗算手段を備えており、該手段は、Ｍ×Ｎ
のオリジナル被加数マトリクスビット及びＭ＋Ｎ列を有
する被加数マトリクスを発生し、各々の列は、積におけ
る別々のビット位置を表わしそして積の増加するビット
位置に従って位が決められる。

第５図に示されたように、乗算回路１００は、乗数ａｇ
ａ４ａｉａｚａｘと、被乗数ｂｓｂ、ｂ、ｂ、ｂ。

を入力として受け取り、そして５行及び１０列のオリジ
ナル被加数マトリクスビットの被加数マトリクスを発生
する。各々のオリジナル被加数マトリクスビットは、第
１図に示すように、１ビツトの乗数と１ビツトの被乗数
の異なった組合せについての論理積演算の結果を表わし
ている。

本発明は、オリジナル被加数マトリクスビットを、２行
のビット（即ち、加数）が得られるような点まで減少す
るために次のようなルールを用いる。即ち、１つの行は
和のビットを表わし、そしてもう１つの行は桁上げビッ
トを表おす。それらの和は、オリジナルの乗数と被乗数
との積に等しい。本発明によれば、２進乗算回路は、被
加数マトリクスビットから２つの加数を発生するために
２進乗算手段に接続された減少回路手段を備えている。

この減少回路手段は、オリジナルの被加数マトリクスビ
ットを受け取るように接続された第１レベルの加算回路
を備えている。この回路は、第１組の全加算器を備えて
おり、その各々は、３つのオリジナル被加数マトリクス
ビットしがもたない最下位ビット位置を表わす列を除い
て、３つ或いはそれ以上のオリジナル被加数マトリクス
ビットを有する被加数マトリクスの列の選択された１つ
に対応する。各々の全加算器は、それに対応する列から
３つの別々のビットを受け取るように接続され、そして
その列に対する和のビットと、次の上位ビット位置を表
わす列に対する桁上げビットとを発生する手段を含んで
いる。

又、第１レベルの加算回路は、第１組の半加算回路も備
えており、その各々は、３つのオリジナル被加数マトリ
クスビットしかもたない最下位ビット位置を表わす列の
１つに対し、最初に４つ以上のオリジナル被加数マトリ
クスビットを有すると共に上記第１組の全加算器の１つ
に接続されていない厳密に２つのオリジナル被加数マト
リクスビットを有している列のうちの選択された１つに
対応している。各々の半加算器は、対応する列から２つ
の別々のオリジナル被加数マトリクスビットを受け取る
ように接続される。又、半加算器は、その列に対する和
のビットと、次の上位ビット位置を表わす列に対する桁
上げビットとを発生する手段を備えている。

第５図に示すように、被加数マトリクスの列１は、１つ
のオリジナル被加数マトリクスビットａ１ｂ□しか含ん
でおらず、従って、この列は２ビツト又は１ビツトしか
ないので、それ以上の減少を必要とせず、更に、全加算
回路の使用も半加算回路の使用も必要としない。列２は
、２つのオリジナル被加数マトリクスビットａｉｂ２及
びａ２ｂ１を含むだけであるから、全加算器又は半加算
器を用いることによるそれ以上の減少は必要としない６
列３は、３つのオリジナル被加数マトリクスビットを含
んでおり、従って、半加算回路１０１を必要とする。と
いうのは、これが３つのオリジナル被加数マトリクスビ
ットしかもたない最下位ビット位置だからである。半加
算器１０１は、ａ、　ｂｌ及びａ２ｂ、を受け取るよう
に接続され、列３に対する（　ａ　３　ｂ　１ＸＯＲａ
　ｚ　ｂ　ｚ）　ニ等しい和のビットと、次の上位ビッ
ト位置を表わす列４に対する（ａ３ｂ工ＡＮＤ　ａｚｂ
ｚ）に等しい桁上げビットとを発生する。ここで、列３
は、２つのビット、即ち、半加算器１０１からの和のビ
ットと、オリジナル被加数マトリクスビットａ１ｂ、Ｌ
ｌか含まず、それ故、それ以上の減少は必要としない。

列４は、４つのオリジナル被加数マトリクスビットを含
んでおり、従ってａ、　ｂ、、ａ、ｂ２及びａ４ｂ工を
受け取るように接続された全加算器１０２を使用する必
要がある。この全加算器１０２は、列４に対する（ａ２
ｂ、ＸＯＲａ、ｂ、ＸＯＲａ４ｂ□）に等しい和のビッ
トと、列５に対する（ａｚｂｚＡＮＤ　ａ、ｂ、　ＡＮ
Ｄ　ａ４ｂ、）に等しい桁上げビットを発生する。ここ
で、列４は、次の論理的な減少レベルに対して３つのビ
ットに減少される。

列５は、５つのオリジナル被加数マトリクスビットを含
んでおり、従ってａ、　ｂ３、ａ４ｂ２及びａ、ｂ工を
受け取るように接続された全加算器１０４を必要とする
。この全加算器１０４は、列５に対する（ａ、ｂ、ＸＯ
Ｒａ４ｂ２ＸＯＲａ、ｂｌ）に等しい和のビットと、列
６に対する（　６３　ｂ　３　ＡＮＤ　ａ　４ｂ、　Ａ
ＮＤ　ａ、ｂｌ）に等しい桁上げビットを発生する。残
りの２つのオリジナル被加数マトリクスビットは、半加
算器１１０へ入力される。というのは、列５は、最初に
４つ以上のオリジナル被加数マトリクスビットを有して
おり、そしてレベル■の全加算器１０４に接続されない
厳密に２つのオリジナル被加数マトリクスビットを有し
ているからである。半加算器１１０は、ａｌｂ、及びａ
、ｂ。

を受け取るように接続され、列５に対する和のビットと
、列６に対する桁上げビットとを発生する。

列６は、４つのオリジナル被加数マトリクスビットを含
んでおり、従って、全加算器１０６を必要とする。この
全加算器１０６はａ２　ｂ　４　＋　ａ　４ｂ、及びａ
ｓｂｚを受け取るように接続され、列６に対する（ａ３
ｂ４ＸＯＲａ４ｂ、ＸＯＲａｓｂｚ）に等しい和のビッ
トと、列７に対する（ａ、ｂ４ＡＮＤａ４ｂ３　ＡＮＤ
　ａｓｂｚ）に等しい桁上げビットとを発生する。列６
からの残りの１つのオリジナル被加数マトリクスビット
ａ２ｂ、は、レベル■減少のためのゲートへ送り込まれ
る。

列７は、３つのオリジナル被加数マトリクスビットしか
含んでいない。列７の減少には半加算回路を使用するこ
とができない。というのは、列３が厳密に３つのビット
を有する最下位列位置だからである。むしろ、全加算器
１０８が使用され、ａ、ｂ、、ａ４ｂ４及びａｓｂ３を
受け取るように接続され、列７に対する和のビットと、
列８に対する桁上げビットとを発生する。

列８は、２つのオリジナル被加数マトリクスビットを備
えている。これらのビットは、レベル■減少のためのゲ
ートへ送り込まれる。列９は、１つのオリジナル被加数
マトリクスビットを含んでおり、これもその後の減少レ
ベルのためのゲートへ送り込まれる。

又、本発明による２進乗算回路は、第１組の半加算器又
は全加算器によって受け取られなかったオリジナル被加
数マトリクスビットか或いは第１組の半加算器又は全加
算器からの和及び桁上げビットかのいずれかを受け取る
ように接続された中間レベル加算回路も備えており、そ
して対応する列及びレベルに対し、第１組の半加算器又
は全加算器によって受け取られなかったオリジナル被加
数マトリクスビットと、手前のレベルにおける入力では
なかった和及び桁上げビットとを含む列ビットを受け取
る複数の種々のレベルに編成される。中間レベルの加算
回路は、複数の全加算器を含み、その各々は、３つのオ
リジナル被加数マトリクスビットしかもたない最下位ビ
ット位置を表わす対応レベルにある列の１つを除いて、
４つ以上の列ビットを有する列のうちの選択された１つ
とレベルの１つとに対応し、各レベルにある全加算器の
各々は、対応する列に対する３つの列ビットを受け取る
ように接続される。複数の全加算器の各々は、その列に
対する和ビットと、次の上位ビット位置を表わす列に対
する桁上げビットとを発生するための手段を備えている
。

又、中間レベル加算回路は、複数の半加算器も備えてお
り、その各々は、各々の中間レベルにおいて、第１組又
は中間レベル加算回路からの複数の全加算器の少なくと
も１つがその列と、いずれの全加算器にも接続されてい
ない厳密に２つのビットとに対応するようになった列の
うちの選択された１つ及びレベルの１つに対応し、且つ
３ビツトしか残っていない最下位ビット位置を表わす各
レベルにおける列の１つの対応する。半加算器は、対応
する列から２つの列ビットを受け取るように接続される
。半加算器の各々は、その列に対する和ビットと１次の
上位ビット位置を表わす列に対する桁上げビットとを発
生する手段を備えている。これら中間レベルの加算回路
は、全ての列が２又はそれ以下のビットに減少されるま
で使用される。

第５図に示すように、列１．２及び３は既にレベル■に
おいて２又は１ビツトに減少されている。列４は、全加
算器１０２からの和ビットと、半加算器１０１からの桁
上げビットとを含んでいる。半加算器１１２は、これら
のビットを受け取るように接続され１列４に対する和の
ビットと、列５に対する桁上げビットとを発生する。こ
れで、列４は、２つのビット、即ち、オリジナル被加数
マトリクスビットａｘｂ＊と、半加算器１１２からの和
ビットとに減少され、従って、それ以上の減少を必要と
しない。

列５は、レベル■において、３つの列ビット、即ち、全
加算器１０２からの桁上げビット、半加算器１１０から
の和のビット及び全加算器１０４からの和のビットとを
含んでいる。これらのビットは全加算器１１４へ入力さ
れ、これは、列５の和ビット及び列６の桁上げピッ“ト
を発生する。列５は、これで、２つのビット、即ち、半
加算器１１２からの桁上げビットと全加算器１１４から
の和のビットとを含み、従って、それ以上の減少を必要
としない。

レベル■において、列６は、４つの列ビット。

即ち、オリジナル被加数マトリクスビットａ、ｂ。

と、全加算器１０６からの和のビットと、全加算器１０
４からの桁上げビットと、半加算器１１０からの桁上げ
ビットとを含んでいる。それ故、３つのビット、即ち、
オリジナル被加数マトリクスビットａ、ｂ、と、全加算
器１０６からの和のビットと、全加算器１０４からの桁
上げビットとが全加算器１１６に接続れ、該加算器は、
列６に対する和のビットと、列７に対する桁上げビット
とを発生する。これで、列６は、３つのビットを含み、
これらは減少のためにレベル■へ送り込まれる。

レベル■において、列７は、２つの列ビット、即ち全加
算器１０８からの和のビットと全加算器１０６からの桁
上げビットとを含んでおり、これらは減少のためにその
後のレベルへ送り込まれる。

というのは、列７からの桁上げはレベル■において列７
へ入力され、従って、列７を更に減少する必要があるか
らである。

列８は、レベル■において、３つの列ビット、即ちオリ
ジナル被加数マトリクスビットａ５ｂ、と、オリジナル
被加数マトリクスビットａ４ｂ５と、全加算器１０８か
らの桁上げビットとを含んでいる。

これらのビットは全加算器１１７へ入力され、該加算器
は、列８に対する和のビットと、列９に対する桁上げビ
ットとを発生する。列９は、ここで、１ビツトとなる。

レベル■において、列１．２．３．４及び５は、２つ又
は１つの列ビットを有し、このレベルではそれ以上の減
少は必要とされない０列６は、３つのビットを含み、又
、３つのビットしか残らない最下位最上位ビット位置で
もある。それ故、半加算器１１８は、全加算器１１４か
らの桁上げビットと全加算器１１６からの和のビットと
を受け取るように接続され、列６に対する和のビット及
び列７に対する桁上げビットを発生する。列６は、ここ
で、半加算器１１０からの桁上げビットと半加算器１１
８からの和のビットしか残らないので、２つのビットに
減少される。

レベル■において、列７は、３つの列ビット。

即ち全加算器１１６からの桁上げビットと、全加算器１
０６からの桁上げビットと、全加算器１０８からの和の
ビットとを含んでいる。それ故、全加算器１２０は、こ
れらのビットを受け取るように接続され、列７に対する
和のビットと列８に対する桁上げビットとを発生する。

これで、列７は、全加算器１２０からの和のビットと、
半加算器１１８からの桁上げビットとを含んでいる。

レベル■において、列８は、全加算器１１７からの和の
ビットと、全加算器１２０からの桁上げビットとを含み
、それ故、２つ又は１つの列ビットを含み、それ以上の
減少を必要としない。列９は、全加算器１１７からの桁
上げビットとオリジナル被加数マトリクスビットａ、Ｊ
とを含み、そして又２つ又は１つの列ビットも含んでい
る。

全ての列は２ビツト又は１ビツトに減少されているので
、それ以上の減少を行なうことはできない。残りのビッ
トは、積を形成するために加えられるべき２つの数即ち
加数であると考えられる。

本発明によれば、２進乗算回路は、上記中間レベル加算
回路からの出力である加数を入力として受け取って積を
形成するための桁上げ伝播全加算手段も備えている。第
５図に示されたように、桁上げ伝播全加算手段は、標準
的なＭ＋Ｎビットの桁上げルックアヘッド加算器１２２
を備えており、この加算器は、桁上げ伝播全加算器の設
計の当業者に良く知られたように残りの加数を加算し。

そしてオリジナルの乗数及び被乗数の積に等しい和を出
力する。

本発明の２進乗算回路は、第３図及び第４図に示された
減少機構に比して非常に多数の半加算器を用いている。

この機構は、この多数の半加算器によって全体的な被加
数減少に関連した伝播遅延が低減されると共に、半加算
器の使用によってゲート配置のために回路装置上に必要
とされる面積及び乗算回路の消費電力が低減されるので
、効果的である。

本発明の減少機構は、試行錯誤により、Ｍ×ＮＮ−２Ｎ
−２＋３個の全加算器と、Ｍ−１個の半加算器しか必要
としないことが決定された。但し１Ｍは乗算器のビット
数に等しく、そしてＮは被乗数のビット数に等しい。乗
数が被乗数より多くのビットを有していないと仮定すれ
ば、この機構のもとてオリジナル被加数マトリクスの列
３ないしＭ及び列Ｎ＋１の各々を減少するためには１個
の半加算回路しか使用されない。

論理的な減少レベルの数は、オリジナル被加数マトリク
スにおける行の数の整数Ｍを３で分割したものの２倍に
整数除算演算の他部分を加えたもの、即ち、２ＸＩＮＴ
　（Ｍ／３）＋ＲＥＭ　（Ｍ／３）に等しい。

本発明の減少機構は、オリジナルの乗数及び被乗数が２
の補数の２進コードフォーマットで表わされているとき
又は大きさ２進コードフォーマットで表わされていると
きに使用できることに注意されたい。被乗数及び乗数が
２の補数の２進コードフォーマットで表わされていると
きには、被加数マトリクスを先ず「ボー／クーレイ（Ｂ
ａｕｇｈ／すｏｏｌｅｙ）の２の補数入力論理」を用い
ることによって変換しなければならない。２の補数の入
力論理の詳細な説明については、ｒ　Ｉ　Ｅ　Ｅ　Ｅ　
　Ｔｒａｎｓ−ａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔｅ
ｒｓＪ　　（１９７３年１２月）の第Ｃ−２２巻、第１
２号に掲載されたＣボー及びＢウーレイ氏の「２の補数
の並列アレイ乗算アルゴリズム（Ａ　Ｔｗｏ’ｓ　Ｃｏ
ｍｐｌｅｍｅｎｔ　Ｐａｒａｌｌｅｌ　ＡｒｒａｙＭｕ
ｌｔｉｐｌｉｃａｔｉｏｎ　Ａｌｇｏｒｉｔｈｍ）Ｊを
参照されたい。

然し、乗数及び被乗数には正又は負の符号が組み込まれ
ているので、２の補数の乗算を実行するのは固層である
。それ故、負及び正の符号を有するオリジナル被加数マ
トリクスビットが存在する。

ボー／クーレイのアルゴリズムは、先ず、負の符号を有
する全てのオリジナル被加数マトリクスビットをマトリ
クスの最後の２行に配置する。このアルゴリズムでは、
ａｎｂｉ（ｉ＝１、”’ｍ−１）及びａｉｂｍ　（ｉ＝
１．　　・・・ｎ−１）の符号が負であると決められて
いる。従って、このアルゴリズムは、負の符号を有する
オリジナル被加数マトリクスビット（即ち、被加数マト
リクスの最後の２つの行に入れられたもの）を減算する
のではなく、これらの被加数マトリクスビットの否定型
を加えることができる。それ故、このアルゴリズムは、
２の補数の入力論理回路を用いて、負の符号を有する被
加数マトリクスピットの否定型を得ることができる。

２の補数の入力論理回路が第６図に示されており、列に
おける３つのオリジナル被加数マトリクスビットのうち
の２つ（Ｂ及びＣ）を受け取るように接続された２入力
アンドゲート１３０と。

該アンドゲートの出力と３つのオリジナル被加数マトリ
クスビットのうちの残りの１つ（ビットＡ）とを受け取
るように接続された２入力排他的オアゲート１３２とを
備えている。ゲート１３２からの出力は、次いで、その
後の論理的な減少レベルへ送り込まれる。

本発明の減少機構は、乗算回路が効果的なゲート配置パ
ターンを使用しているので１乗数及び被乗数におけるビ
ット数が増加するにつれて、より大きな効果を発揮する
。第７図は、本発明の回路の位置的な配置を示している
。第７図に示すように、第５図の乗算回路のゲート配置
の概念が三角形構成に変換され、ワイヤの交差を最小に
すると共に、回路装置をより効率的に使用するようにさ
れる。

ゲート配置のルールは、次の通りである。各列及び各論
理減少レベルについて必要とされる全加算器及び半加算
器が決定された後に、各加算回路は、その列の最も上の
位置において、その上の加算器に隣接するか又は回路板
上の加算器の開始レベルに達するまで配置される。例え
ば、全加算器１１７は、レベル■におけるその位置から
スタート位置まで移動される。というのは、その上に加
算回路がないからである。全加算器１２０は、全加算器
１０８に達するまで移動される。全加算器１１６は、全
加算器１０６に隣接するまで上方に移動され、そして半
加算器１１８は、全加算器１１６に隣接するまで上方に
移動される。半加算器１１２は、全加算器１０２に隣接
するまで上方に移動される。

ゲート配置についてのこのルールは、各レベルにおいて
実行される減少によって成る程度の遅延が生じるという
利点を利用するものである。その後のレベルの減少では
、そのゲートの入力の幾つかに対して手前の減少レベル
の結果を必要とするので、その後の減少レベルにおいて
ゲートの入力として使用されるべきオリジナル被加数ビ
ットを送給するのに伴う伝播遅延が、手前のレベルの減
少に伴う遅延に等しくなる。

又、各々の論理的な減少レベルは成る程度の遅延を招き
そして最後の２行のビットは最下位ビット位置から最上
位ビット位置へと次第に増加する遅延をもって発生され
るので、最後の２行の数の最下位列は、より上位の列の
減少がまだ行なわれている間に、桁上げ伝播加算器へ入
力される。

加算器において最下位列を加算するのに含まれる桁上げ
伝播遅延は、乗算器の減少レベルを通じて次第に増加す
る遅延によって重畳される。

第７図に示されたゲートの配置は、必要なワイヤの本数
及びワイヤの交差を最小にすると共に、入力を必要に応
じて加算回路へ容易に送り込めるようにする。ワイヤの
密度は、その設計全体にわたってより均一に分布させる
ことができ、これにより、負荷をより均一に分布できる
と共に、電力をより効率的に使用することができる。又
、このゲート配置のルールでは１回路装置において空間
をより効率的に利用できると共に、乗数及び被乗数にお
けるビットの数が増加するにつれてより優れた効果を奏
する。ゲート配置に対するこのルールと、被加数マトリ
クス減少に対するルールとの作用により、乗算演算を非
常に高速に実行することのできる並列乗算器が形成され
る。

第８図は、ワイヤの密度及び時間遅延を最小にするため
の３２Ｘ３２ビツトの被加数マトリクスの好ましいゲー
ト配置設計を示している。この図は、その側部に注目さ
れるもので、これまで列として説明されたものが第８図
では行として示されている。最も上の行は最上位ビット
位置を表わし、そして最も下の行は最下位ビット位置を
表わす。左側の列の数は、その数の右にある行における
オリジナル被加数マトリクスビットの数を表わしている
。中央の行は、オリジナル被加数マトリクスビットの最
大数を有しており、その上又はその下の行は、オリジナ
ル被加数マトリクスビットの次第に小さくなる数を有し
ている。左側の列の右にある行は、使用すべき実際のゲ
ートを表わしている。

１つの行に用いられる論理ゲートは、その位のビット位
置を減少するのに用いられる。論理的な減少レベルから
得られる和のビットは同じ行に配置され、そして桁上げ
ビットは次の上位行のビット位置に配置される。Ｙは、
ボーノウ−レイの２の補数入力論理によって変換される
べきオリジナル被加数マトリクスビットの入力を有する
レベル■のゲートを表わしている。Ｚは、オリジナル被
加数ビットと、ボーノウ−レイの２の補数入力論理に入
力されるべくレベル■減少から得られるビットの入力を
有するレベル■のゲートを表わしている。Ａは、アンド
ゲートを表わしている。０は、オリジナル被加数マトリ
クスビットからの全ての入力を有するレベルＩの全加算
器を表わしている。１は、オリジナル被加数マトリクス
ビット及びレベル■の減少から得られるビットを受け取
るように接続されたレベル■の全加算器を表わしている
。２は、オリジナル被加数マトリクスビットか、レベル
Ｉ減少から得られたビットか又はレベル■減少から得ら
れたビットかを受け取るように接続されたレベル■の全
加算器を表わしている。

３は、オリジナル被加数マトリクスビットか、レベルＩ
の減少から得られたビットか、レベル■の減少から得ら
れたビットか又はレベル■の減少から得られたビットか
のいずれかを受け取るように接続されたレベル■の全加
算器を表わしている。

４は、オリジナル被加数マトリクスビットか又はレベル
１．ＩＩ、■又は■の減少から得られたビットを受け取
るように接続されたレベルＶの全加算器を表おしている
。５は、オリジナル被加数マトリクスビットか又はレベ
ル■、■、ＩＩｌ、ｒＶ又は■の減少から得られたビッ
トを受け取るように接ｉされたレベル■の全加算器を表
わしている。６は、オリジナル被加数マトリクスビット
を含むグループか又はレベル１．Ｉ［、■、■、■又は
■の減少から得られたビットを受け取るように接続され
たレベル■の全加算器を表わしている。７は、オリジナ
ル被加数マトリクスビットを含むグループか又はレベル
夏ないし■の減少から得られたビットを受け取るように
接続されたレベル■の全加算器を表わしている。

文字Ｈ１工、Ｊ、に、Ｌ、Ｍ及びＮは、各々、レベル！
、■、■、■、■、■及び■の半加算機を表わしており
、これらは、オリジナル被加数マトリクスビットを含む
グループからの入力と、全加算器に対して上記したよう
に手前の論理的な減少レベルから得られたビットとを受
け取ることができる。

本発明の被加数マトリクス減少機構の前記の説明では、
全てのレベルＩゲートが最初に配置され、次いで、全て
のレベル■ゲートが配置され、等々となるようなゲート
配置概念を述べたが、３２×３２ビツトマトリクスの実
際の構成は、このパターンに従うものではない、第８図
に示すように、特定の行内では、ゲートレベル数が常に
数字的に増加するものではない、Ｍ番目の行及びＮ番目
の列においては、更に別のボー／クーレイの２の補数入
力論理が符号操作に必要とされる。この更に別の論理は
、使用する半加算器のパターンにおいて減少機構を若干
変える必要がある。

乗算論理回路を回路装置上に取り付ける実際の考え方で
は、三角形の隅を切り取ることを必要とする。然し乍ら
、ワイヤの密度が最も高く且つ時間遅延が最も長い三角
形の中心はチップ内においてそのま＼の状態に保たれる
。然し乍ら、それでもなお三角形による実施が望まれる
。というのは、試行錯誤により、ワイヤ密度及び時間遅
延の低下をもたらすことが示されているからである。

３２Ｘ３２ビツトの被加数マトリクスでは、本発明の減
少機構を用いるときに８個の論理的な減少レベルが必要
とされる６本発明のゲート配置に対するルールを使用す
るときには１乗算回路が現状のＥＣＬ回路で実施される
と仮定すれば、５ナノ秒以内に被加数マトリクスを２つ
の加数まで減少することができる。これは、公知の減少
機構゛　からの著しい速度の増加をもたらす、このよう
な多数のオリジナル被加数マトリクスピットでは、ゲー
トの配置が非常に複雑なものとなる。然し乍ら、最初に
論理的な減少レベルを計算しそしてゲートをこの三角形
配置設計で配置することにより、２進乗算回路を、最小
量のワイヤと入力ビツトの容易な送給機構とによって容
易に且つ効率的に実施することができる。

第５図及び第７図に示されたように、本発明の２進乗算
回路は、第３図及び第４図の機構よりも多数の半加算器
を使用し、そして第７図に示されたように、最小量のワ
イヤと容易な入力送給機構とによって容易に且つ効率的
に実施することができる。本発明の２進乗算回路の設計
及びゲート配置では、２進乗算を行なう速度が高められ
ると共に、乗数及び被乗数のビット数が増すほど効果的
なものとなる。

本発明の上記方法及び装置においては本発明の範囲又は
精神を逸脱することなく種々の変更や修正がなされ得る
ことが当業者に明らかであろう。

従って、本発明は、特許請求の範囲に入る修正や変更及
びその等動物を包含するものとする。

【図面の簡単な説明】

第１図は、５ビツトの乗数及び５ビツトの被乗数から構
成された被加数マトリクスを示す図、第２Ａ図は、全加
算器の論理回路及びブロック図、 第２Ｂ図は、半加算器の論理回路及びブロック図、 第３図は、被加数マトリクス減少の１つの従来の方法を
示すブロック図、 第４図は、被加数マトリクス減少の別の従来の方法を示
すブロック図。 第５図は、本発明の好ましい実施例による２進乗算回路
の部分を示すブロック図、 第６図は、本発明の減少回路に使用するための大きさエ
ンコードフォーマットに対して２の補数フォーマットで
表わされた従来のオリジナル被加数マトリクスピットの
回路を示す論理回路図、第７図は、第４図の２進乗算回
路に対し、本発明の好ましい実施例によるゲート配置及
び配線構成を示す図、そして 第８図は、３２ｘ３２ビツト被加数マトリクスに対する
本発明のゲート配置及び配線構成を示す図である。 １００・・・乗算回路 １０１．１１０，１１２，１１８・・・半加算器１０２
．１０４．１０６．１０８．１１４．１１６．１２０・
・・全加算器 １２２・・・桁上げルックアヘッド加算器拐＝ 帽 手続補正書く方式） ４．−３ 平成元年　　月　　日 特許庁長官　　吉　１）文　毅　　殿　　　　　遍１、
事件の表示　　　昭和６３年特許願第２９７１７４号２
、発明の名称　　　　高速並列乗算回路３、補正をする
者 事件との関係　　出願人 ４、代理人 ５、補正命令の日付　　平成１年３月７日（門谷ＩＩ−
又丈ｌよ、し−声

Claims (9)

【特許請求の範囲】
1. （１）Ｍビットの乗数とＮビットの被乗数との積を得る
   ための２進乗算回路において、 ２進乗算手段を具備し、その入力は上記乗数及び被乗数
   を受け取るように接続され、この乗算手段は、Ｍ×Ｎの
   オリジナル被加数マトリクスビットと、Ｍ行及びＭ＋Ｎ
   列とを有する被加数マトリクスを形成し、上記列の各々
   は、上記積における異なったビット位置を表わしそして
   上記積の上昇するビット位置に基づいて位が決められ、
   更に、上記２進乗算手段に接続された減少回路手段を具
   備し、この減少回路手段は上記被加数マトリクスビット
   から２つの加数を発生し、上記減少回路手段は、オリジ
   ナル被加数マトリクスビットを受け取るように接続され
   た第１レベル加算回路を含んでおり、該第１レベルの加
   算回路は、第１組の全加算器を含み、その各々は、３つ
   のオリジナル被加数マトリクスビットしかもたない最下
   位ビット位置を表わす上記列の１つを除いて、３つ又は
   それ以上のオリジナル被加数マトリクスビットを有する
   被加数マトリクスの列のうちの選択された１つに対応し
   、全加算器の各々は、対応する列から３つの異なったオ
   リジナル被加数マトリクスビットを受け取るように接続
   され、そしてその列に対する和のビットと、次の上位ビ
   ット位置を表わす列に対する桁上げビットとを発生する
   手段を含んでおり、上記第１レベル加算回路は、更に、
   第１組の半加算器を備えており、その各々は、３つのオ
   リジナル被加数マトリクスビットしかもたない最下位ビ
   ット位置を表わす列の１つに対し、最初に４つ以上のオ
   リジナル被加数マトリクスビットを有すると共に上記第
   １組の全加算器の１つに接続されていない厳密に２つの
   オリジナル被加数マトリクスビットを有している被加数
   マトリクスの列のうちの選択された１つに対応しており
   、半加算器の各々は、それに対応する列から２つの異な
   るオリジナル被加数マトリクスビットを受け取るように
   接続され、そしてその列に対する和のビットと、次の上
   位ビット位置を表わす列に対する桁上げビットとを発生
   する手段を備えており、上記減少回路手段は、更に、上
   記第１組の半加算器又は全加算器によって受け取られな
   いオリジナル被加数マトリクスビットか又は上記第１組
   の全加算器及び半加算器からの和及び桁上げビットかの
   いずれかを受け取るよう接続された中間レベルの加算回
   路とを備えており、この中間レベルの加算回路は、複数
   の異なったレベルに編成されていると共に、対応する列
   及びレベルに対し、上記第１組の半加算器又は全加算器
   によって受け取られないオリジナル被加数マトリクスビ
   ットと、その手前のレベルの入力ではない和及び桁上げ
   ビットとを含む列ビットを受け取り、更に、上記中間レ
   ベルの加算回路は、３つのオリジナル被加数マトリクス
   ビットしかもたない最下位ビット位置を表わす対応する
   レベルにある列の１つを除いて４つ以上の列ビットを有
   する列の選択された１つとレベルの１つとに各々対応す
   る複数の全加算器を備えており、各レベルにある全加算
   器の各々は、対応する列に対する３つの列ビットを受け
   取るように接続され、そしてその列に対する和のビット
   と、次の上位ビット位置を表わす列に対する桁上げビッ
   トとを発生する手段を含んでおり、更に、上記中間レベ
   ル加算回路は、複数の半加算器も備えており、その各々
   は、中間レベルの各々において上記第１組又は中間レベ
   ル加算回路からの複数の全加算器の少なくとも１つがそ
   の列と、いずれの全加算器にも接続されないでいる厳密
   に２つのビットとに対応するところの列の選択された１
   つ及びレベルの１つに対応し、且つ又、３つのビットし
   か残っていない最下位ビット位置を表わす各レベルにお
   ける列の１つに対応し、半加算器の各々は、対応する列
   に対する２つの列ビットを受け取るように接続され、更
   に、複数の半加算器の各々は、その列に対する和のビッ
   トと、次の上位ビット位置を表わす列に対する桁上げビ
   ットとを発生する手段を備えており、そして 更に、上記中間レベル加算回路からの出力である加数を
   入力として受け取って積を形成する桁上げ伝播全加算手
   段を具備したことを特徴とする２進乗算回路。
2. （２）上記全加算器の数は、Ｍ×Ｎ−２Ｎ−２Ｍ＋３で
   ある請求項１に記載の２進乗算回路。
3. （３）上記半加算器の数は、Ｍ−１である請求項１に記
   載の２進乗算回路。
4. （４）１つの半加算回路のみを用いて、上記被加数マト
   リクスの列３ないしＭ及び列Ｎ＋１の各々を減少させる
   請求項１に記載の２進乗算回路。
5. （５）上記２進乗算手段は、上記乗数及び被乗数のビッ
   トの各別々の組合せに対して論理積演算を実行する回路
   を含んでいる請求項１に記載の２進乗算回路。
6. （６）上記乗数の値及び被乗数の値は、２の補数の２進
   コードフォーマットで表わされる請求項１に記載の２進
   乗算回路。
7. （７）上記乗数の値及び被乗数の値は、大きさの２進コ
   ードフォーマットで表わされる請求項１に記載の２進乗
   算回路。
8. （８）複数の２の補数入力回路を更に具備し、該回路の
   各々は、３つのオリジナル被加数マトリクスビットのう
   ちの２つを入力として受け取るように接続された２入力
   アンドゲートと、上記対応するアンドゲートの出力及び
   上記３つのオリジナル被加数マトリクスビットの残りの
   １つとを入力として受け取るように接続された２入力の
   排他的オアゲートとを含んでいる請求項１に記載の２進
   乗算回路。
9. （９）Ｍビットの乗数及びＮビットの被乗数の積から被
   加数マトリクスを受け取りそしてこの被加数マトリクス
   を２つの加数に減少するように２進乗算回路の加算回路
   を構成する方法において、上記被加数マトリクスは複数
   の列を含み、その各々は、上記積における別々のビット
   位置を表わしそして上記積の上昇するビット位置に基づ
   いて位が定められ、上記方法は、 上記被加数マトリクスのサイズから、上記マトリクスを
   上記２つの加数に減少するに要する加算器のレベルの所
   要数を決定し、 上記列の各々に２つ又はそれ以下のビットしか残らない
   ように上記被加数マトリクスの各列を減少するための全
   加算器及び半加算器の所定数を、必要とされる上記レベ
   ルの各々に指定し、そして上記全加算器又は半加算器の
   各々を、各列の最も上の位置において、それがその上の
   全加算器又は半加算器に隣接するまで或いは乗算回路に
   おける全加算器及び半加算器の開始レベルに達するまで
   配置するという段階を備えたことを特徴とする方法。