DE1549477B1

DE1549477B1 - Einrichtung zur schnellen akkumulation einer anzahl mehr stelliger binaerer operanden

Info

Publication number: DE1549477B1
Application number: DE19671549477
Authority: DE
Inventors: Robert Elliot Goldtschmidt; Robert John Litwiller; Don Michaels Powers
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1966-08-31
Filing date: 1967-08-18
Publication date: 1971-03-25
Also published as: DK141182B; US3515344A; ES344566A1; DK141182C; CH457921A; SE330277B; AT268732B; FR1529408A; NL6711951A

Description

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Die Erfindung betrifft eine Einrichtung zur schnei- auch eine Vergrößerung der Pyramide verbunden len Akkumulation mehrstelliger binärer Operanden, ist.

insbesondere Teilprodukte einer Multiplikation, mit Es ist außerdem bekannt, in Multiplikationsschal-

mehreren in Serie angeordneten Übertragsaufschub- tungen zur schnellen Addition der Teilprodukte drei addierern, die eine der Zahl der Operanden ent- 5 in Serie geschaltete und zu einer Schleife rückgekopsprechende Anzahl Eingänge nach einem Pyramiden- pelte Übertragsaufschubaddierer vorzusehen (USA.-schema zu zwei Ausgängen zusammenfassen und die Patente 3115 574 und 3 253 131). Hierbei wird jedem eine Rückführschleife aufweisen, durch welche der dieser Addierer einerseits ein Satz Multiplikanden-Ausgang eines Addierers mit dem Eingang eines vor- vielfache und andererseits die beiden Ausgangssignalausgehenden Addierers verbunden ist. io gruppen (Rohsummen und Überträge) des in der

Es ist bei schnellen Multiplikationseinrichtungen Serie bzw. Schleife vorhergehenden Addierers zufür binäre Operanden bekannt, durch gleichzeitige geführt. Die Ausgänge der Schleife sind außerdem Untersuchung mehrerer Bitstellen des Multiplikators über ein Summenregister und ein Übertragsregister mehrere Multiplikandenvielfache zu erzeugen, die mit einem übertragsverarbeitenden Addierwerk verdurch eine Additionseinrichtung zusammengefaßt 15 bunden, das die Endsumme der Teilprodukte an werden (»Digitale Rechenanlagen« von A. P. Spei- nachgeschaltete Einrichtungen abgibt. Auch diese ser, Berlin, 1961, S. 2G3 und 204). Zum Ergebnis Anordnungen haben sich für bestimmte Anwendundieser Zusammenfassung werden die Multiplikanden- gen als nicht ausreichend schnell erwiesen,
vielfachen akkumuliert, die bei Untersuchung der Es ist auch bereits vorgeschlagen worden (deutsche

nächsten Gruppen Multiplikatorbits gebildet werden. 20 Auslegeschrift 1524163), einem binären Akkumu-Es werden so im Verlauf der Multiplikation mehrere lator, der mehrere hintereinandergeschaltete und eine Sätze von Multiplikandenvielfachen erzeugt und zu Rückführschleife bildende Übertragsauf Schubaddierer einem Endprodukt akkumuliert. Da die Vielfachen aufweist, dadurch eine höhere Arbeitsgeschwindigkeit binärer Zahlen sehr schnell unter Anwendung von zu verleihen, daß jedem Summen- und Übertragsaus-Stellenverschiebungen gebildet werden können, wird 25 gang der Addierer eine Selbsthalteschaltung zugeorddie Zeit, die zur Ausführung einer Multiplikation mit net ist, die dazu dient, das jeweils vom betreffenden Hilfe derartiger Einrichtungen benötigt wird, haupt- Addierer gebildete Resultat zwischenzuspeichern. sächlich durch die Arbeitsgeschwindigkeit der Addi- Die Selbsthalteschaltungen sind so angeordnet und tionseinrichtung bestimmt. Die bekannte Multipli- werden in einer solchen Weise durch geeignete Taktkationseinrichtung verwendet daher eine Pyramide 3° signale betrieben, daß gleichmäßig ausgenutzte Mavon Paralleladdierern, die keine Übertragsweiter- schinenzyklen mit kurzer Zykluszeit erhalten werden, leitung zur jeweils nächsthöheren Stelle aufweisen Aufgabe vorliegender Erfindung ist es, eine Ein-

und statt dessen zwei Ausgangssignalgruppen liefern, richtung anzugeben, die eine schnellere additive Zuvon denen die eine die Summe ohne Überträge und sammenfassung mehrerer Operanden und eine die andere die Überträge darstellt. In jedem dieser 35 schnellere Akkumulation mehrerer derartiger Openachfolgend Übertragsaufschubaddierer genannten randensätze zuläßt, als dies mit den bekannten An-Paralleladdierwerke können drei Operanden zu zwei Ordnungen möglich ist. Gemäß der Erfindung wird Teilsummen zusammengefaßt werden. Die Teilsum- dies bei einer Einrichtung der eingangs erläuterten men werden mit den Teilsummen anderer Übertrags- Art dadurch erreicht, daß im Anschluß an einen aufschubaddierer der nachfolgenden Ebene der Py- 4° eine Pyramide bildenden Teil der Übertragsauframide zugeführt, in der die Anzahl der Teilsummen Schubaddierer ein Schleifenteil angeordnet ist, der reduziert wird. Dieser Vorgang wird fortgesetzt, bis zwei in Serie geschaltete Übertragsaufschubaddierer am Ausgang der untersten Ebene der Pyramide die enthält und dessen Ausgänge über je eine Rückführendgültigen Summensignale in Form einer Gruppe schleife mit einem Eingang des Schleifenteiles rück-Summenziffern und einer Gruppe Übertragsziffern 45 gekoppelt sind, und daß eine Taktgeberschaltung vorliegt. Diese beiden Signalgruppen werden in einem vorgesehen ist, die die parallele Zuführung der Opeübertragsverarbeitenden Addierwerk zu einer End- randen an das Pyramidenteil in einer solchen Rate summe verarbeitet. Zum Zwecke der Akkumulation steuert, daß die Resultatwerte am Ausgang des Pyramehrerer Sätze von Multiplikandenvielfachen ist der midenteiles zur gleichen Zeit auftreten, zu der aufAusgang des letzten Übertragsaufschubaddierers zu 5° einanderfolgende Resultate vom Ausgang des Schleizwei Eingängen der obersten Ebene der Pyramide fenteiles zu dessen Eingang zurückgeleitet werden,
zurückgeführt. Ein neuer Satz Operanden bzw. Multi- Eine vorteilhafte Ausgestaltung der Erfindung be-

plikandenvielfache kann somit jeweils erst dann der steht darin, daß im Pyramidenteil und im Schleifen-Additionseinrichtung zugeleitet werden, wenn die teil wenigstens je einer der Übertragsaufschubaddierer Resultate der Verarbeitung des vorausgehend zu- 55 ausgangsseitig mit Verriegelungsschaltungen zur geführten Operandensatzes am Ausgang des letzten Zwischenspeicherung der gebildeten Teilsummen Übertragsvorausschauaddierers der Pyramide er- versehen ist und daß der Pyramidenteil bereits dann scheinen. Da sich die Durchlaufzeit der Operanden neue Operanden zugeführt erhält, wenn die aus den durch die Pyramide aus der Summe der Durchlauf- vorausgehend zugeführten Operanden gebildeten zeiten der in der Pyramide in Serie geschalteten ^6o Teilsummen noch in den Verriegelungsschaltungen Addierer zusammensetzt, ist auch bei dieser An- der betreffenden Übertragsaufschubaddierer zur Weiordnung die Additionszeit noch immer der zeitliche terleitung an den jeweils nachgeschalteten Ubertrags-Engpaß bei der Ausführung von Multiplikationen. aufschubaddierer bereitstehen. Hierbei sind die Dies tritt insbesondere dann störend in Erscheinung, Durchlaufzeiten der Operanden durch einen Überwenn die Anzahl der parallel zu verarbeitenden MuI- ⁵5 tragsauf Schubaddierer zweckmäßig für alle Übertragstiplikator-Bitgruppen erhöht werden soll, da hiermit aufschubaddierer des Pyramidenteiles und des Schleieine Erhöhung der Anzahl der gleichzeitig auftreten- fenteiles wenigstens annähernd gleich lang,
den Multiplikandenvielfachen und daraus folgend Es ist auf diese Weise möglich, in schneller Folge

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eine Anzahl Operandensätze bzw. Sätze von Multi- erläutert. Die Operanden-Eingabemittel 20 von plikandenvielfachen in die erfindungsgemäße Ein- F i g. 1 bestehen aus einer Anzahl Register 24 bis 29. richtung einzugeben, noch bevor das Resultat der Jedes dieser Register enthält mehrere binäre VerVerarbeitung des zuerst eingegebenen Operanden- riegelungsschaltungen, beispielsweise Flip-Flops, zur satzes bzw. des ersten Satzes von Multiplikandenviel- 5 Speicherung einer Anzahl binärer Operandenbits, die fachen am Ausgang erscheint. Die Operandensätze in diese Register eingegeben werden. Wie in Verbindurchlaufen unabhängig voneinander die verschie- dung mit Fig. 2 detaillierter erläutert wird, umfassen denen Addiererebenen und werden praktisch simultan die Eingabemittel ferner eine Multiplikandenquelle verarbeitet. Die Gesamtdauer der Akkumulation 30 und eine Multiplikatorquelle 31 sowie einen MuI-kann so erheblich reduziert werden. io tiplikator-Decodierer 32, das aufeinanderfolgende

Weitere vorteilhafte Ausgestaltungen der Erfln- Sätze von Multiplikatorbits empfängt, um aufeindung sind aus den Ansprüchen zu ersehen. Nach- anderfolgende Auswahlsignale zu erzeugen, die zur folgend ist ein Ausführungsbeispiel der erfindungs- Übertragung ausgewählter Vielfacher des Multipligemäßen Einrichtung an Hand von Zeichnungen be- kanden in die verschiedenen Register 24 bis 29 dienen, schrieben. Es zeigt 15 Die Addiererpyramide 21 enthält eine Anzahl

Fig. 1 ein Blockdiagramm des Ausführungs- Übertragsauf Schubaddierer 40 bis 44, die in mehreren beispiels, Stufen angeordnet sind. Die eingangsseitige Stufe der

Fig. 2 ein Blockdiagramm einer Gleitkomma- Pyramide besteht aus den Übertragsauf Schubaddierern Multiplikationseinheit, in der die Einrichtung nach 40 und 41, die in Fig. 1 zusätzlich durch A und B F i g. 1 verwendbar ist, 20 unterschieden sind. Ein weiterer Übertragsaufschub-

Fig. 3 ein Zeitdiagramm zur Erläuterung der Ar- addierer 42, der mit C bezeichnet ist, und ein Register beitsweise der Einrichtung nach Fig. 1, 43 dienen als Zwischenstufe. Die ausgangsseitige

F i g. 4 eine schematische Darstellung, wie die Bit- Stufe der Addiererpyramide besteht aus dem Überstellen eines Multiplikators in aufeinanderfolgenden tragsauf Schubaddierer 44. der mit D bezeichnet ist. Iterationen verarbeitet werden und dabei die Bildung 25 Die Funktion der Addiererpyramide 21 besteht von Multiplikandenvielfachen steuern, die in der Ein- darin, an ihrem Eingang Signalgruppen zu empfanrichtung nach Fi g. 1 akkumuliert werden, gen, von denen jede aus allen in den Registern 24 bis

Fig. 5 eine tabellarische Darstellung der Eingangs- 29 gespeicherten Operandenbits besteht. Der Aus- und Ausgangssignale eines Decodierers, der zur Er- gang des Addierers 21 liefert zwei Gruppen von zeugung der Multiplikandenvielfachen in der Ein- 30 Signalen, von denen die eine die Summensignale und richtung von F i g. 2 dient, die andere die Übertragssignale darstellt. Beide Grup-

Fig. 6 ein Blockschaltbild einer in Verbindung mit pen können in einem übertragsverarbeitenden Adden Einrichtungen nach Fig. 1 und 2 verwendbaren dierwerk zu einer Endsumme der der Pyramide21 Taktgeberschaltung, zugeführten Operanden zusammengefaßt werden.

F i g. 7 eine schematische Darstellung der Einrieb.- 35 Die Addiererschleife 22 besteht aus zwei Stufen, tung von Fig. 1 zur Erläuterung ihrer Wirkungs- von denen jede einen Ubertragsaufschubaddierer entweise, hält. Die erste Stufe besteht aus dem Übertragsauf-

Fig. 8 die Zusammengehörigkeit der Fig. 9a Schubaddierer 50, der außerdem mit £ bezeichnet ist, und 9 b, und einem Register 51. Die zweite Stufe besteht aus

Fig. 9 a, 9 b ein detailliertes Blockschaltbild eines 40 dem mit F bezeichneten Übertragsauf Schubaddierer Teiles der Operandeneingabeschaltung der Einrich- 52. Die Addiererschleife 22 empfängt nacheinander tung nach Fig. 1 und 2, Ausgangssignale von der Addiererpyramide 21 je-

F ig. 10 die Zusammengehörigkeit der Fig. 11a weils zu der Zeit, wenn durch den Übertragsauf schubbis lld, addierer52 auf seinen AusgängenS und C je eine

Fig. 11a bis lld ein detailliertes Blockschaltbild 45 Signalgruppe erzeugt wird. Es gelangen somit jeweils eines Teiles der Addiererpyramide der Einrichtung gleichzeitig vier Signalgruppen zum Eingang der von Fig. 1, Addiererschleife22. Zwei Gruppen liefert hiervon

F i g. 12 die Zusammengehörigkeit der F i g. 13 a der Übertragsaufschubaddierer 44 und die übrigen und 13 b und zwei Gruppen liefert der Übertragsauf Schubaddierer

Fig. 13, 13b ein detailliertes Blockschaltbild eines 50 52. Die Rate, mit welcher die Ausgangssignale vom Teiles der Addiererschleife der Einrichtung von Addierer 44 erzeugt werden, entspricht der Rate, Fig. 1. mit welcher die Addiererschleife22 arbeitet. Hier-

Die in Fig. 1 in Form eines vereinfachten Block- durch ist sichergestellt, daß die Ausgangssignale am Schaltbildes dargestellte Einrichtung umfaßt Eingabe- Addierer 52 jeweils gleichzeitig mit den Ausgangsmittel 20, eine Addiererpyramide 21, eine Addierer- 55 Signalen des Addierers 44 auftreten,
schleife 22 und ein Übertragsvorausschauaddierwerk Der Endsummenausgang der Additionseinrichtung

23. Obgleich das dargestellte Ausführungsbeispiel von F i g. 1 besteht aus einer einzelnen Gruppe Auseine Einrichtung zur Durchführung schneller Multi- gangssignalleitungen des Übertragsvorausschauaddieplikationen und Divisionen ist, können die Merk- rers 23. Der Addierer 23 empfängt Eingangssignale male vorliegender Erfindung jedoch auch zur belie- 60 entweder vom Ubertragsaufschubaddierer 52 oder bigen Addition von Operanden angewendet werden, vom Übertragsaufschubaddierer 44. Wenn die Addiunabhängig vom Zusammenhang dieser Additionen tionseinrichtung von Fig. 1 zur Erzeugung einer mit anderen Rechenoperationen. Die Erläuterung der Endsumme aus einer Vielzahl von Operanden ver-Fig. 1 beschränkt sich daher darauf, in welcher wendet wird, die in den Registern24 bis 29 enthal-Weise mit Hilfe der dargestellten Einrichtung Addi- 65 ten sind, empfängt der Addierer 23 lediglich die Austionen durchgeführt werden. Erst an Hand von gangssignale des Übertragsaufschubaddierers 44. Fig. 2 wird die Anwendung des Addierwerkes ge- Wenn jedoch die Additionseinrichtung zur Akkumumäß Fig. 1 zur Durchführung von Multiplikationen lation einer Anzahl Operanden verwendet wird, die

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zu aufeinanderfolgenden Zeiten zu den Registern 24 Satz Ausgangssignale des betreffenden Ubertragsaufbis 29 geleitet werden, wird die Addiererschleife 22 schubaddierers in die Verriegelungsschaltungen einwirksam. Der Übertragsvorausschauaddierer 23 emp- speichert. Durch die Verriegelungsschaltungen wird fängt in diesem Falle die Ausgangssignale des Über- daher der Ausgangssignalzustand eines Übertragsauf tragsaufschubaddierers 52, wenn an dessen Ausgang 5 schubaddierers im Zeitintervall zwischen zwei aufein-Signalgruppen erscheinen, die die Endsumme der zu- anderfolgenden Steuersignalen der Verriegelungsgeführten Operanden darstellen. schaltungen aufrechterhalten.

Jeder der in Fig. 1 dargestellten Übertragsauf- In Fig. 2 ist eine Gleitkommarecheneinheit eines Schubaddierer ist ein Paralleladdierwerk, in dem jede Datenverarbeitungssystems dargestellt, die sich zur Stelle drei Eingangsleitungen aufweist, von denen io Multiplikation oder Division von Gleitkommajede mit einem der Register 24 bis 29 verbunden ist. Operanden eignet und in der das in F i g. 1 angegebene Der logische Aufbau einer Übertragsaufschub- Addierwerk Verwendung findet. Die zu multiplizieaddiererstelle ist so getroffen, daß aus den binären renden oder zu dividierenden Gleitkommaoperanden Eins- oder Null-Signalen von drei verschiedenen weisen je 64 Binärziffern auf. Die höchste Wertstelle Operanden zwei Ausgangssignale gebildet werden, 15 bzw. die Bitposition Null der Gleitkommazahlen die die binäre Summe der Eins-Eingangssignale und dient zur Darstellung des Vorzeichens. Die Posieinen bei der Bildung dieser Summe entstandenen tionen 1 bis 7 sind dem Exponentenwert zur Basis 16 Übertrag darstellen. Ein Eins-Ausgangssignal für die zugeordnet (hexadezimale Darstellung), und die Posibinäre Summe wird erzeugt, wenn eines oder drei tionen 8 bis 63 stellen die Mantisse der betreffenden der Eingangssignale den Binärwert Eins haben, und 20 Gleitkommazahl dar. Die Mantisse besteht aus vierein Ubertragssignal wird erzeugt, wenn zwei oder zehn hexadezimalen Ziffern, von denen jede aus vier drei der zugeführten Operanden den Binärwert Eins Binärziffern besteht. Das Komma befindet sich zwihaben. In F i g. 1 sind die Summen-Ausgangsleitun- sehen der siebten und der achten Binärstelle. Wie gen der Übertragsaufschubaddierer mit S und die aus der Gleitkomma-Rechentechnik allgemein be-Übertragsausgangsleitungen mit C bezeichnet. Der 25 kannt ist, werden nur die Mantissen einer Gleit-Addierer 40 erzeugt somit aus Operanden, die von kommazahl multipliziert oder dividiert, während die den Registern 24, 25 und 26 zugeführt werden, eine Exponentenwerte addiert oder subtrahiert werden, Summensignalgruppe auf dem Ausgang S und eine um den Exponentenwert des Resultates zu erhalten. Übertragssignalgruppe auf dem Ausgang C. Im Ge- Die Aufgabe der in Fig. 2 dargestellten Einrichtung gensatz hierzu würde ein übertragsverarbeitendes 30 besteht darin, zwei Binärzahlen, von denen jede Addierwerk, wie beispielsweise der Addierer 23, die 56 Bits enthält und die Mantisse einer Gleitkommadrei zugeführten Operandengruppen zu einer ein- zahl darstellt, miteinander zu multiplizieren und, wie zigen, die Summe der drei Operanden darstellenden nachfolgend dargestellt, auch durcheinander zu di-Signalgruppe verknüpfen. vidieren.

In jeder Stufe der Pyramide 21 sind so viele Über- 35 Im Blockdiagramm von Fi g. 2 werden für die Ertragsaufschubaddierer vorzusehen, daß alle Sätze von läuterung von Teilen, die bereits in Verbindung mit je drei Gruppen Eingangssignalleitungen erfaßt wer- Fig. 1 beschrieben worden sind, die dort verwendeden. So sind z. B. in der ersten Stufe der Pyramide ten Bezugszeichen benutzt. Dementsprechend sind 21 zwei Übertragsaufschubaddierer, nämlich 40 und zwei Register 30 und 31 vorgesehen, in die durch die 41 vorgesehen, um die sechs Gruppen Eingangs- 40 Befehlssteuereinheit eines Datenverarbeitungssystems Signalleitungen von den Registern 24 bis 29 unter- zwei Multiplikatoren und zwei Multiplikanden einzubringen. In bestimmten der Pyramidenstufen kön- gegeben werden. Jedes der Register 30 und 31 entnen einzelne Gruppen der Ausgangssignale von der hält 64 Registerstellen, von denen nur die Stellen 8 vorausgehenden Addiererstufe nicht in die Eingangs- bis 63 bei der Ausführung von Multiplikationen oder signale der betreffenden Addiererstufe einbezogen 45 Divisionen von Gleitkommamantissen benutzt werwerden. In diesem Fall werden diejenigen Signale, den. In Fig. 2 sind ferner der Multiplikator-Decodie nicht unmittelbar weiterverarbeitet werden kön- dierer 32, die Register 24 bis 29, die Addiererpyranen, einem Register zugeführt. Jede Wertstelle der mide21₃ die Addiererschleife 22 und der übertrags-Übertragsaufschubaddierer dieser Pyramidenstufen verarbeitende Addierer 23 dargestellt, ist außerdem mit einer steuerbaren Verriegelungs- 50 Zusätzlich umfaßt die Einrichtung gemäß Fig. 2 schaltung versehen. Dies trifft z. B. für den Über- sechs Gleitkommapuffer 60 und vier Gleitkommatragsaufschubaddierer 42 zu, in dem jede Wertstelle register 61. Die Gleitkommapuffer 60 empfangen eine derartige Verriegelungsstufe aufweist. Durch das Gleitkommaoperanden über eine Speicherausgangs-Vorhandensein der Verriegelungsstufen kann ein Sammelleitung 62. Die in den Puffern 60 gespeicherneuer Operandensatz bereits innerhalb der Zeit den 55 ten Operanden können über eine Sammelleitung 63 Registern 24 bis 29 zugeführt werden, die zur Erzeu- oder eine Sammelleitung 64 entnommen werden, gung einer Summe aus dem bis daher in den Regi- Die Entnahme aus den Registern 61 erfolgt über eine stern befindlichen Operandensatz notwendig ist. Die weitere Sammelleitung 65. Die auf den Sammellei-Verriegelungsschaltungen können durch ein Steuer- tungen 63 oder 65 erscheinenden Daten werden zu signal zur Aufnahme der im betreffenden Übertrags- 60 einem Addierwerk 66 übertragen, das in Fig. 2 ledigaufschubaddierer gebildeten Teilsummensignale wirk- lieh zu dem Zweck dargestellt ist, um zu zeigen, daß sam gemacht werden. Nachdem eine Einspeicherung Gleitkommazahlen auch addiert oder subtrahiert erfolgt ist, liefern die Verriegelungsschaltungen ent- werden können. Der Ausgang des Addierwerkes 66 sprechend ihrem Inhalt Ausgangssignale unabhängig ist an die Sammelleitung 64 angeschlossen. Das davon, ob sich die Eingangssignale des betreffenden 65 Multiplikandenregister 30 kann Daten von den Sam-Übertragsaufschubaddierers ändern oder nicht. Ein melleitungen 63 oder 65 empfangen, während das verändertes Ausgangssignal wird erst dann erzeugt, Multiplikatorregister 31 Daten von der Sammelleiwenn ein neues Steuersignal auftritt, das einen neuen tung 65 oder von der Sammelleitung 64 empfängt.

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Wie vorausgehend erläutert, ist es notwendig, bei diererpyramide 21 und der Addiererschleife 22 ist in der Multiplikation oder Division von Gleitkomma- der Lage, Operanden mit 71 Bitstellen parallel zu zahlen die Exponentenwerte zu addieren oder zu verarbeiten. Die einzelnen Stellen der Übertragsaufsubtrahieren. Für diesen Zweck ist ein Exponenten- Schubaddierer sind, beginnend mit dem hochstelligen addierer67 vorgesehen, der die entsprechende Ex- 5 Ende durch P 3, P 2, Pl, PO, Pl... P 67 bezeichnet, ponentenaddition- oder Subtraktion ausführt. Der Obgleich die Mantissenteile der Gleitkommazahlen Ausgang dieses Addierers ist mit dem Exponententeil nur 56 Bitstellen aufweisen, kann der Multiplikatorder Register 30 oder 31 verbunden. Außerdem ist es Decodierer 32 eine Verschiebung des Multiplikanden bei Gleitkommaoperationen üblicherweise notwendig, bei der Eingabe in die Addiererpyramide um elf Zif-Normalisierungsverschiebungen durchzuführen. Es io fernstellen nach rechts erfordern. Ebenso können wird angenommen, daß die Mantissen der zu ver- unter bestimmten Bedingungen die in die Register 24 arbeitenden Gleitkommazahlen bereits normalisiert bis 29 eingegebenen Multiplikandenvielfachen in sind. Bei Multiplikationen muß die höchste Stelle der komplementierter Form dargestellt sein, wodurch Gleitkommaoperanden eine binäre Eins enthalten. eine Verschiebung der Vorzeichenstelle in höherstel-Die in die Register 30 oder 31 eingegebenen Ope- 15 ligere Positionen erforderlich ist und die Möglichkeit randen, die keine binäre Eins in ihrer höchsten Zif- der Abnahme von Übertragen von der höchsten Ziffernstelle aufweisen, werden in der Weise behandelt, fernstelle des Addierers vorgesehen sein muß. Aus daß die Mantissen aus diesen Registern zu einer Stel- diesem Grunde sind die zusätzlichen hochstelligen lenverschiebe-Schaltung 68 übertragen werden, wel- Ziffernstellen P 3, P 2, Pl vorgesehen,
ehe diese Werte, beginnend mit der höchsten Wert- 20 Die in F i g. 2 dargestellte Einrichtung weist ferner stelle auf von Null verschiedene Ziffern, abtastet, um einen Überlaufaddierer 71 auf, der die nachfolgend die Verschiebung der Mantissen nach links zu be- erläuterte Funktion hat. Die Multiplikator-Eingabewirken, so daß stest eine binäre Eins in der höchsten tore 70 übertragen 13 Multiplikatorbits zum MultiStelle des zu verarbeitenden Mantissenwertes steht. plikator-Decodierer 32, beginnend mit der niedrigsten Die Anzahl der hierfür notwendigen Stellenverschie- 25 Wertstelle der Mantisse. Danach werden auf einanderbungen wird in einem Schieberegister 69 festgehalten, folgende Gruppen von je 13 Bits, von denen jede welches mit dem Exponentenaddierer 67 verbunden gegenüber der vorausgehenden um 12 Bits in Richist. Die Ausgangssignale des Schieberegisters 69 tung der höheren Stellen versetzt ist, in der gleichen dienen zur Beeinflussung des Resultates der Exponen- Weise zum Multiplikator-Decodierer 32 übertragen, tenaddition bzw. -subtraktion, um die Zahl der für 30 so daß der Multiplikator nacheinander in fünf Grupeine Normalisierung erforderlichen Mantissen-Stel- pen zu je 12 Bits geprüft wird. Analog zur Papierlenverschiebungen bei dieser Resultatbildung zu er- und Bleistift-Multiplikation werden aufeinanderfolfassen. gende Teilprodukte in bezug auf die vorausgehend

In F i g. 2 ist ferner ein Multiplikator-Eingabetor erzeugten Teilprodukte in ihrer Stellenordnung ver-70 dargestellt. Wie nachfolgend erläutert wird, sind 35 schoben. In der dargestellten Multiplikationseinrichfünf Iterationen notwendig, um eine 56 Bit lange tung werden aufeinanderfolgende Teilprodukte, die Multiplikanden-Mantisse mit einer ebenso langen am Ausgang der Addiererschleife 22 erscheinen, um Multiplikator-Mantisse zu multiplizieren. In jeder zwölf Bitstellen nach rechts verschoben, bevor sie Iteration werden 13 Bits des Multiplikators geprüft zum Eingang der Addiererschleife 22 zurückgeführt und zur Steuerung des Multiplikator-Decodierers 32 40 werden. Die zwölf binären Bits der zwei Ausgangsverwendet. Bei der ersten Iteration werden die Multi- signalgruppen der Addiererschleife 22, die nach plikator-Eingabetore 70 zur Übertragung der ersten rechts zu verschieben sind, werden parallel zum 13 Bits des Multiplikators zum Multiplikator-Deco- Überlauf addierer 71 geführt, der die Aufgabe hat, dierer 32 gesteuert. Der Multiplikator kann dabei am Ende der fünf Iterationen zu bestimmen, ob ein von der Sammelleitung 64, der Sammelleitung 65, 45 Übertrag bei der Addition der nach rechts verscho- oder von der Stellenverschiebungsschaltung 68 zu- benen Bits erzeugt wird oder nicht. Wenn die wähgeführt werden, und zwar zur gleichen Zeit, zu der rend der fünf Iterationen nach rechts verschobenen die Mantisse in eines der Register 31 eingegeben Bits im Addierer 71 einen Übertrag erzeugen, gewird. Von diesem Zeitpunkt an werden über die langt dieser über eine Leitung 72 zur niedrigsten Bit-Multiplikator-Eingabetore 70 nacheinander Gruppen 50 stelle des Paralleladdierers 23. Bei einer normalen von 13 Multiplikatorbits zum Multiplikator-Deco- Multiplikation, wenn ein Multiplikator von 56 Bits dierer 32 übertragen. Die gruppenweise Steuerung und ein Multiplikand von 56 Bits miteinander multivon Torschaltungen nach Art der Multiplikator-Ein- pliziert werden, entsteht das Endprodukt mit einer gabetore70 ist für sich bekannt. Für jede Iteration Länge von 112 Bits. Von diesen Stellen werden im der Multiplikationsoperation erzeugt der Multipli- 55 dargestellten Beispiel nur die sechsundfünfzig höherkator-Decodierer 32 eine Gruppe Signale, die an den stelligen Bits verwendet. Die 56 Bits des niedrigstelli-Verriegelungsschaltungen bzw. Registern 24 bis 29 gen Zahlenteiles werden dem Addierer 71 zugeführt, wirksam werden, um den Multiplikanden vom Re- um zu bestimmen, ob aus diesem Teil des Endprogister 30 stellenverschoben zu den Registern 24 bis duktes ein Übertrag in den durch die sechsundfünfzig 29 zu übertragen, wobei der Betrag der Stellenver- 60 hochstelligen Bits ausgedrückten Teil des Produktes Schiebung durch das vom Multiplikator-Decodierer vorliegt.

32 gelieferte Vielfache bestimmt wird. In Fig. 2 sind Nachdem das Endprodukt ermittelt worden ist, gefür die Register 24 bis 29 verschiedene Ausgänge langt es vom Addierer 23 zu einem Resultatregister Ml bis M6 dargestellt, die den ein- bis sechsfachen 73. Ein Decodierer 74 dient während der Erzeugung Multiplikanden zugeordnet sind. Diese Leitungen 65 des Endproduktes durch den Addierer 23 zur Absind mit dem Eingang der Addiererpyramide 21 ver- tastung der höchsten vier Bitstellen des Endprodukbunden. tes. Wenn in diesen vier Bitstellen eine Eins auftritt, Jeder der Übertragsaufschubaddierer in der Ad- liegt eine normalisierte Resultatmantisse vor. Wenn

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jedoch der Decodierer 74 feststellt, daß die höchsten bis 29 übertragen wird. Außerdem wird ein Multiplivier Bitstellen keine binäre Eins enthalten, wird eine kator-Decodier-Eingabe-Impuls für die Iteration 1 Stellenverschiebeschaltung 75 wirksam gemacht, die erzeugt. Dieser Impuls bringt die Bits der niedrigsten eine Stellenverschiebung des Resultates um vier Bi- Wertstellengruppe des Multiplikators zum Multiplikanärstellen oder eine hexadezimale Ziffer nach links 5 tor-Decodierer 32, worin sie festgehalten werden, bewirkt. Die Stellenverschiebungsschaltung 75 ist zu Nach einer gewissen Verzögerung, die von der Ardiesem Zweck mit dem Ausgang des Resultatregisters beitsgeschwindigkeit des Multiplikator-Decodierers 73 verbunden. An den Ausgang der Stellenverschie- 32 abhängt, wird ein Multiplikanden-Vielfaches-Einbungsschaltung 75 ist die Sammelleitung 64 ange- gabe-Impuls erzeugt, der das entsprechende Multiplischlossen, die zu den Gleitkommaregistern 61 führt, io kandenvielfache in die zugeordneten Register 24 bis welche zur Aufnahme des Endresultates der Multi- 29 eingibt. Unmittelbar danach gelangen die in die plikation dienen. Register 24 bis 29 eingegebenen Daten zum Eingang Die in Fig. 2 dargestellte Anordnung, die im der Addiererpyramide21. Dieser Impuls wird am wesentlichen eine Multipükationseinrichtung ist, Eingang der Übertragsaufschubaddierer 41 und 40 eignet sich auch für die Durchführung von Gleit- 15 (F i g. 1) wirksam. Nach einer geeigneten Verzögekommadivisionen. Dies geschieht dadurch, daß die rungszeit, die von der Arbeitsgeschwindigkeit dieser Divisionen auf Multiplikationen zurückgeführt wer- Addierer abhängt, wird ein Impuls »C-Addiererden, indem ein Kehrwert für den Divisor bestimmt Eingabe« erzeugt, durch den die Resultate aus den wird, der daraufhin als Multiplikator in Verbindung Addierern 41 und 40 in den Übertragsaufschubmit dem als Multiplikand verwendeten Dividenden 20 addierer 42 und das Register 43 eingegeben werden, zur Bestimmung eines Quotientenwertes durch Aus- Die Summen und Übertragssignale des Addierers 42 führung einer Multiplikation dient. Während einer werden in den diesem Addierer zugeordneten VerMultiplikation wird eine Multiplikator-Eingangstor- riegelungsschaltungen festgehalten und gelangen zu schaltung 76 verwendet, um die zu verarbeitenden, dem Übertragsaufschubaddierer 44, der zwei Grupdie Divisor-Kehrwerte darstellenden Zahlen zum 25 pen von Ausgangssignalen C und S der Pyramide 21 Multiplikator-Decodierer 32 zu übertragen. Ebenso erzeugt. Diese Signale stellen die Summe und die wie bei der Ausführung von Multiplikationen erfor- Überträge der während der ersten Iteration zugeführdern Divisionen eine Anzahl von Iterationen, inner- ten Operanden dar. Nach einer geeigneten Verzögehalb der Ausgangssignale der Addiererpyramide 21 rung, die von der Arbeitsgeschwindigkeit des Addern Paralleladdierer 23 direkt zugeführt werden. Das 30 dierers 44 abhängt, wird ein jE-Addierer-Eingabe-Resultat aus dem Addierer 23 wird über das Resultat- Impuls erzeugt, der den Addierer 50 und das Regiregister73 zur Stellenverschiebungsschaltung 77 zu- ster51 zur Abgabe von Ausgangssignalen an den rückgeführt zu dem Zweck, die Eingabe eines Multi- nachgeschalteten Übertragsaufschubaddierer 52 konplikanden in die Register 24 bis 29 zu steuern. Die ditioniert. Nachdem der Addierer 50 seine Ausgangs-Stellenverschiebungsschaltung 77 liefert Ausgangs- 35 signale erzeugt hat, wird ein F-Addierer-Eingabesignale zu einer Oder-Schaltung 78. Diese Oder- Impuls erzeugt, der die Eingabe der betreffenden Si-Schaltung wird wirksam, um den Registern 24 bis 29 gnale in den Addierer 52 auslöst,
während einer Division einen Multiplikanden zuzu- Wie aus F i g. 3 zu ersehen ist, kann der Multiführen. Sie dient jedoch auch zur Übertragung eines plikator-Decodierer 32 bereits zu der Zeit, wenn die Multiplikanden aus den Registern 30 oder eines MuI- 40 Multiplikanden-Vielfachen in die Register 24 bis 29 tiplikanden aus der Stellenverschiebungsschaltung 79 eingegeben werden, die Operanden der zweiten in die Register 24 bis 29. Während der Ausführung Iteration empfangen. Ebenso können während der von Divisionen genügt es nicht, daß die höchsten vier Eingabe der Operanden der ersten Iteration in den Bitstellen des Divisors eine binäre Eins aufweisen, Addierer 42 bereits die Register 24 bis 29 entspresondern es ist erforderlich, daß die höchste Bitstelle 45 chend den Operanden der zweiten Iteration eininnerhalb dieser Bitgruppe des Divisors eine binäre gestellt werden. Eine derartige überlappte Arbeits-Eins enthält. Die Stellenverschiebungsschaltung 79 weise ist möglich, da in dem Datenfluß des Addierist in der Lage, eine derartige Verschiebung des Werkes gemäß F i g. 1 verschiedene Verriegelungs-Mantissenwertes zu bewirken, daß eine binäre Eins schaltungen angeordnet sind, die aus dem Multipliin dieser höchsten binären Bitstelle der Mantisse ent- 50 kator-Decodierer 32, den Registern 24 bis 29, dem halten ist. Die Anordnung nach F i g. 2 weist zum Übertragsaufschubaddierer 42 mit dem Register 43, Zwecke der Ausführung von Divisionen einen Tabel- dem Ubertragsaufschubaddierer 50 mit dem Register lenspeicher 80 auf, der während der ersten Iteration 51 und dem Übertragsaufschubaddierer 52 bestehen, einer Divisionsoperation verwendet wird, um einen Durch diese Verriegelungspunkte ist es möglich, daß angenäherten Kehrwert für den Gleitkommadivisor 55 sich die Eingabesignale eines Schaltungsteiles bereits zur Verfügung zu stellen. Der Ausgang dieses Tabel- ändern können, wenn die Resultate dieses Schaltungslenspeichers ist über die Eingangstorschaltung 76 mit teiles in den ihm zugeordneten Verriegelungsschaldem Multiplikator-Decodierer 32 verbunden. tungen eingestellt sind und der nachfolgende Schal-In F i g. 3 ist ein Zeitdiagramm dargestellt, das die tungsteil diese Signale empfangen kann. Wie aus Beziehung zwischen den verschiedenen Taktimpulsen 60 Fig. 3 ersichtlich ist, werden vier Sätze Multizur Steuerung der Einrichtung gemäß F i g. 2 zeigt. plikatorbits zum Multiplikator-Decodierer 32 über-Während der ersten Iteration einer Multiplikation tragen, bevor das erste Teilprodukt im Ubertragswird der Multiplikator über die Stellenverschiebungs- aufschubaddierer 52 erzeugt wird. Bei den eingangs schaltung 68 geführt und durch einen Impuls »Regi- erläuterten bekannten Anordnungen dieser Art ist stereingabe« in das Multiplikatorregister 31 zurück- 65 eine solche gestaffelt überlappte Arbeitsweise nicht übertragen. Zur gleichen Zeit tritt ein Impuls »Multi- möglich.

plikandeingabe« auf, wodurch der 56 Bitstellen lange Aus dem übrigen Teil von F i g. 3 ist leicht zu erMultiplikand aus dem Register 30 in die Register 24 kennen, daß die fünf Gruppen der Multiplikatorbits

vom Multiplikator-Decodierer 32 im wesentlichen innerhalb der Zeit geprüft und decodiert werden, in der das zweite Teilprodukt aus dem zweiten Satz der zugeführten Operandenbits erzeugt wird. Die Ziffern 0 bis 4 im oberen Teil von F i g. 3 stellen die Maschinenzyklen dar und zeigen, daß eine vollständige Multiplikation zweier 56 Bit langer Binärzahlen in vier Maschinenzyklen ausgeführt werden kann. Wie nachfolgend noch gezeigt wird, bestehen die Taktgeberschaltungen zur Ausführung der Multiplikation aus einer relativ einfachen Schaltung zur Erzeugung von fünf Eingabeimpulsen für den Multiplikator-Decodierer 32, wobei aus diesen Impulsen durch entsprechende Verzögerung die Eingabeimpulse für die im Datenfluß nachfolgenden Verriegelungsschaltungen abgeleitet werden.

In F i g. 4 ist ein 56 Bitstellen umfassender Multiplikator dargestellt, der in Gruppen zu je 13 Bits unterteilt ist. Die Gruppen sind so gewählt, daß sie sich jeweils um eine binäre Bitstelle überlappen. Die letzte Iteration 5 bezieht sich auf die höchste Ziffernposition der Gleitkommazahl. Hierbei soll angenommen werden, daß in der höchsten Bitstelle des Multiplikators eine binäre Null enthalten ist. Die Operation beginnt am linken Ende des Multiplikators und schreitet in Gruppen von dreizehn binären Bits mit einer Überlappung von je einem Bit nach links vorwärts. Es ist ferner angenommen worden, daß die niedrigstelligen Multiplikatorbits, die während der ersten Iteration an der Erzeugung des Vielfachen Ml beteiligt sind, binäre Nullen sind und daß an der Bildung von M 2 nur ein einzelnes möglicherweise von Null abweichendes Bit beteiligt ist. Die Zahlen 1 bis 14 stellen die vierzehn hexadezimalen Ziffern des Multiplikators dar.

Da die Mantisse einer Gleitkommazahl im allgemeinen ein Wert ist, der kleiner als 1 ist, ergibt eine Multiplikation zweier derartiger Mantissen als Resultat eine kleinere Mantisse. Ebenso wird ein Multiplikand, der mit den niedrigsten Stellen bzw. dem am äußersten rechts stehenden Bit des Multiplikators multipliziert wird, praktisch nach rechts verschoben mit dem Effekt, daß eine Division des Multiplikanden durch 2^5e bewirkt wird. Wie vorausgehend erwähnt, werden jedoch die am Ausgang der Addiererschleife 22 erscheinenden Teilprodukte um zwölf Bitstellen nach rechts verschoben entsprechend den 12 Bits des Multiplikators, die innerhalb einer Iteration verarbeitet werden, so daß das Endprodukt einer Multiplikation einer Mantisse mit einer anderen Mantisse in der richtigen Weise erzeugt wird.

In F i g. 4 sind die während der Iteration 3 zu prüfenden Multiplikatorbits im einzelnen angegeben. Während der Iteration 3 werden die Multiplikatorbits 24 bis 36 zum Multiplikator-Decodierer 32 übertragen. Jeweils eines der Multiplikanden-Vielfachen MX bis M6, die an die Register 24 bis 29 angelegt werden, wird durch Prüfung dreier Multiplikatorbits ausgewählt. Hierbei ist das höchste Bit einer Dreiergruppe gleichzeitig das niedrigste Bit der nächsthöheren Dreiergruppe der Multiplikatorbits.

Der Untersuchung der Dreier-Bitgruppen liegt folgende Überlegung zugrunde: Eine ganze Zahl kann bekanntlich in einem beliebigen Zahlensystem durch die Summe der Stellenwerte ausgedrückt werden. Zum Beispiel kann für die dezimale Zahl 112 der binäre Ausdruck 2⁶ + 2⁵ + 2⁴ geschrieben werden (binär 1110000), worin die drei höchsten Binärstellen eine Kette von aufeinanderfolgenden Einsen bilden. Diese Kette läßt sich in vereinfachter Form durch die Differenz 2⁷ - 2* ausdrücken (binär: 10000000 — 10000 = 1110000). Hieraus folgt, daß bei Auftreten einer Kette binärer Einsen in einem Multiplikator an Stelle einer Addition des Multiplikanden für jede dieser Einsen eine Subtraktion für die am weitesten rechts stehende Eins und eine Addition für die am weitesten links stehende Eins der Kette

ίο ausgeführt werden kann, wobei allerdings das Teilprodukt für jede Eins der Kette um eine Stelle nach rechts verschoben werden muß. Hierauf basierend wird vom Decodierer 32 für jede der Dreier-Bitgruppen festgestellt, ob sie den Anfang oder das Ende einer Kette Einsen enthält oder nur eine alleinstehende Eins aufweist. Als Resultat dieser Untersuchung liefert der Multiplikator-Decodierer 32 Ausgangssignale, die in Übereinstimmung mit der dargelegten Ausdrucksweise einer Kette binärer Einsen als Differenz entweder ein negatives bzw. komplementäres Vielfaches oder ein echtes Vielfaches des Multiplikanden bezeichnen. Bei den Vielfachen handelt es sich stets um durch die jeweiligen Stellenwerte der Multiplikatorbits bestimmte geradzahlige Vielfache von 2, die durch einfache Bitstellenverschiebungen des Multiplikanden in für sich bekannter Weise gewonnen werden können. Außerdem ist in den Ausgangssignalen des Multiplikator-Decodierers 32 auch berücksichtigt, daß für die am weitesten links stehende Eins einer derartigen Kette (Kettenende) ein der nächsthöheren Wertstelle zugeordnetes Multiplikanden-Vielfaches ausgewählt wird, entsprechend der obigen Differenz-Schreibweise.

Aus Fig. 5 ist ersichtlich, wie die 13 Multiplikatorbits einer jeden Iteration im Multiplikator-Decodierer 32 decodiert werden. Die Ziffern 0 bis 12 bezeichnen die dreizehn innerhalb einer Iteration zu prüfenden Multiplikatorbits. Das Vielfache Ml ist dargestellt als eine Funktion der Multiplikatorbits 10, 11 und

13. In Übereinstimmung mit F i g. 4 sind dies in der Iteration die Multiplikatorbits 34, 35 und 36. Die sechs Gruppen der innerhalb einer jeden Iteration zu prüfenden Multiplikatorbits sind im oberen Teil von Fig. 5 dargestellt. Im unteren Teil dieser Figur ist die Zuordnung zwischen den Eingangssignalen und den Ausgangssignalen des Decodierers allgemein dargestellt. Diese Eingänge sind mit N, N + 1 und N + 2 bezeichnet. Jeder dieser Eingänge kann eine binäre Null oder eine binäre Eins führen, so daß sich acht Permutationen ergeben. Das Bit der höchsten Wertstelle innerhalb der Gruppe (N) überdeckt sich mit dem niedrigsten Bit (N + 2) der nächstfolgenden höherstelligeren Gruppe. Es können bekannte Algorithmen verwendet werden, um die richtige Anzahl Stellenverschiebungen zu bestimmen, die der Multiplikand in die betreffenden Register 24 bis 29 auszuführen hat, um ein Vielfaches des Multiplikanden darzustellen. Zumindest ein Algorithmus verwendet die drei Multiplikatorbits einer bestimmten Gruppe zur Erzeugung von zwei Ausgangssignalen, wie es in Fig. 5 in den mit »allgemeiner Ausgang« bezeichneten Spalten angegeben ist. Die Bezeichnungen iV und N + 1 über diesen beiden Spalten geben den Stellenwert des betreffenden Ausgangssignals innerhalb der Dreiergruppen der 13 Multiplikatorbits an. Die Bezeichnung 0, +1 oder —1 gibt Auskunft darüber, was bei der Übertragung des Multiplikanden in die betreffenden Register 24 bis 29 zu geschehen

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hat. Wenn ζ. B. JV und JV + 1 beide Null sind, wer- Folge dieses Impulses benötigten Steuersignale. Zur den Nullen in die betreffenden Register eingestellt. Realisierung des logischen Aufbaues des dargestellten Eine Angabe in der Kolonne von + 1 zeigt an, daß Addierwerkes sind mehrere Trägerplatten für die der Multiplikand in echter Darstellung um JV + 1 logischen Bauteile notwendig, aus denen die Ver- oder JV Positionen nach rechts zu verschieben ist bei 5 riegelungsschaltungen der verschiedenen Stufen beder Eingabe in die betreffenden Register 24 bis 29. stehen. Da Hochleistungs-Datenverarbeitungsmaschi-Die Angabe — 1 zeigt an, daß der Multiplikand in nen mit sehr hohen Geschwindigkeiten arbeiten, spielt komplementärer Form um JV oder JV + 1 Positionen die Ausbreitungsdauer der Impulse entlang den Vernach rechts zu verschieben ist. bindungsleitungen bereits eine erhebliche Rolle. Um

Als Beispiel sind die entsprechenden Ausgangs- io deshalb sicherzustellen, daß die Eingabe-Signale signale des Multiplikator-Decodierers 32 für die eines bestimmten Satzes Verriegelungsschaltungen Übertragung der Multiplikanden in das Register 26, alle zur gleichen Zeit in diesen Verriegelungsschaldas das Vielfache M 3 empfängt, im unteren rechten rungen wirksam werden, sind weitere Verzögerungs-Teil von F i g. 5 dargestellt. Die Werte JV und JV + 1 schaltungen 84 bis 86 vorgesehen, deren Signalsind in diesem Fall den Bits der Positionen 6 und 7 15 Verzögerungen entsprechend den unterschiedlichen innerhalb der in der Iteration 3 zu verarbeitenden Laufzeiten der Impulse abgestuft sind. Hierdurch Gruppe von 13 Multiplikatorbits zugeordnet. Es ist wird eine gleichzeitige Wirksamkeit der Eingabeersichtlich, daß, basierend auf den binären Mutatio- Steuerimpulse an allen Verriegelungsschaltungen nen der Bitpositionen 6, 7 und 8 im Multiplikator- einer Stufe, z. B. 32, unabhängig von der Länge der Decodierer 32 ein Multiplikand, der in das Register 20 Leiter, die zu den Verriegelungsschaltungen führen, 26 einzugeben ist, in echter oder komplementierter erzielt.

Form eingegeben und um sechs oder sieben Stellen Es wurde ferner bei der Instrumentierung der

nach rechts verschoben wird. Durch diese Maßnahme erfindungsgemäßen Einrichtung festgestellt, daß die liefern die Multiplikatorbits 30, 31 und 32, die den Verzögerung, die durch die logischen Schaltungen Bitstellen 6, 7 und 9 in der dreizehner Gruppe ent- 25 und die Leitergänge zwischen den logischen Schalsprechen, den richtigen Beitrag zu der auszuführen- tungen bewirkt wird, vom Eingang einer Verriegeden Multiplikation. In Verbindung mit dem Viel- lungsschaltung bis zum Eingang der nächsten Verfachen Ml ist ersichtlich, daß der in das Register 24 riegelungsschaltung für alle Stufen gleichgemacht einzugebende Multiplikand um bis zu elf Positionen werden kann. Zum Beispiel können zwischen zwei nach rechts verschoben werden kann, woraus sich 30 aufeinanderfolgenden Eingängen von Verriegelungsdie Notwendigkeit für die Ausdehnung der Addier- schaltungen sowohl vier logische Verknüpfungsstellen um elf Stellen über die normale Multipli- schaltungen in Serie angeordnet sein als auch drei kandenlänge von 56 Bits ergibt. logische Verknüpfungsschaltungen und eine Leiter-

Ebenso ist an Hand des Vielfachen M 3 in Ite- länge, die eine Verzögerung liefert, die der Verzögeration 3 erkennbar, daß der Multiplikand 2~^S0- oder 35 rung einer logischen Verknüpfungsschaltung ent-2~³¹-mal in Übereinstimmung mit den Regeln für spricht. Auf diese Weise können auch die Durchlaufdie Multiplikation einer Mantisse mit einer anderen zeiten durch die Verriegelungsschaltungen der Mantisse zu multiplizieren ist. Obgleich die Aus- Addiererschleife 22 von F i g. 1 den Durchlaufzeiten gangssignale des Multiplikator-Decodierers 32 für der verschiedenen Stufen der Addiererpyramide 21 das Vielfache M 3 nur eine Verschiebung des Multi- 40 angepaßt werden.

plikanden entweder um sechs oder sieben Positionen Auf Grund der verschiedenen aufeinanderfolgen-

nach rechts bewirkt, werden die Ausgangssignale des den Stufen von Verriegelungsschaltungen und der betreffenden Teilproduktes der in Iteration 3 zu ver- im wesentlichen gleichen Signalverzögerung zwischen arbeitenden Operanden am Ausgang der Addierer- in Datenflußrichtung aufeinanderfolgenden Eingänschleife 22 um einen Gesamtbetrag von 24 Bitposi- 45 gen dieser Verriegelungsschaltungen kann die Rate, tionen während der Iterationen 4 und 5 nach rechts mit welcher die Operanden dem Eingang der Addiverschoben. Das Teilprodukt, das durch die Multi- tionsvorrichtung angeboten werden können, gleich plikatorbits 30, 31 und 32 während der Iteration 3 der maximalen Rate sein, mit der eine einzelne dieser erzeugt wird, stellt daher in richtiger Weise eine Stufen arbeiten könnte und die lediglich durch die Multiplikation mit 2~^s oder 2~³¹ dar. 50 von ihr bewirkte Signalverzögerung bestimmt wird.

Die in einfacher Weise zu instrumentierenden Hierdurch ist eine Arbeitsweise möglich, die am Schaltungen zur Erzeugung der erforderlichen Takt- ehesten mit einer Pipeline verglichen werden kann, impulse zum Betrieb der Anordnung gemäß Fig. 2 da jeweils mit jeder Weiterleitung einer Signalgruppe sind in Fig. 6 dargestellt. Die zu steuernden Schal- vom Ausgang einer Stufe Verriegelungsschaltungen tungsteile tragen in Fig. 6 die gleiche Bezeichnung 55 zum Eingang der nachfolgenden Stufe Verriegelungswie in den vorausgehend beschriebenen Fig. 1 und 2. schaltungen ein neuer Satz Eingangssignale der ab-Sie umfassen die Verriegelungsschalrungen des gegebenen Verriegelungsschaltung zugeführt werden Multiplikator-Decodierers 32, die Register 24 bis 29, kann.

die Verriegelungsschaltungen des Übertragsaufschub- Dieser Pipeline-Effekt ist besonders klar aus der

addierers 42, das Register 43, die Vernegelungs- 60 schematischen Darstellung von F i g. 7 ersichtlich. Im schaltungen des Übertragsaufschubaddierers 50, das oberen linken Teil von F i g. 7 sind die Register 24 Register 51 und die Verriegelungsschaltungen des bis 29, die Addiererpyramide 21 und die Addierer-Übertragsaufschubaddierers 52. Jeder der in Verbin- schleife 22 dargestellt. Den Registern 24 bis 29 wird dung mit Fig. 3 erläuterten »Multiplikator-De- ein erster Satz von sechs Operanden zugeführt, die codierer-Eingabe«-Impulse wird nicht nur zur Steue- 65 zur Erzeugung eines Teilproduktes PP1 für die erste rung des Multiplikator-Decodierers 32 verwendet, Iteration dienen. Rechts daneben ist die gleiche sondern dient auch über eine Serie von Verzöge- Schaltungsstruktur in dem Zustand dargestellt, wenn rungsschaltungen 80 bis 83 zur Erzeugung der in der das Teilprodukt PP1 in den C-Übertragsaufschub-

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addierer42 und die Verriegelungsschaltung43 ein- Die Fig. 9a und 9b zeigen bei Zusammenfügung gegeben worden ist und der nächste Satz Operanden gemäß Fig. 8 einen Teil des Multiplikator-Decoin die Register 24 bis 29 zur Erzeugung eines Teil- dierers 32 und eines der Register 24 bis 29 von F i g. 1 Produktes PP 2 für die Iteration 2 eingestellt worden oder 2. Im Multiplikator-Decodierer 32 bzw. in den ist. Die nächste Darstellung zeigt, daß zu der Zeit 5 Registern 24 bis 29 sind Verriegelungsschaltungen der Eingabe des Teilproduktes PPI in den Is-Über- vorgesehen, die untereinander in gleicher Weise auftragsvorausschauaddierer 50 ein dritter Operanden- gebaut sind, wie es beispielsweise durch den Schalsatz in den Registern 24 bis 29 eingestellt wird. Zur tungsteil 120 in Fig. 9a angegeben ist. Die Verriege-Zeit der Eingabe eines weiteren Operandensatzes in lungsfunktion wird in für sich bekannter Weise dadie Register 24 bis 29 zur Erzeugung eines Teil- io durch erzielt, daß der Ausgang einer Und-Schaltung Produktes PP 4 für die Iteration 4 wurde das Teil- über eine Oder-Schaltung mit dem Eingang der UndproduktPPl in den F-Übertragsvorausschauaddierer Schaltung rückgekoppelt ist.

52 eingegeben, dessen Ausgangssignale zum Eingang Die Ausgänge —M3 (13) und M3 (13) dienen zur

des .E-Übertragsvorausschauaddierers 50 zurück- Abgabe der binären Ein- oder Null-Ausgangssignale

geführt werden. Zum Zeitpunkt der Eingabe von 15 von der Position 13 des Registers 26, das dem Viel-

PP 2 in den £-Addierer 50 werden somit auch die fachen M 3 zugeordnet ist. Der binäre Signalzustand

das Teilprodukt PP1 darstellenden Signale um zwölf dieser Ausgangsleitungen stellt entweder die echte

Positionen nach rechts verschoben in den E-Addierer oder die komplementäre Form des Inhalts der Multi-

50 eingegeben. plikandenstelle 6 oder 7 dar. Diesen beiden Bitstellen

Die aufeinanderfolgende Zuführung der verschie- 20 sind auch die Signaleingänge +Bit6 und +Bit7 zudenen Operandensätze zu den Registern 24 bis 29 geordnet. Weitere Eingänge, die vom Paralleladdierer erfolgt gleichzeitig mit der aufeinanderfolgenden 23 (Fig. 1) stammen und während einer Divisions-Übertragung der Zwischenresultate von einem Satz operation wirksam werden, sind mit +PA Bit6 oder der Verriegelungsschaltungen zum jeweils nach- +PABU7 bezeichnet. Ein weiteres Paar Eingangsfolgenden Satz der Verriegelungsschaltungen und 25 leitungen +7 oder —7 der Schaltungsanordnung gleichzeitig mit der Übertragung der um zwölf Stellen nach F i g. 9 b kommt von F i g. 9 a und entspricht nach rechts verschobenen Ausgangssignale der den Eingängen +6 oder —6 und +8 oder —8. Addiererschleife zurück zum Eingang dieser Schleife, Diese Eingänge sind den Multiplikatorstellen 6, 7 bis das Endprodukt am Ausgang des f-Übertrags- und 8 zugeordnet und dienen zur Erzeugung des Vorausschauaddierers 52 vorliegt. Zu dieser Zeit 30 Vielfachen M3, indem sie in der Schaltung von werden die zwei Gruppen Ausgangssignale C und S Fig. 9b bestimmen, ob der Multiplikand oder die des Übertragsvorausschauaddierers 52 zum Parallel- Ausgangssignale des Paralleladdierers um sechs oder addierer23 übertragen, um dort zum Endprodukt sieben Bitpositionen in echter oder komplementärer vereinigt zu werden. Form entsprechend den Regeln von F i g. 5 nach

An Hand der Fig. 8 bis 13 werden nachfolgend 35 rechts verschoben werden sollen oder nicht, die logischen Schaltungen erläutert, die gemäß der Die Schaltung von F i g. 9 a hat im wesentlichen Einrichtung von Fig. 1 von der Signalzuführung zu die Funktion einer Torschaltung und einer Verriegeden Verriegelungsschaltungen des Multiplikator- lungsschaltung, wodurch die richtigen Multiplikator-Decodierers 32 bis zum Ausgang der Addiererschleife bits der verschiedenen Multiplikationsiterationen in 22 für eine einzelne Bitstelle benötigt werden. Als 40 der richtigen Zuordnung verfügbar gemacht werden, logischer Grundbaustein, der zur Realisierung der um die Decodierer-Ausgangssignale für die in allen logischen Funktionen in der dargestellten Einrichtung Iterationszyklen gleiche Decodiererposition 7 zu erbevorzugt verwendet wird, dient eine Und-Inverter- zeugen. Die Eingabe der Multiplikatorbits zu der schaltung. In allen dargestellten Blöcken logischer Decodiererschaltung wird durch Signale auf den Lei-Schaltungen sind die Eingänge von links zugeführt 45 tungen +TA oder +GB bewirkt. Diese Signale und die Ausgänge nach rechts weggeführt. Die am stellen sich abwechselnde A- und 5-Eingabezyklen häufigsten auszuführende logische Funktion ist die der Decodiererschaltung 32 von F i g. 1 dar. Die ver-UND-Funktion, die in den Fig. 9 bis 11 durch & schiedenen Multiplikatorbits, die in der Position 7 bezeichnet ist. Wenn in einer derartigen Schaltung des Decodierers verarbeitet werden, werden von alle Signaleingänge ein negatives Potential aufweisen, 50 Multiplikatorregister 31 über Leitungen +MR Bit ist der zuoberst dargestellte Signalausgang positiv. geliefert. Weitere Eingangsleitungen sind die Leitun-Umgekehrt ausgedrückt ist, wenn irgendeiner der gen +SCHBit bei,Zuführung von der Stellenverschie-Eingänge positives Potential aufweist, der obere bungsschaltung 68 (F i g. 2) während des ersten Ite-Ausgang des Blocks negativ. Dies ist eine Realisie- rationszyklus, die Leitungen CDB zur Zuführung rung der Oder-Funktion, und so arbeitende Blöcke 55 von Multiplikatorbits von der Sammelleitung 64 und sind mit O bezeichnet. +FPB ταχ Zuführung von Multiplikatorbits von der

Mit N bezeichnete Blöcke sind Inverterschaltun- Sammelleitung 63. Des weiteren werden in die Posigen, bei denen ein negatives Eingangssignal ein posi- tion 7 des Decodierers 32 verschiedene Zwischentives Ausgangssignal bewirkt und umgekehrt. Manche resultate während der Divisionsoperationen über Leider dargestellten Blöcke logischer Schaltungen weisen 60 tungen +DIVl und —GDI eingegeben. Dies gezwei Ausgangs-Signalleitungen auf. Dabei handelt schieht während des Iterationszyklus 1 einer Division, es sich um komplementäre Ausgänge, d. h., wenn Als Steuereingänge für die verschiedenen Iterationen der obere Signalausgang negatives Potential aufweist, während einer Multiplikation dienen die Eingangsist der untere positiv und umgekehrt. Mit AR be- leitungen -GN(ITl) und -GM (IT2). zeichnete Blöcke dienen im wesentlichen lediglich 65 Die Fig. 11a bis lld zeigen bei Zusammenfügung zur Signalverstärkung oder zur Erzeugung von zwei gemäß dem Schema von Fig. 10 den Teil der die zueinander komplementären Signalen aus einem ein- Pyramide 21 bildenden Übertragsaufschubaddierer zelnen Eingangssignal. 40, 41, 42 und 44, der zur Erzeugung des Ausgangs-

signals einer Bitstelle am Ausgang des D-Übertragsaufschubaddierers 44 benötigt wird.

Die Ausgangsleitungen +C13 und — C13 von Fig. 11b sind die Übertragsausgänge für die Bitstelle 13 des Addierers 44. Die Ausgangsleitungen +SD13 und — SD13 stellen den Summenausgang der Bitstelle 13 des Addierers 44 dar.

Die Eingänge der Fig. 11 a und lic werden durch die Ausgangsleitungen der Register 24 bis 29 (F i g. 1) gebildet. Der mit 101 bezeichnete Schaltungsteil dient zur Erzeugung der Summenfunktion für die Bitstelle 14 der Vielfachen Ml, Ml und M3. Wie aus F i g. 1 ersichtlich ist, wird das Summenausgangssignal des Addierers 40 im Register 43 gespeichert. Die zur Aufnahme der Bitstelle 14 dienende Speicherstelle dieses Registers ist mit 102 bezeichnet. Die Vielfachen Ml, Ml und M3 der Bitstelle 14 gelangen außerdem zu einem Schaltungsteil 103, der die Übertragsfunktion des Addierers 40 auf die Leitungen +CA 13 und —CA13 liefert, die mit der nächsthöheren Wertstelle zur Erzeugung der Summe für die Position 13 verbunden sind. Aus Fig. 11a und der Darstellung von Fig. 1 ist erkennbar, daß die Summenfunktion von dem ^-Addierer 40 im Register 43 zwischengespeichert wird, während die Ubertragsfunktion vom ^(-Addierer 40 direkt zum C-Addierer42 übertragen wird. Die Fig. lic zeigt die Bitstellen der Vielfachen M 4, MS und M 6, die in die Schaltungen zur Erzeugung der Summen- und Übertragsfunktion - des S-Addierers 41 eingegeben werden. Die Ausgänge dieser Schaltungen sind in Fig. lic mit Sb 13, Cb 13 und SbIA bezeichnet.

Die Ausgänge des 5-Addierers 41, denen keine Verriegelungsschaltungen zugeordnet sind, und die Übertragsausgänge des ^[-Addierers 40, denen ebenfalls keine Verriegelungsschaltungen zugeordnet sind, werden dem C-Addierer42 (Fig. 11b und lld) zugeführt, der für jede Wertstelle eine Verriegelungsschaltung aufweist, wie beispielsweise die Verriegelungsschaltung 104 (Fig. lib) für die Bitstelle 14. Die Eingabe zu den Bitstellen des Addierers 42 erfolgt über ein Steuersignal auf der Leitung +EING-C. Dieses Signal gelangt zu den Verriegelungsschaltungen im Addierer 42 und zu den Verriegelungsschaltungen des Registers 43 und steuert die Einstellung dieser Verriegelungsschaltungen entsprechend den Ausgangssignalen des ^(-Addierers 40.

In Fig. 11a sind die Ausgangsleitungen der Addiererpyramide 21 für die Bitstelle 13 dargestellt, wobei die Leitungen +CD 13 und —CD 13 den Übertragsausgang und die Leitungen +SD13 und —SD 13 den Summenausgang des Addierers 44 darstellen.

Die F i g. 13 a und 13 b zeigen bei Zusammenfügung gemäß dem Schema von Fig. 12 einen Teil der Addiererschleife 22, der zur Erzeugung der Summen- und Übertragssignale für die Position 13 des Teil- oder Endproduktes verwendet wird, das der Ausgang des Addierers 52 liefert. Die Addiererschleife 22 umfaßt gesteuerte Verriegelungsschaltungen in den Addierern 50 und 52 sowie im Register 51. Die Eingangsdaten werden dieser Schaltung entweder vom Addierer 44 oder vom Ausgang des Addierers 52 zugeführt und in den Verriegelungs-Schaltungen des Addierers 50 bzw. des Registers 51 durch ein Signal auf Leitung — EING-E eingestellt. Das Eingabesignal für die Verriegelungsschaltungen des F-Addierers 52 tritt auf der Leitung — EING-F auf. Die Übertrags-Ausgabesignale der Bitstelle 13 erscheinen auf den Leitungen CjF 13 und C13, während die Summen-Ausgangssignale für die gleiche Bitstelle auf den Leitungen SF13 und 513 auftreten. Die Leitungen 513 und C13 führen direkt zum Paralleladdierer23 von Fig. 1. Die LeitungenSF13 und CF13 sind mit dem Eingang des ^-Addierers 50 rückgekoppelt. Wie aus dem Beispiel von Fig. 13b erkenntlich ist, sind zwei der Eingangsleitungen der

ίο dargestellten Stufe 13 des ^-Addierers 50 mit +CFl und +SFl bezeichnet. Auf diesen Eingangsleitungen treten die Ausgangssignale der Position 13 des S-Übertragungsaufschubaddierers 52 auf. Hierdurch wird eine Verschiebung um zwölf Positionen nach rechts bei der Übertragung der Signale vom Ausgang des Addierers 52 zum Eingang des Addierers 50 realisiert.

Die mitRST bezeichneten Leitungen in den Fig. 9, und 13 werden jeweils am Ende einer Multiplikationsoperation wirksam, um die verschiedenen Verriegelungsschaltungen in einen Anfangszustand zurückzustellen. Das Ausgangssignal einer jeden dieser Verriegelungsschaltungen wird auf Grund der Verriegelungsfunktion aufrechterhalten, bis die betreffende Verriegelungsschaltung entsprechend einem neuen Eingangssignal eingestellt wird. Es ist daher keine separate Rückstellung der Verriegelungsschaltungen innerhalb der einzelnen Iterationen notwendig.

Claims

Patentansprüche:

1. Einrichtung zur schnellen Akkumulation mehrstelliger binärer Operanden, insbesondere Teilprodukte einer Multiplikation, mit mehreren in Serie angeordneten Übertragsaufschubaddierern, die eine der Zahl der Operanden entsprechende Anzahl Eingänge nach einem Pyramidenschema zu zwei Ausgängen zusammenfassen und die eine Rückführschleife aufweisen, durch welche der Ausgang eines Addierers mit dem Eingang eines vorausgehenden Addierers verbunden ist, dadurch gekennzeichnet, daß im Anschluß an einen eine Pyramide bildenden Teil

(21) der Übertragsaufschubaddierer ein Schleifenteil (22) angeordnet ist, der zwei in Serie geschaltete Übertragsaufschubaddierer (50, 52) enthält und dessen Ausgänge über je eine Rückführschleife mit einem Eingang des Schleifenteiles rückgekoppelt sind, und daß eine Taktgeberschaltung (80 bis 83) vorgesehen ist, die die parallele Zuführung des Operanden an das Pyramidenteil in einer solchen Rate steuert, daß die Resultatwerte am Ausgang des Pyramidenteils zur gleichen Zeit auftreten, zu der aufeinanderfolgende Resultate vom Ausgang des Schleifenteiles zu dessen Eingang zurückgeleitet werden.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß im Pyramidenteil (21) und im Schleifenteil (22) wenigstens je einer der Übertragsaufschubaddierer (42, 44, 50, 52) ausgangsseitig mit Verriegelungsschaltungen zur Zwischenspeicherung der gebildeten Teilsummen versehen ist und daß der Pyramidenteil bereits dann neue Operanden zugeführt erhält, wenn die aus den vorausgehend zugeführten Operanden gebildeten Teilsummen noch in den Verriegelungsschaltungen der betreffenden Ubertragsaufschubaddierer

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zur Weiterleitung an den jeweils nachgeschalteten Übertragsaufschubaddierer bereitstehen.

3. Einrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Durchlaufzeit der Operanden durch einen Übertragsaufschubaddierer des Pyramidenteiles (21) und des Schleifenteiles (22) wenigstens annähernd gleich lang ist.

4. Einrichtung nach Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß an den Ausgang des Schleifenteiles (22) ein übertragsverarbeitender Addierer (23) angeschlossen ist, der in für sich bekannter Weise als Übertragsvorausschauaddierer ausgebildet ist.

5. Einrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß von den zwei Resultatausgängen des Pyramidenteiles (21) und den zwei Ausgängen des Schleifenteiles (22) drei zum ersten (50) und einer zum zweiten Übertragsaufschubaddierer (52) des Schleifenteiles geführt sind.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß in den dem zweiten Übertragsaufschubaddierer (52) direkt zugeführten Eingang des Schleifenteiles (22) eine Verriegelungsschaltung (51) zur Operandenzwischenspeicherung für die Operationsdauer des ersten Übertragsaufschubaddierers (50) des Schleifenteiles geschaltet ist.

7. Einrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß die für jeden dem Pyramidenteil (21) zuzuführenden Satz Operanden einen Eingabetorimpuls bereitstellende Taktgeberschaltung (80 bis 83) eine Kette Verzögerungsschaltungen (z. B. 80) aufweist, von denen jede auf die Durchlaufzeit der Operanden durch einen der Ubertragsvorausschauaddierer (z. B. 42) abgestimmt ist, und daß die Verzögerungsschaltungen der Kette für jeden Eingabetorimpuls eines Operandensatzes aufeinanderfolgende Eingabetorimpulse für die aufeinanderfolgenden Ebenen des Pyramidenteiles (21) und des Schleifenteiles (22) zur Weiterleitung der Teilsummen zur jeweils nächsten Ebene erzeugen.

8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Taktgeberschaltung die Operandensatz-Eingabetorimpulse in Zeitintervallen erzeugt, die der Durchlaufzeit der Operanden durch einen der Übertragsvorausschauaddierer (z. B. 42) entsprechen.

9. Einrichtung nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß für jeden der zuzuführenden Operanden ein Register (24 bis 29) vorgesehen ist, dessen Ausgang Torschaltungen aufweist, die gemeinsam den einem Operandensatz zugeordneten Eingabetorimpuls zugeführt erhalten.

10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die in den Registern (24 bis 29) eingestellten Operanden Teilprodukte sind, die durch Zuführung eines Multiplikanden unter der Steuerung einer mit der Zahl der Teilprodukte übereinstimmenden Anzahl Multiplikator-Bitstellengruppen gewonnen werden, und daß ein neuer Satz Teilprodukte den Registern jeweils unmittelbar nach Eingabe des vorhergehenden Satzes Teilprodukte in den Pyramidenteil (21) zugeführt wird.

Hierzu 5 Blatt Zeichnungen