DE2623374A1 - Digitale multipliziereinrichtung - Google Patents

Description

Deutsche ITT Industries GmbH R.E. Bornmann 1-5-2

78 Freiburg, Hans-Bunte-Str. 19 Pat. Mo/Be

19. Mai 1976

DEUTSCHE ITT INDUSTRIES GESELLSCHAFT MIT BESCHRÄNKTER HAFTUNG

FREIBURG I.B.

Digitale Multipliziereinrichtung

Die Priorität der Anmeldung Nr. 582 945 vom 2. Juni 1975 in den Vereinigten Staaten von Amerika wird beansprucht.

Die Erfindung bezieht sich auf digitale Multipliziereinrichtungen. Typische digitale Multipliziereinrichtungen sind in der sogenannten PMOS-Technik realisiert, d.h. mittels P-Kanal-Isolierschicht-Feldeffekttransistoren, und benötigen zu ihrem Betrieb eine mehrfache Spannungsversorgung mit hohen Spannungen und ein zweiphasiges Taktsignal. Das hierbei verwendetet dynamische Schaltungskonzept bedingt außerdem eine untere Grenze für die Frequenz der Taktsignale.·

Die Aufgabe der eine digitale Multipliziereinrichtung der im Oberbegriff des Anspruchs 1 angegebenen Art betreffenden Erfindung, besteht darin, eine digitale, synchron und seriell arbeitende Multipliziereinrichtung anzugeben, die zur Realisierung mittels der sogenannten CMOS-Technik, d.h. mit der Technik komplementärer Isolierschicht-Feldeffekttransistoren, in Form einer integrierten Großschaltung (im Englischen mit "Large Scale Integration" bezeichnet) eignet, die ferner mit einem statischen Schaltungskonzept arbeitet

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und somit keine untere Grenze der Taktfrequenz aufweist, die ferner von einer einzigen Spannungsquelle aus versorgt werden kann und die schließlich mit allen CMOS-Logikfamilien, wie beispielsweise der RCA-Serie 4000, kompatibel ist. Diese Aufgabe wird durch die Maßnahmen des kennzeichnenden Teils des Anspruchs gelöst. Weiterbildungen und vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert.

Fig. 1 zeigt das Blockschaltbild einer Ausfuhrungsform einer digitalen CMOS/LSI-Multipliziereinrichtung entsprechend der Erfindung,

Fig. 2a,2b zeigen, wenn sie in der in

Fig. 2c gezeigten Art zusammengesetzt werden, ein ausführlicheres Blockschaltbild der erfindungsgemäßen Multipliziereinrichtung und

Fig. 3 zeigt ein der Funktionsbeschreibung der Figuren 2a, 2b dienendes Zeitdiagramm.

Die Multipliziereinrichtung nach der Erfindung kann entsprechend Fig.1 als aus vier Teilen bestehend gedacht werden. In den Registerteil 1 wird ein Multiplikator mit einschließlich seinem Vorzeichen X Stellen seriell oder parallel eingegeben. Wie in Fig. 1 gezeigt, hat der Multiplikator eine Vorzeichenstelle und acht Ziffernstellen mit der höchstwertigen Ziffer MSB, die in der neben der für das Vorzeichen dienenden Registerstufe liegenden Registerstufe gespeichert wird, und mit der niedrigstwertigen Stelle LSB, die in der letzten Registerstufe des Registerteils 1 gespeichert wird.

Der zweite Teil der Multipliziereinrichtung enthält den Addiererteil 2, bei dem jede Stufe einen Volladdierer 3, eine Übertrag-Verzögerungs-Schaltung 4, die zwischen dem Übertrag-Ausgang und

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dem Übertrag-Eingang des Volladdierers 3 angeordnet ist, und eine Summen-Halte- und Verzögerungs-Schaltung 5 enthält, die den Summen-Ausgang eines Volladdierers mit einem der Eingänge des Volladdierers der nächsten Stufe verbindet. Der serielle Eingang der Multipliziereinrichtung für das Zweierkomplement eines Summanden ist mit einem weiteren Eingang des Volladdierers 3 der ersten Stufe des Addiererteils 2 verbunden, so daß der Summand zum im Addiererteil 2 gebildeten Produkt addiert werden kann.

Der dritte Teil der Multipliziereinrichtung ist der Steuerteil 6, der die Vorzeichen-Haite-Schaltung 7 enthält, der das Zweierkomplement des Multiplikanden seriell sowie ein Vorzeichen-Haltesignal zugeführt wird. Der Produkt-Invertierungs-Eingang der Multipliziereinrichtung und der Ausgang der das Vorzeichen enthaltenden Stufe des Registerteils 1 sind mit den Eingängen des Exclusiv-ODER-Gatter 8 verbunden. Die Zweierkomplementschaltung 9 ist mit dem Ausgang der Vorzeichen-Halte-Schaltung 7 und dem Ausgang des ExeIusiv-ODER-Gattezs 8 verbunden; sie liefert Steuersignale für den vierten Teil der Multipliziereinrichtung, nämlich für die tibertragungs-UND-Gatter 10. Wie in Fig. 1 gezeigt, ist jede Stufe des Registerteils 1 über ein zugeordnetes Übertragungs-UND-Gatter 10 mit einem der anderen Eingänge des Addiererteils 2 verbunden.

Die Multipliziereinrichtung nach Fig. 1 multipliziert den X-stelligen Multiplikator mit dem Zweierkomplement des N-stelligen Multiplikanden. Im in der Zeichnung dargestellten Ausführungsbeispiel ist X = 9 und N kann beliebig groß,d. h. von beliebiger Länge sein. Die Multiplikation wird seriell ausgeführt, d. h. nach Eingabe des Multiplikators in den Registerteil 1 ist die erste Stelle des Produkts am Ausgang der letzten Stufe des Addiererteils 2 nach einer Dauer von (N + 2) Stellen und das vollständige Produkt nach einer Dauer von (N +11) Stellen bei einem N-stelligen Multiplikanden

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erhältlich. Wie bereits ausgeführt, kann das Zweierkomplement eines Summanden zum Produkt addiert werden. Die Multiplizierein- · richtung ist durch Hinzufügen weiterer Stufen beliebig vergrößerbar, damit auch größere Multiplikatoren verarbeitet werden können. Dies kann in Schritten, von vier, sieben oder acht Stellen geschehen, wie anhand der Fig. 2a, 2b noch zu diskutieren ist.

Anhand der Fig. 2a, 2b, die wie in Fig. 2c zusammenzufügen sind, wird das logische Diagramm der Multipliziereinrichtung von Fig. 1 näher erläutert. Der untere Teil der Fig. 2b zeigt die logischen Schaltungsteile des Registerteils 1 und der obere Teil der Fig. 2a, 2b die logischen Schaltungsteile des Addiererteils 2. Der untere Teil der Fig. 2a zeigt schließlich die logischen Schaltungsteile des Steuerteils 6.

In den Fig. 2a, 2b ist der Übersichtlichkeit halber jeweils nur eines der verschiedenen logischen Schaltzeichen mit einer entsprechenden Bezeichnung versehen, die für die anderen gleichartigen Schaltzeichen entsprechend ebenso gilt. Diese Schaltzeichen stellen somit per se eine Tabelle für die verschiedenen logischen Schaltzeichen dar.

Eine in der oben angegebenen Weise erweiterte Multipliziereinrichtung besteht aus einer Hauptmultipliziereinrichtung und einer gegebenen Zahl von dadurch gesteuerten Untermultipliziereinrichtungen, Die Multipliziereinrichtung nach den Fig. 2a, 2b ist eine solche Hauptmultipliziereinrichtung, jedoch sind die gleichen logischen Schaltungsteile auch in einer Untermultipliziereinrichtung enthalten, wobei die Leitung 10' zwischen dem Hilfsmultiplikandeingang und dem Hilfsmultiplikandausgang entfernt ist.

Es werden nun die verschiedenen Verbindungen von Eingängen und Ausgängen im logischen Diagramm erläutert. Über den seriellen

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Eingang 11 für das Zweierkomplement eines Summanden wird dieser zum Produkt seriell addiert. Am Eingang 11 liegt die logische NULL₇ wenn er nicht benutzt wird. Der HiIfs-Multiplikand-Eingang 12 stellt einen bedingten Multiplikand-Eingang dar, der mit dem HilfsMultiplikand-Ausgang 13 der Hauptmultipliziereinrichtung zu verbinden ist, was durch die Leitung 10' in der Zeichnung vorgenommen ist. Der Hilfsmultiplikand-Ausgang 13 stellt einen bedingten Multiplikand-Ausgang dar, der sich selbst betreiben kann, nämlich eine Haupt- und vier Untermultipliziereinrichtungen, deren Hilfsmultiplikand-Ausgang 13 offengelassen wird.

Der Haupt/Untermultipliziereinrichtung-Wahleingang 14 führt in der Hauptmultipliziereinrichtung eine logische EINS und in jeder Untermultipliziereinrichtung eine logische NULL. Der Multiplikand-Eingang 15 liefert ein N-stelliges Zweier-Multiplikandenkomplement, das diesem Eingang seriell zugeführt wird. Die Multiplikatorstellen-Eingänge W₁ Wg und W . sind mit dem Registerteil 1 verbunden,

wobei der Multiplikator fünf-, acht-, oder neunstellig sein kann. Andersstellige Multiplikatoren können ebenfalls verwendet werden, jedoch müssen sie einem fünf-, acht-, oder neunstelligen Multiplikator dadurch angeglichen werden, daß die letzten Stellen zu null gemacht werden, wobei eine entsprechende zeitliche Zuordnung vorzusehen ist. Am Stellen-Eingang W„ liegt die höchstwertige Stelle und am Stellen-Eingang W₁ die niedrigstwertige Stelle. Wie oben bereits ausgeführt, kann der Multiplikator seriell oder parallel in den Registerteil 1 eingegeben werden. Bei serieller Eingabe geschieht dieses über den Stellen-Eingang W . in die Hauptmultipliziereinrichtung und über den Stellen-Eingang W_ in die Untermultipliziereinrichtung. Bei Paralleleingaben müssen die höchststelligen Stufen des Registerteils 1 benutzt werden, wenn Multiplikatoren mit weniger als acht Steilen verarbeitet werden sollen. An jedem unbenutzten Eingang muß dann eine logische NULL liegen.

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Über den Eingang 16 wird das Multiplikatorregister-Taktsignal zugeführt, das mit dem in den Registerteil 1 einzuschreibenden Multiplikator synchron ist. Das Einschreiben der einzelnen Daten erfolgt dabei während der positivgerichteten Flanke des Taktsignals. Der Ausgang 17 ist ein Serienausgang für den Multiplikator. Wenn eine Untermultipliziereinrichtung verwendet wird, so muß der Multiplikator-Serienausgang 17 mit dem Multiplikatorstellen-Eingang W_fi der Untermultipliziereinrichtung verbunden werden, um dadurch die Länge des Multiplikatorregisters für die Serienverarbeitung zu vergrößern.

Der Produkt-Invertierungs-Eingang 18 liefert eine logische EINS, die das Zweierkomplement des Produkts bildet. Andernfalls muß dieser Eingang eine logische NULL führen. Der Produkt-(A)-Ausgang 19 liefert ein serielles Produkt-Ausgangssignal als Zweierkomplement, wenn ein achtstelliger Multiplikator verwendet wird. Der Produkt-(B)-Ausgang 20 liefert ein serielles Produkt-Ausgangssignal als Zweierkomplement, wenn ein siebenstelliger Multiplikator verwendet wird, und der Produkt-(C)-Ausgang 21 liefert ein serielles Produkt-Ausgangssignal als Zweierkomplement, wenn ein vierstelliger Multiplikator verwendet wird. Diese drei Produktausgänge 19, 20, 21 ermöglichen die Erweiterung der Multipliziereinrichtung bezüglich der Stellenzahl des Multiplikators in vier-, sieben-, oder achtstelligen Schritten, wie oben angegeben.

Der Produkt-Taktsignal-Eingang 22 liefert ein Taktsignal, das synchron mit dem Multiplikanden ist und zu dessen Einlesen und zur Bildung des Produkts dient, wobei die Daten während der positivgerichteten Flanke des Produkt-Taktsignals eingelesen werden. Ein Impuls des Produkt-Taktsignals muß dem Multiplikanden vorausgehen, und es sind (N + M + 2) Taktsignalimpulse erforderlich, wobei N die Stellenzahl des Multiplikanden und M die Stellenzahl des Produkts ist.

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Der Rückstell-Eingang 23 liefert eine logische EINS, die die internen Speicherflipflops löscht. Der Rückstellimpuls am Rückstell-Eingang 2 3 muß lediglich die positivgerichtete Flanke der ersten Produkt-Taktsignalperiode überlappen. Der Serien/Parallel-Bedingungseingang 24 bestimmt, auf welche Weise der Multiplikator in den Registerteil 1 übernommen wird. Eine logische NULL dient für serielle und eine logische EINS für parallele Eingabe.

Die Multipliziereinrichtung nach der Erfindung kann mit einer maximalen Frequenz des Produkt-Taktsignal von 1,7 MHz aus einer Spannungsquelle von 10 V betrieben werden, wobei keine untere Grenzfrequenz gegeben ist. Der Temperaturbereich bei der maximalen Taktsignalfrequenz liegt zwischen - 55°C und 125°C.

Jede Stufe des Addiererteils 2 enthält einen Volladdierer 25, ein Übertrag-Verzögerungs-D-Flipflop 26, dessen D-Eingang mit dem Übertrag-Ausgang Co des Volladdierers 25 und dessen EINS-Ausgang mit dem Übertrag-Eingang Ci des Volladdierers 25 verbunden ist. Der Summen-r Aus gang ^ des Volladdierers 25 liegt am D-Eingang des Summen-Halter und Verzögerungs-D-Flipflops 27, dessen EINS-Ausgang mit dem B-Eingang des Volladdierers der nächsten Stufe verbunden ist. Der jeweilige Α-Eingang der Volladdierer ist mit dem entsprechenden Multiplikator-Stellen-Flipflop 28, 30 .... 36 des Registerteils 1 über die Übertragungs-UND-Gatter 45 .... 51 gekoppelt, die von den Signalen am nichtinvertierenden Hilfs-Multiplikator-Eingang AM und am invertierenden Hilfs-Multiplikator-Eingang AM gesteuert werden. Der Zyklus für eine Multiplikation kann in zwei Teile unterteilt werden, nämlich in das Eingeben des Multiplikators in den Registerteil 1 und die Ausführung der Multiplikation.

Unter Bezugnahme auf Fig. 3 wird nun die Arbeitsweise anhand einer 9 χ N-Multiplikation erläutert. Bei Serienbetrieb werden die Multi-

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plikatorsteilen (Diagramm B in Fig. 3) mittels des Multiplikatorregister-Taktsignals (Diagramm A in Fig. 3) am Eingang 16 seguentell in die D-Flipflops 28 .... 36 eingegeben. Die vom Signal am Serien/Parallel-Bedingungseingang 24 gesteuerten ÜND/ODER-Verknüpfungen 37 ... 44 verknüpfen ihrerseits die D-Flipflips 28 .... 36 zu einem neunstufigen Schieberegister. Nach neun Multiplikatorregister-Taktsignal-Impulsen ist der Multiplikator in den Registerteil 1 eingegeben.

Bei Parallelbetrieb ermöglichen die UND/ODER-Verknüpfungen 37 .. ..44 den direkten Zugriff zu jedem der ihnen zugeordneten D-Flipflops 28 .... 36, so daß nur ein einziger Multiplikatorregister-Taktsignal-Impuls erforderlich ist.

Die Multiplikation wird durch aufeinanderfolgendeAdditionen des am Ausgang des Registerteils 1 (Diagramm C in Fig. 3) anstehenden Multiplikators in den Stufen des Addiererteils 2 vorgenommen, wenn die jeweiligen Stellen des Multiplikanden eine logische EINS ist, so daß die Ziffern der entsprechenden Stellen die Übertragungs-UND-Gatter 45 .... 51 passieren können, wobei der Multiplikator immer als positiv betrachtet wird. Ist er jedoch negativ, so wird der Multiplikand (Diagramm H in Fig. 3) durch das D-Flipflop 52 und das Exclusiv-ODER-Gatter 53 in sein Zweierkomplement umgewandelt, so daß sich wieder das richtige Vorzeichen des Produktes ergibt.

Der Multiplikand wird ferner durch das D-Flipflop 52 und das Exclusiv-ODER-Gatter 53 in sein Zweierkomplement umgewandelt, wenn am Produkt-Invertierungs-Eingang 18 eine logische EINS liegt, wodurch das Vorzeichen des Produkts sich ändert. Diese logische EINS muß während des ganzen Multiplikationsablaufes am Eingang 18 anliegen. Um nicht beim Multiplizieren in Zweierkomplementform einen Korrekturfaktor zufügen zu müssen, muß das Vorzeichen des Multiplikanden auf den gesamten Multiplikator erstreckt werden. Dies wird dadurch erreicht, daß der Vprzeichen-Haljie-Eingang eine logische

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EINS führt und daß die NAND-Gatter 55, 57, 59,das Vorzeichen-Halte-D-Flipflop 56 und das Flipflop 58 in der in Fig. 2a gezeigten Weise miteinander verbunden sind.

Das Zeitdiagramm der Fig. 3 zeigt den Multiplikationsablauf für einen neunstelligen Multiplikanden und einen neunstelligen Multiplikator, was zu einem siebzehnstelligen Produkt führt. Das Diagramm A zeigt das am Eingang 16 liegende Multiplikatörregister-Taktsignal, das Diagramm B das in den Flipflops 28 .... 36 seriell gespeicherte Multiplikator-Signal und das Diagramm C das Ausgangssignal des Multiplikator-Registers an den Übertragungs-UND-Gattern

45 51. Der erste Produkt-Taktsignal-Impuls des Diagramms D

und das Rückstellsignal am Rückstelleingang 23 nach Diagramm E er- " zeugen ein internes Löschsignal entsprechend Diagramm F, das alle Flipflops rückstellt.

Der zweite Produkt-Taktsignal-Impuls nach Diagramm C läßt die erste Stelle des Multiplikanden (Diagramm H) in das Multiplikand-Zuordmmgs-Flipflops 60 gelangen. Ist diese Stelle eine logische EINS, so wird der Multiplikator zu dem vorausgehenden Teilprodukt addiert, das in diesem Falle eine NULL ist, da alle Flipflops zurückgestellt sind. Ist das vorausgehende Teilprodukt eine logische NULL, so werden allle NULLEN addiert.

Der dritte Taktsignal-Impuls den Diagramms D läßt die so gebildete Summe in das Summen-Halte- und Verzögerungs-D-Flipflop 27 gelangen., und somit liegt die erste Stelle des Produkts vor. Dieses wiederholt sich so lange, bis die Vorzeichenstelle des Multiplikanden nach Diagramm I (Ausgangssignal des Flipflops 60) erreicht ist, das vom Vorzeichen-Halte-Impuls des Diagramms G identifiziert wird. Zu diesem Zeitpunkt wird der Multiplikand im NAND-Gatter 59 unterdrückt und sein Vorzeichen im Vorzeichen-Halte-D-Flipflop 56 gespeichert. Weitere acht Taktimpulse entsprechend der Stellenzahl

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der Ziffern des Multiplikanden sind nun noch zur Vervollständigung der Multiplikation erforderlich. Während dieser Zeit wird entweder der Multiplikator zu den Teilprodukten immer wieder addiert, oder alle NULLEN werden addiert, und die Inhalte der Summen-Halte- und Verzögerungs-D-Flipflops 27 werden nacheinander ausgelesen. Aufgrund des erwähnten Löschens und der erwähnten Multiplikand-Zuordnung benötigt die Multiplikation zwei Produkt-Taktsignal-Impulse mehr als das Produkt Stellen hat. Das erhaltene Produkt A ist im Diagramm J und das Summand-Eingangssignal im Diagramm K gezeigt.

Die erfindungsgemäße, in CMOS-Großschaltungstechnik realisierbare Multipliziereinrichtung kann in digitalen Datenverarbeitungsschaltungen überall dort angewandt werden, wo Multiplikationen erforderlich sind, wie z. B. in digitalen Filtern und digitalen Korrelatoren.

12 Patentansprüche
4 Blatt Zeichnungen
mit 3 Figuren

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Claims (12)

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   PATENTANSPRÜCHE

   Digitale, synchrone, in CMOS-Großschaltungstechnik realisierbare Multipliziereinrichtung, dadurch gekennzeichnet, daß sie einen Registerteil (1) zur parallelen Eingabe eines Multiplikators mit einschließlich seines Vorzeichens X Stellen enthält, wobei X eine ganze Zahl und größer als eins ist, ferner einen Eingang für die serielle Eingabe des Zweierkomplementes eines N-stelligen Multiplikanden, wobei N ganzzahlig und größer als eins ist, ferner einen Addiererteil (2) mit (X-1) hintereinandergesehalteten Addiererstufen und schließlich einen Steuerteil (6), der mit dem Registerteil (1), dem ersten Eingang und dem Addiererteil (2) derart gekoppelt ist, daß jede Stelle des Multiplikanden in eine der Addiererstufen gelangt und diese durch aufeinanderfolgende Addition der Stellen des Multiplikanden am Ausgang einer letzten Addiererstufe seriell ein M-stelliges Produkt liefern, wobei M ganzzahlig und größer als eins ist.
2. 2. Multipliziereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Registerteil (1) ein Vorzeichen-Flipflop (29), (X-1) Multiplikatorstellen-Flipflops (28, 30 36) und (X-1) Torschaltungen (37 .... 44) enthält, welche Teile untereinander zu einem X-stelligen Register verbunden sind.
3. 3. Multipliziereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede Addiererstufe einen Volladdierer (3), ein Übertrag-Verzögerungs-Flipflop (26) , das zwischen einem Übertrag-Ausgang und .einem Übertrag-Eingang des Volladdierers (3) liegt,

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   und ein Summen-Halte- und Verzögerungs-Flipflop (27) enthält, das mit einem Summenausgang des Volladdierers (3) verbunden ist und dessen EINS-Ausgang ein Eingangssignal an die nächstfolgende Addiererstufe abgibt.
4. 4. Multipliziereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerteil (6) einen Eingang für ein Vorzeichen-Halte-Signal, einen Eingang (18) für ein Produkt-Invertierungs-Signal, eine Vorzeichen-Halte-Schaltung (7), die mit dem Eingang für das Zweierkomplement des Multiplikanden und dem Eingang für das Vorzeichen-Halte-Signal verbunden ist, ein erstes Exclusiv-ODER-Gatter (8), das mit dem Eingang für das Produkt-Invertierungs-Signal und der Vorzeichen-Registerstufe verbunden ist, eine Zweierkomplement-Schaltung (9), die mit dem ersten Exclusiv-ODER-Gatter (8) und der Vorzeichen-Halte-Schaltung (7) verbunden ist, und (X-1) UND-Gatter (45 .... 51) mit jeweils drei Eingängen enthält, deren jeweiliger Ausgang mit einer der jeweiligen Addiererstufen verbunden ist und von deren drei Eingängen jeweils der erste und der zweite mit dem nichtinvertierenden bzw. invertierenden Ausgang der Zweierkomplementschaltung (9) und deren jeweils !dritter mit jeweils einer der Multiplikator-Registerstufen verbunden ist.
5. 5· Multipliziereinrichtung nach den Ansprüchen 2,3 und 4.
6. 6. Multipliziereinrichtung nach Anspruch 3 oder 5, dadurch gekennzeichnet, daß das Übertrag-Verzögerungs-Flipflop (26) und das Sumrnen-Halte- und Verzögerungs-Flipflop (27) von einem Produkt-Taktsignal gesteuert sind.
7. 7. Multipliziereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Vorzeichen-Halte-Schaltung (7) ein

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   mit dem Eingang für das Vorzeichen-Halte-Signal verbundenes Vorzeichen-Halte-Flipflop (56) und ein mit diesem Eingang ebenfalls verbundenes weiteres Flipflop (5 8), ein mit diesem Flipflop (58) verbundenes NAND-Gatter (59), ein· mit diesem Vorzeichen-Halte-Flipflop (56) verbundenes Multiplikand-Zuordnungs-Flipflop (60) und ein zweites Exclusiv-ODER-Gatter (53) enthält, dessen einer Eingang mit dem Eingang für das Zweierkomplement des Multiplikanden und dessen Ausgang mit dem NAND-Gatter (59) verbunden ist.
8. 8. Multipliziereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Zweierkomplement-Schaltung (9) ein weiters Flipflop (52) dessen NULL-Ausgang mit dem anderen Eingang des zweiten Exclusiv-ODER-Gatters (53) und dessen Löscheingang mit dem Ausgang des ersten Exclusiv-ODER-Gatters (8) verbunden ist, und eine Torschaltung mit zwei Eingängen enthält, deren einer mit dem Eingang für das Zweierkomplement des Multiplikanden und deren anderer mit dem NULL-Ausgang sowie dessen Ausgang mit dem EINS-Eingang des weiteren Flipflops (52) verbunden ist.
9. 9. Multipliziereinrichtung nach Anspruch 2 oder 5, dadurch gekennzeichnet, daß die Torschaltungen (37 .... 44) den Multiplikator seriell oder parallel in den Registerteil (1) eingeben .
10. 10. Multipliziereinrichtung nach Anspruch 2 oder 5, dadurch gekennzeichnet, daß jede Torschaltung (37 .... 44) zwei von unterschiedlichen Steuersignalen gesteuerte UND-Gatter, deren eines mit dem Ausgang eines unmittelbar vorausgehenden Flipflops und dessen anderes mit einer entsprechenden Registerstufe des Multiplikators verbunden ist, und ein ODER-Gatter mit zwei

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    Eingänge enthält, die jeweils mit einem der Ausgänge der beiden UND-Gatter und dessen Ausgang mit dem nächstfolgenden Flipflop verbunden sind.
11. 11. Multipliziereinrichtung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß als Flipflops D-Flipflops dienen.
12. 12.. Multipliziereinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß ein Serieneingang für das Zweierkomplement eines Y-stelligen Summanden vorgesehen ist, der mit der ersten Addiererstufe verbunden ist.

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