DE2855946A1 - Pla-addierschaltung - Google Patents

Pla-addierschaltung

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DE2855946A1
DE2855946A1 DE19782855946 DE2855946A DE2855946A1 DE 2855946 A1 DE2855946 A1 DE 2855946A1 DE 19782855946 DE19782855946 DE 19782855946 DE 2855946 A DE2855946 A DE 2855946A DE 2855946 A1 DE2855946 A1 DE 2855946A1
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DE
Germany
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matrix
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bit
sum
bits
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DE19782855946
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English (en)
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Donald George Grice
David Frederick Johnson
Arnold Weinberger
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International Business Machines Corp
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Withdrawn legal-status Critical Current

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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50Adding; Subtracting
    • G06F7/505Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/5057Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination using table look-up; using programmable logic arrays

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Description

Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
te/se
PLA-Addierschaltung
Die Erfindung betrifft eine Addierschaltung mit einer programmierbaren logischen Anordnung (PLA) nach dem Oberbegriff des Hauptanspruchs.
Im Stand der Technik ist es bekannt, logische Operationen mit einer Matrix von unter sich gleichen Schaltelementen durchzuführen, die jeweils am eindeutigen Schnittpunkt einer Eingangs- und einer Ausgangsleitung einer Anzahl sich überschneidender Eingangs- und Ausgangsleitungen angeordnet sind. Zur Durchführung logischer Funktionen sind mehrere Anordnungen von Matrizen bekannt. Eine davon wird als programmierbare logische Anordnung (PLA) bezeichnet und ist beispielsweise in der US-Patentschrift 3 987 287 beschrieben. Bei dieser PLA erzeugen Eingabe-Decodierschaltungen sog. Min-Terme und geben diese in eine erste Matrix, die als UND-Matrix oder als Produkttenngenerator bezeichnet wird; die darin erzeugten Produktterme sind Funktionen der an die Decodiereinrichtungen angelegten Eingangssignale. Diese Produktterme werden einer zweiten Matrix zugeführt, die als ODER-Matrix oder als Summengenerator der Produktterme bezeichnet wird und die Anzahl der Funktionen erhöht, die mit diesen Produkttermen durchgeführt werden können, ohne daß die dazu nötige UND-Matrix geometrisch größer wird. Der Ausgang der ODER-Matrix gelangt zu Verriegelungsschaltungen, so daß mit dieser PLA sowohl sequentielle als auch kombinatorische Logik durchgeführt werden kann.
Im Stand der Technik wurden mit diesen Verriegelungsschaltungen auch logische Funktionen durchgeführt, so z.B. die EXKLUSIV-ODER-Funktion. Auf den Seiten 3653 bis 3655 des IBM Technical
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Disclosure Bulletin vom Mai 1975 wird eine derartige programmierbare logische Anordnung beschrieben; eine Addierschaltung nit einer derartigen PLA ist Gegenstand der deutschen Patentanmeldung P.... (int.Aktenzeichen: PO 976 023).
Die Erfindung stellt sich nun die Aufgabe, eine Addierschaltung mit einer programmierbaren logischen Anordnung anzugeben, die bei gleicher Punktion einen geringeren Aufwand als die bekannten PLAs erfordert.
Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst; Ausgestaltungen der Erfindung sind in den Dnteransprüchen gekennzeichnet.
Die hier verwendete PLA besitzt eine getrennte 2-Bit-Desodiereinrichtung für jeweils zwei, einander zugeordnete Bits gleichen Stellenwerts A., B. von zwei Digitalzahlen mit jeweils ι Bits Aq, A-, ... A- und BQ, B- ... Bn--J/ sowie ein Eingaoeübertragsbit C. . Die Decodiereinrichtungen erzeugen ein als üin-Term bezeichnetes Ausgabesignal auf einer verschiedenen Ausgangsleitung für jede der vier verschiedenen Kombinationen ^i*Bif Ai#B"i' ^i*Bi und ^i "Bi des waliren und des Komplementfierts jedes Paars. Die Min-Terme für die Decodiereinrichtungen werden an eine UND-Matrix weitergegeben, die auch als Produktberm-Generator bezeichnet wird; diese erzeugt die folgenden ?roduktterme
Die Produktterme werden einer zweiten Matrix zugeführt, die als ODER-Matrix oder als Summengenerator für Produktterme bezeichnet wird und die Produktterme f summiert. Eine Reihe von Verriegelungsschaltungen ist das letzte Glied einer Reihe von logischen Elementen, die insgesamt die PLA darstellen. Diese Verriegelungsschaltungen führen jeweils die UND-Funktion aus und erzeugen ein Summenbit S^ durch UND-Verknüpfung zweier Funktionen der ODER-Matrix, die als Eingangssignale den Ver-
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riegelungsschaltungen zugeführt werden; insgesamt entsteht so die Summe SQ, S-...S « und ein Ausgabeübertragsbit C . am Ausgang dieser aus PLAs aufgebauten Addierschaltung. Die Addierschaltung ist optimal ausgelegt, wenn die PLA Verriegelungsschaltungen aufweist, mit denen die UND-Funktion durchgeführt wird.
Die angegebene Addierschaltung erfordert weniger Produktterme als bekannte PLA-Addierer mit UND-Verriegelungsgliedern. Dieses Ergebnis wird durch Verbesserungen bei der Erzeugung des Ausgabeübertragsbits, beim Ersetzen der einzelnen Produktterme durch jeweils eine Summe von Produkttennen und bei der Anordnung der Polgen von Summenbits erzielt.
Ein Ausführungsbeispiel der Erfindung wird nun anhand von Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 eine schematische Darstellung einer Addierschaltung,
Fig. 2 eine Übersicht, wie die Fign. 2A und 2B zusammengefügt werden müssen, damit sich eine Addierschaltung nach der Erfindung ergibt,
Fig. 3 eine Tabelle der logischen Funktionen, die in der ÜND-Matrix einer PLA durchgeführt werden können, die ihre Eingänge über 2-Bit-Decodierer empfängt.
Fig. 1 zeigt zwei aus η-Bits bestehende Zahlen AqA- .. .A .. und BqB1...B _1, die zusammen mit einem Eingabeübertragsbit C. addiert werden sollen, um eine aus η-Bits bestehende Summe SqS-...S _- und ein Ausgabeübertragsbit CQUt zu erzeugen.
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Die hierfür vorgesehene Schaltung 8 besteht aus programmierbaren logischen Anordnungen (PLAs) und ist schematisch in Fig. 2 dargestellt.
In Fig. 2 werden einander entsprechende Bits der beiden 8-Bit-
ahlen AQ, A1...A7 und BQ, B1...B7 paarweise 2-Bit-Decodierschaltungen 10 zugeführt. Die Decodierschaltungen 10 erzeugen jeweils einen Impuls auf einer von vier Ausgangsleitungen, entsprechend den vier verschiedenen Kombinationen von wahren und komplementären Werten der zugeführten Eingangsbits A^ und B.. Jede Ausgangsleitung jeder Decodiereinrichtung 10 ist mit einer verschiedenen Eingangsleitung 11 einer UND-Matrix 12 verbunden. Die Kästchen 14 in Fig. 2 stellen die Schnittpunkte jedes Satzes von vier Eingangsleitungen 11 einer Decodiereinrichtung 10 mit einer Ausgangsleitung 16 dar. Innerhalb jedes Kästchens 14 sind vier verschiedene Verbindungsmöglichkeiten über NOR-Glieder enthalten. Mit diesen NOR-Gliedern kann jede der Eingangsleitungen 11 mit der Ausgangsleitung 16 verbunden werden, die durch das Kästchen 14 verläuft. Die wahlweise Verbindung der Eingangsleitungen mit der Ausgangsleitung ermöglicht es, in jedem Kästchen 16 verschiedene logische Funktionen der beiden an eine Decodiereinrichtung 10 zugeführten Eingangssignale A, und B. auszuführen und über die NOR-Glieder selektiv an die Ausgangsleitung abzugeben.
Die verschiedenen logischen Funktionen sind in der Tabelle nach Fig. 3 dargestellt. Darin stellt jede der vier Spalten eine der Eingangsleitungen in einem Satz aus vier Eingangsleitungen der UND-Matrix dar. Die Spaltenüberschrift gibt die Kombination von wahren und/oder komplementären Werten der Eingangssignale A. und B. der Decodiereinrichtung 10 an, die einen Impuls auf der durch die Spalte dargestellten Eingangsleitung erzeugt. Die Legende der 16 Zeilen der Tabelle stellen alle möglichen Funktionen dar, die mit den beiden Eingangssign
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len A. und B, der Decodiereinrichtung durchgeführt werden können. Die am Schnittpunkt einer Zeile und einer Spalte gebildeten Quadrate stellen jeweils einen Schnittpunkt zwischen der durch die Spalte dargestellten Eingangsleitung und der Ausgangsleitung dar, die durch das Kästchen verläuft. Die Ziffer 1 in einem Quadrat bedeutet, daß eine Verbindung zwischen der Eingangsleitung und der Ausgangsleitung an diesem Schnittpunkt bestehen muß, um die in der Legende angegebene Punktion zu erzeugen, während die Ziffer 0 aussagt, daß keine Verbindung hergestellt werden muß, um diese Punktion zu erhalten. Von den 16 möglichen Funktionen werden zur Addition gemäß der vorliegenden Erfindung nur 6 benötigt. Diese sind in Fig. 3 mit G.; G.; P.; P.; H. und H. bezeichnet. Die Durchführung logischer Operationen mit Matrizen und 2-Bit-Decodierern in der geschilderten Art ist bekannt und wird beispielsweise in der US-Patentschrift 3 987 287 näher erläutert.
En Fig. 2 stellt die Zeile der UND-Matrix einen Produktterm iar. Beispielsweise enthält Zeile 5 in Fig. 2 den Produktterm Hg G7, wobei Hg eine Funktion der Eingänge (Ag, Bg) und G7 sine Funktion von (A7, B7) ist. Eine Leerstelle in einem der Kästchen 14 stellt eine "don't care"-Bedingung ("ignorieren") Dei der Erzeugung des Produktterms dar, d.h., der Produktterm wird unabhängig vom Inhalt des Kästchens erzeugt. Die Ausgangsleitung 16 jeder Zeile der UND-Matrix ist mit der Eingangsleitung einer ODER-Matrix 18 verbunden. Jedes Kästchen in der ODER-Matrix stellt den Schnittpunkt einer der üingangsleitungen der ODERMatrix mit einer der Ausgangsleibungen 21 dieser ODER-Matrix dar. Eine Eins in einem der Kästchen bedeutet eine Verbindung in Form eines NOR-Gliedes zwischen der Eingangsleitung und der Ausgangsleitung an liesem Schnittpunkt. Ein leeres Kästchen 20 bedeutet, daß an lern durch dieses Kästchen dargestellten Schnittpunkt keine Verbindung von Eingangs- und Ausgangsleitungen vorhanden Lst. Somit stellt jede Spalte von Kästchen 20 in der ODER-
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Matrix 10 die ODER-Funktion der Summe der Produktterme in der UND-Matrix dar, die in der Ausgangsleitung 21 über UND-Glieder verbunden ist, sofern in den Kästchen der Spalte Einsen eingetragen sind. Beispielsweise stellt die linke Spalte der ODER-Matrix die ODER-Funktion der Produktterme dar, die in den Reihen 35 bis 38 eingezeichnet sind.
Paare von benachbarten ODER-Spalten werden in Verriegelungsschaltungen 22 (taktpegelgesteuerte D-Flipflops) in Form der UND-Funktion verknüpft und gespeichert. Die Ausgänge der UND-Glieder 22 stellen die Ausgangssignale der PLAs und der gesamten Addierschaltung dar. Das Ausgangssignal C . ist somit die UND-Funktion der beiden am weitesten links stehenden ODER-Spalten.
Für diese Art von PLAs wird nun eine Addierschaltung angegeben, bei der jedes Ausgangssignal die UND-Verknüpfung zweier Funktionen darstellt, deren jede die ODER-Verknüpfung der Produktterme ist. Ein Produktterm entsteht durch UND-Verknüpfung von Funktionen der einzelnen Eingangsbitpositionen der Addierschaltung und des Eingabeübertrags.
Produktterm =
D(A0, B0) - Ir1(A1, B1) ' ... «f^ (An-1, Bn-1) ' fn(C±n) (1]
Die von den Decodiereinrxchtungen 10 und den NOR-Gliedern in einem der Kästchen 14 der UND-Matrix durchgeführten Funktionen an einander entsprechenden Bits A1 und B. der n-Bit-Addiereingänge sind:
* B1 G1 = A1 + B1
+ Bi h = h ' h (2)
H± = A1 V B1 H1 = A1 V B1 = A1 V B1 = A1 V B
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In den Gleichungen (2) bedeutet G., daß sowohl die Bits A. und B. auf Eins stehen, H. bedeutet, daß nur eines der Bits A. und B. auf Eins steht. Der Ausgabeübertrag C. einer Suitimenbitposition i erfolgt nur, wenn A. und B. auf Eins stehen oder wenn nur eines der Bits A. und B. auf Eins steht und gleichzeitig ein Übertrag auftritt. Diesen Sachverhalt kann man auch folgendermaßen ausdrücken: C. = G. +H. * G. ... Nach Gleichungen (2) bedeutet P., daß die Bits A. oder B. auf Eins stehen. In einer nicht ganz redundanzfreien Form ausgedrückt entsteht ein Übertrag C. aus der Summenbitposxtion i heraus, wenn A. und B. auf Eins stehen oder, wenn entweder Ai oder B. (oder beide) auf Eins stehen und ein übertrag auftritt, Dieser alternative Ausdruck für den übertrag ist für die logische Implementierung einfacher und kann kurzer als C. = G. + P.*G.+1 dargestellt werden. In Fällen, in denen also die gemeinsame Verwendung von Produkttermen Redundanz nicht ausschließt, kann für jeden der H-Terme der folgenden leichung (3) ein P-Term äquivalenter Ordnung gesetzt werden.
Unter Beachtung der Beziehung für den invertierten übertrag C. = P. + H.*P. .. gilt auch C. = P.+ G.*P. *j es kann somit eine ähnliche Redundanz mit Vorteil auch selektiv in Gleichung (4) eingebaut werden.
Mit den bekannten Vorhersageverfahren für den übertrag kann jeder übertrag und sein Komplement folgendermaßen ausgedrückt werden:
KI977002 909827/091»
+H1' Π,
+V Hi+l'
'V2' Vl'
'V2' Vl' Cin
ι ~ Fi
V2' Vi
i+l
Vl
Ein Sumitienbit Si kann als Funktion des vorhergehenden Übertrags ausgedrückt werden, danach als Funktion eines weiter entfernt gelegenen Übertrags entwickelt und schließlich in eine UND- unc zwei ODER-Funktionen umgeformt werden. Eine ODER-Funktion enthält den entfernt gelegenen Übertrag als einen ODER-Term, während die andere ODER-Funktion das Komplement des entfernt gelegenen Übertrags als einen ODER-Term enthält.
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S.
11. 1
= π.
H.
l{i Gi+1
(5:
H, + H1 ·
+H1 ' H}+j
i+]
(6)
worin:
^i+j _
3i+i -
i+j · Tf
+iIi+l * Gi+2 Pi+2 (7>
Nach Entwicklung wird S,:
i "i+1 1+2
+11. ' II. . ' II. . „ * . . . ■ H
+II. "II· .-, "P · . ο
ι l+l 1+2
*iV 1+1-...' iJi+j-l 'i+j
(0)
' Gi+2
+Vni+l"Pi+2
i+j-1 i+]
+Ci+j
+j+l J
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Das Zeichen * zeigt an, daß ein P-Term äquxvalenter Ordnung anstelle des angegebenen Η-Terms eingesetzt werden kann; mit dem Zeichen ** ist angedeutet, daß ein G-Term äquxvalenter Ordnung für einen Η-Termin eingesetzt werden kann.
Ein ähnlicher Ausdruck für und liefert Gleichung (9)
Si = Hi'Ci
- Hi Gi
.ri
Hi Gi
läßt sich ebenfalls ableiten
+Hi'Hx+l"Gi+2
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Hier ist zu beachten, daß einige der Produktterme in Gleichung (9), nämlich H. *G. .. usw mit einigen der Produktterme in Sleichung (3) übereinstimmen. Ähnliches gilt für Gleichungen (8) und (4). Dies bedeutet, daß die Summe und einer der tiberträge der gleichen Bitposition einige gleiche Produktterme aufweisen.
Die Gleichungen (8) und (9) weisen darauf hin, daß ein Zwischenübertrag für eine Folge mehrerer aufeinanderfolgender (jeweils höhersteiliger) Summenbits verwendet werden kann.
Drei Arten von Folgen kommen vor:
Niedrigstellige Folge: Die Summenbits werden als ODER-funktionen von Produkttermen erzeugt, wie z.B. in Gleichungen (10) und (11) für das niedrigstellige Bits und in Gleichungen (12) und (13) für ein Bit mit höherem Stellenwert. Die Ausgangsverriegelungsschaltung für ein Summenbit erfordert nur ein einziges Eingangssignal. Wenn aus Gründen der Gleichmäßigkeit eine Verriegelungsschaltung mit eingebauter UND-Funktion verwendet wird, wie beispielsweise in Fig. 2, werden die beiden für die UND-Verknüpfung verwendeten Ausgangssignale der ODER-Matrix auf identische Weise erzeugt. Es werden auch Produktterme erzeugt, um die beiden Polaritäten des Ausgabeübertrags der Folge darzustellen, mit denen die weitere Folge der Summenbits erzeugt werden soll. Es ist zu beachten, daß gleiche Produktterme im positiven hochstelligen Summenbit S. und dem negativen Ausgabeübertrag C. der Folge auftreten können (siehe Gleichungen 12 und 4), so daß nur ein zusätzlicher Produktterm C.
erforderlich ist. Auf ähnliche Weise können gemeinsame Produktterme in den Ausdrücken für S± und C^ auftreten, siehe Gleichungen (13) und (3).
Hn-1'Cin
Sn-1 "" Hn-1 'Cin
Hn-1'Cin
Hn-1 *Cin
(10) (11)
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Wl
+Wrpi+2
'γ, · G
ι i+l i+2
- 19 -
+Γ "T' "IT * "G
1 i+l 1+2 n-1
I T7 * T- # T- * * TJ * Γ*
+11. Ii. , τ h. .» ... H τ C..
1 i+l 1+2 n-1 m
W-'1W0In (12)
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2. Mittelsteilige Folgen: Jedes Summenbit wird entsprechend
(8) oder (9) erzeugt, wobei die Überträge verwendet werden, die aus der unmittelbar vorhergehenden Folge hervorgehen (der Folge mit dem nächst niederen Stellenwert) . Wieder werden Produktterme erzeugt, um beide Polaritäten des Ausgabeübertrags jeder Folge darzustellen (entsprechend Gleichungen (3) und (4)), mit denen die nächste Folge von Summenbits erzeugt werden soll.
3. Hochstellige Folge: Jedes Summenbit wird entsprechend Gleichung (8) oder (9) erzeugt, wobei die aus den unmittelbar vorhergehenden Folgen hervorgehenden Überträge verwendet werden (d.h., die Überträge der nächst niedrigen Folge). Eine Polarität des Ausgabeübertrags der Folge wird erzeugt, die dem Ausgabeübertrag der Addierschaltung C . entspricht. Der Ausgabeübertrag C . wird als Funktion des Zwischenübertrags C .. nächst niederer Ordnung, entsprechend Gleichung (14) oder (15) erzeugt.
Cout = G q+H 9*
ο
+H *G,
' (G
+W-*Vi'Hg
Ή *G
q-i q
q+i
(14)
Die Ausdrücke HQ treten auch in den hochstelligen Summenbits auf, so daß deren Ersatz keinen Vorteil bringt.
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+H *ΡΊ
+H 'Η**'..."Η** 'Ρ O 1 q-1 q
+H *H '... 'Ii *H ο 1 q-i q
.'H
p q-1 q
•q+1
Die Produktterme für C +1 oder C1 können schon aus der vorhergehenden Folge entommen werden. Von den verbleibenden Produkttermen in C . treten außer zweien, nämlich GQ und
Ho* *H alle auch in einigen der Produkttermen von SQ auf,
die entsprechend Gleichung (9) erzeugt werden. Für C . sind daher im Vergleich zu den für die Summenbits erforderlichen Produkttermen nur zwei zusätzlich erforderlich. In ähnlicher Weise werden für den Fall, daß die hochstellige Folge der Summenbits nach Gleichung (8) positiv ist, für den negativen Ausgangsübertrag C . nur zwei zusätzliche Produktterme CQ und HQ·.... *H benötigt.
Die Anzahl der Produktterme läßt sich weiter herabsetzen, wenn in der folgenden Weise zusätzliche Produktterme gemeinsam genutzt werden:
Der Produktterm (Η±·...Ή±+.) in Gleichung (8) oder (9) für ein Summenbit S. oder S. kann durch die ODER-
Funktion. der beiden Produktterme
•Hi+j) und
des nächst höheren Summenbits S._1 oder S. .. in der gleichen Folge ersetzt werden. Der Produkt-
term H. _..
*Hi+.) kann wiederum durch die ODER-Funktion
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der beiden Produktterme (δ\ _2"H1-1 *...*Hi+.) und H._ '...'H. .) des Summenbits S-_2 oder S._„ in derselben Folge ersetzt werden. Das Ersetzen kann auf diese Weise bis zu den beiden Produkttermen (H. _ ,.*... Ή. .)
und (H. * *H. .) des höchststelligen Summenbits der
Folge S. oder S. fortgesetzt werden. Für eine
X-W X"~W
niedrigstellige oder eine mittelstellige Folge kann der Produktterm (H._ *..."H±+.) weiter durch die ODER-Funktion einiger der Produktterme des Ausgabeübertrags entgegengesetzter Polarität derselben Folge ersetzt werden. Für ein positives hochstelliges Summenbit S. einer Folge wird der Produktterm (H. * *H., .)
X-W X-W 1+U
ersetzt durch:
des Ausgabeübertrags der Folge C._ ; für ein negatives hochstelliges Summenbit S._ einer Folge erfolgt die Ersetzung durch:
Hi-w"*'* *Ki+j *Gi+j+l
+ Hi-w*·* *"Hi+j *Ki+j+l"·*'*Hn-l*Cin des Ausgabeübertrags der Folge C._ .
Das Summenbxt mit zweithöchstem Stellwert einer niedrigstelligen oder einer mittelstelligen Folge wird so gewählt, daß es gegenüber dem höchststelligen Summenbxt
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der Folge entgegengesetzte Polarität aufweist. Dadurch können zusätzliche Produktterme gemeinsam in den beiden hochstelligen Summenbits der Folge verwendet werden. Beispielsweise wird ein positives hochstelliges Summenbit S. einer niedrigstelligen Folge entsprechend Gleichung (12) erzeugt. Die Produktterme (§±'H1+1'G1+2) bis (H.*..."C. ) von Gleichung (12) können zusammen mit den Produkttermen (H^H1+1 "... 'G1+2) bis (Η±* 'c±d) von
Gleichung (3), die den Ausgabeübertrag C. der Folge darstellen, die Produktterme (H±+1"Gi+2) bis (H±+1*..."C1n) des negativen Summenbits S.+- mit zweithöchstem Stellenwert derselben Folge ersetzen, wenn Gleichung (13) auf S.+1 angewendet wird. In ähnlicher Weise wird ein positives hochstelliges Summenbit S. einer mittelsteiligen Folge entsprechend Gleichung 8 erzeugt. Die Produktterme (H1^H1+1'G1+1) bis (H1"...'G1+.) von Gleichung (8) können zusammen mit den Produkttermen (Η.Ή. 'G1 2) bis (H.*... "G1+1) in Gleichung (3), die den Ausgangsübertrag C1 der Folge darstellen, die Produktterme(H1 .. 'G1 2) bis (H. ..*.... "G. .) des negativen Summenbits S.+1 mit zweihöchstem Stellenwert derselben Folge ersetzen, wenn Gleichung (9) auf S1+1 angewendet wird.
In derselben Weise können einige der Produktterme eines negativen hochstelligen Summenbits S., das mit (H.*H. « *...'P1+.) beginnt, zusammen mit einigen der Produkttermen des Ausgangsübertrags C., die mit (H."...*]?. .) beginnen, einige der mit (H. ..'P. .) beginnenden Produktterme des Summenbits S1+1 mit zweithöchstem Stellenwert einer niedrigstelligen oder einer mittelsteiligen Folge ersetzen.
Die Anzahl der eindeutigen Produktterme, die für die verschiedenen Folgen erforderlich sind, läßt sich folgendermaßen bestimmen:
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Niedrigstellige Folge: Nach Gleichungen (10) und (12) oder (11) und (13) enthalten die Summenbits 2, 4, 6 usw. Produktterme für aufeinanderfolgende hochstellige Summenbits. Für K Summenbits beträgt die Anzahl K(K+1). Die Ausgabeüberträge der Folge erfordern (K+2) unter Verwendung der Gleichungen (3) und (4) und wenn beachtet wird daß in einem der Überträge außer einem Produktterm alle andern gemeinsam mit dem hochstelligen Summenbit der Folge auftreten. Die Anzahl der Produktterme, die aufgrund der entgegengesetzten Polarität der beiden hochstelligen Summenbits gespart werden, beträgt (K-1). Die gesamte Anzahl der für eine niedrigstellige Folge von H erforderlichen Produktterme ist also: Tniedrig = K<K+1) + <K+2) ~ (K~1) = K2+K+3 (16
Mittelstellige Folge: Nach Gleichungen (8) oder (9) enthalten die Summenbits 2, 4, 6 usw. Produktterme für aufeinanderfolgende höherstellige Summenbits. Für K-Summenbits beträgt die Anzahl K(K+1). Die Ausgabeüberträge der Folge erfordern 2(K+L+1) weniger der Anzahl von Produkttennen, die gemeinsam in einem der Ausgabeüberträge und dem hochstelligen Summenbit auftreten, nämlich (K-1); als Resultat ergibt sich K+3+2L, wobei L die Anzahl der niedrigstelligen Bitpositionen ist, die vor dieser Folge liegen. Die Anzahl der Produktterme, die gespart werden, wenn (H. "...Ή. .) in den Gleichungen (8) oder (9) ersetzt werden, beträgt K, während die Ersparnis aufgrund der entgegengesetzten Polarität der beiden hochstelligen ummenbits (K-2) beträgt. Die Gesamtzahl von Produkttermen für eine mittelstellige Folge von K beträgt daher T± = K(K+1) + (K+3+2L) - K - (K-2) = K2+5+2L (17)
Hochstellige Folge: Nach Gleichung (8) oder (9) erfordern die Summenbits 2, 4, 6 usw. Produktterme für aufeinander-
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folgende hochstellige Summenbits. Für K-Suinmenbits beträgt die Anzahl K(K+1). Der Ausgabeübertrag entgegengesetzter Polarität erfordert nur zwei zusätzliche Produkttenne, entsprechend Gleichungen (14) oder (15), wenn beachtet wird, daß einige der Produktterme gleichzeitig in dem hochstelligen Summenbit auftauchen. Die Anzahl der gesparten Produktterme, wenn (H.*...."H. .) in Gleichungen (8) oder (9) ersetzt werden oder indem sie gemeinsam im hochstelligen Summenbit und dem Ausgabeübertrag verwendet werden, beträgt K. Daraus folgt:
Thoch = K(K+1)+2-(K) = K2+3 (18)
Der nächste Schritt besteht in der Optimisierung der Größe der Folgen. Das Kriterium besteht darin, die Anzahl der eindeutigen Produktterme, die einer Folge zugeordnet sind, bezüglich der Größe der Folge zu normieren, d.h., die Anzahl durch die Größe der Folge zu dividieren. Für die niedrigstellige Folge beträgt die optimale Größe 2. (Dies ergibt sich, wenn T . , . durch K dividiert wird und sich für die Werte K = 1, 2, usw. die Werte 5, 4, 5, 5 und höher ergeben.) Für mittelsteilige Folgen wird der Punkt festgestellt, an dem die mit Hilfe der Größe L ausgedrückte Folge (die Anzahl der niedrigstelligen Bitpositionen) eine Folge mit K+1 gleich effizient wird wie eine Folge K. Der ausgezeichnete Wert von L wird folgendermaßen bestimmt:
Wenn eine Folge der Größe K+1 gleich effizient sein soll wie eine Folge der Größe K, so muß gelten:
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T1(GrOBe K) T1(GrOBe K+1) K"+K
K K+l K2 K-5
K2+5+2L (K+1)2+5+2L
K K+l
K+ 5+2L K+1 + 5+2L
K K+l
5+2L (K+l)+5+2L
K K+l
5+2L
L
ibergang (K-^K+1)
2+3
4+5
5+6
6+7
7+8
'ausgezeichnet
0,5
7,5 12,5 18,5 22,5
Man sieht, daß für L = 0,5 eine mittelstellige Folge der Giröße 3 gleich effizient ist wie eine der Größe 2. Für
= 3,5 ist eine Folge der Größe 4 gleich effizient wie eine :?olge der Größe 3 usw. Man stellt außerdem fest, daß aufeinanderfolgende, ausgezeichnete Werte von L sich jeweils durch ganze Zahlen, entsprechend dem Wert von K unterscheiden. Beispielsweise liegt beim Übergang von 4 nach 5 der Umschlagspunkt für die Wirksamkeit der Folge bei einem Wert :'j, der um 4 größer ist als beim übergang von 3 nach 4; der Jbergang von 5 nach 6 erfolgt bei einem Wert von L, der um 5 größer ist als beim Übergang von 4 nach 5 usw. Das bedeutet, iaß nach einer nxedrigstelligen Folge von 2 die optimalen !Tolgengrößen 3, 4, 5 usw. sind.
Die oben entwickelten Gleichungen werden nun für die Konstruktion einer 8-Bit-Äddierschaltung verwendet, die schemabisch in Fig. 2 dargestellt ist.
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Zuerst werden auf willkürliche Weise positive Folgen gewählt. Die erste (niedrigstellige) Folge hat eine Länge von 2 Bits; sie enthält die Funktionen Sß, S7, C- und Q.-, die entsprechend Gleichung (16) 9 Produktterme erfordern.
Die nächste Folge ist eine mittelstellige Folge mit L = 2. die optimale Größe der Folge beträgt 3, so daß nach Gleichung (17) 18 Produktterme erforderlich sind; daraus findet man S37 S4, S5, C3 und C3.
Die letzte hochstellige Folge kann nur von der Größe 3 sein, um die Ergebnisse SQ, S-, S2 und C . zu liefern; dafür sind nach Gleichung (18) 11 neue Produktterme erforderlich.
Im allgemeinen ist das Verfahren abgeschlossen, wenn die letzte Folge gleich oder größer ist als die zweitletzte Folge, selbst wenn dadurch zwei gleiche hochstellige Folgen entstehen. Ist die letzte Folge um 1 kleiner als die zweitletzte Folge, so wird die letzte Folge um 1 erhöht, während die niedrigstellige Folge um 1 auf eine 1-Bit-Folge reduziert wird. Ist die letzte Folge mindestens um 2 kleiner als die zweitletzte Folge, so wird die letzte Folge als Rest aufgefaßt, der von einer oder von mehreren der vorhergehenden Folgen absorbiert werden kann. Dabei wird einer Folge nicht mehr als ein zusätzliches Bit zugewiesen. Zuerst werden dabei die mittelstelligen Folgen berücksichtigt und danach die niedrigstellige Folge.
Ein Beispiel für dieses Verfahren wird im folgenden erläutert:
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Beispiele
- 28 -
Größe der Folgen im ersten Durchgang (Ziffern geben die Größe der Folge an)
Optimale Folgen
2
3
4
5
5 5
4 5
? 5
t 5
4 4 4 4
3 1
3 2
3 2
3 2
3 2
keine Änderung
Verfahren beendet
5 5 4 3 1
5 5 4 3
5 4 4 2
In den obigen Beispielen 3 bis 6 bedeuten: + Folge um Eins erhöht
Folge um Eins herabgesetzt / ist ein Rest, der absorbiert werden muß.
Dieses Verfahren liefert eine optimale Lösung; bei derselben Anzahl von Bitpositionen sind jedoch auch andere optimale Lösungen möglich.
Die Tabellen 1,2 und 3 geben die Anordnung der Folgen und der Produktterme an, die für Addierschaltungen mit 8, 16 und 32 Bits nach der Erfindung erforderlich sind.
TABELLE
8-Bit-Addierschaltung
Bitposition
iröße K der Folge
Positionen L der niedrigstelligen Bits
Anzahl der Produktterme T
1 3 8-Produktterme 7 2
0 3 2 3 4 5 6 -
3 9
1 2
e T 1 18
Cin
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T_A_B_E_L_L_E 2
16-Bit-Addierschaltung 103-Produktterme
01 23456789 10 11 12131415 Cin
|κ 5 5 4 2
l· 6 2-
Γ 27 42 25 9
T_A_B_E_L_L_E 3
J32-Bit-Addierer 292-Produktterme
D 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 Cin 13 5 7 9 11 13 15 17 19 21 23 25 27 29 31
JK 7 7 6 5 4 3
L 18 12 7 3 -
!Γ 51 90 65 44 27 15
Anhand von Fig. 2 und dem früher, bezüglich der niedrigsteliigen Folgen und der Gleichungen (12) und (13) gesagten, erjgibt sich, daß die UND-Verriegelungsschaltungen 22 für die niedrigsteilige Folge der Summenbits Sß und S7 durch einfache !Verriegelungsschaltungen ersetzt werden können. Dies wird !deutlicher, wenn man beachtet, daß die Verbindungen in den rechtsliegenden Spalten 20 der ODER-Matrix bezüglich der beiden Eingänge der UND-Verriegelungsschaltungen einfach dupliziert sind.
£>ie gemeinsame Verwendung von Produkttermen einer Vorhersageschaltung für den übertrag mehr als einer Bitposition der Summe ist in graphischer Weise dadurch dargestellt, daß die jProduktterme für den Übertrag, die in den mit Cg und Cg bezeichneten Teilen der UND-Matrix erzeugt werden, auch in den Bitpositionen S3, S4 und S5 der Summe Verwendung finden. Um
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eine derartige gemeinsame Benutzung ohne gegenseitige Störung zu ermöglichen, wurden beispielsweise die Produktterme der Zeilen 10, 12, 15, 25, 26 und 27 als Teil der Summierung von Produkttermen für die Bitpositionen S5 ausgebildet.
Die gemeinsame Verwendung von Produkttermen für das hochstellige Summenbit einer Folge von SuHnnenbits und des Ausgabeübertrags aus der Folge, ist graphisch in den Zeilen 6, 8, 9, 35, 36, 37 und 38 dargestellt sowie bei anderen Zeilen der ittelstelligen Folge.
Die gemeinsame Verwendung von Frodukttermen durch eine niedrig-| stellige Folge oder eine mi' elstellige Folge kann verbessert werden, wenn die Polarität der beiden Summenbits höchster
!Ordnung der Folge so gewählt wird, daß sie entgegengesetzt zu der früher beschriebenen Polarität liegen. Diese Verbesserung ist in Fig. 2 am Beispiel der Zeile 3 graphisch dar-
gestellt.
Kurz zusammengefaßt besteht die Erfindung darin, bei der Entwicklung von Summen- oder Übertragsbits gemeinsam auftretende Entwicklungsglieder von zwei Bits gemeinsam benutzen zu lassen.
Dazu v/erden diese gemeinsamen Teile in bestimmte Abschnitte j ,'der PLA-Matrizen gebracht. Mit den Ausgangssignalen dieser j Abschnitte wird der eine Eingang der ÜND-Ausgangsverriegelungs-I schaltungen beaufschlagt, der andere Eingang der UND-Aus- | gangsverriegelungsschaltungen mit den Ausgangssignalen der PLA-JAbschnitte, in denen die jeweils spezifischen Entwicklungsglieder enthalten sind.
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Claims (1)

  1. 2355946
    PATENTANSPRÜCHE
    Addierschaltung mit einer programmierbaren logischen Anordnung (PLA), in der zwei aus η Bits bestehende Zahlen, der Addend Α.. , A2 ... A und der Augend B.., B2 ... B zusammen mit einem Eingabeübertrag C1n verknüpft werden, um eine aus η Bits bestehende Summe S1, S2, S und ein Ausgabeübertragsbit Cout zu erzeugen, wobei jeweils ein Bit gleichen Stellenwerts des Addenden A. und des Augenden B. einer Decodxerschaltung mit zwei Eingängen zugeführt werden, deren vier Ausgänge entsprechend den logischen Verknüpfungen A1-B1, A1-B1, Ä.'B., Ä.'B. als Eingänge für die UND-Matrix der PLA
    JL -L· —L J-
    verwendet werden und wobei jeweils zwei Ausgänge der ODER-Matrix der PLA einer Ausgangsverriegelungsschaltung zugeführt werden, in der die UND-Funktion realisiert ist, dadurch gekennzeichnet, daß die UND-Matrix und die ODER-Matrix der PLA so belegt sind, daß folgende logische Funktion für das Summenbit S. erzeugt wird:
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    +Hi ' 11X+I
    +II. ' H. . 'Η.
    ** _ +VHi+l"Pi+2
    +IT "H "TT
    x ui+l "i+2 '
    TT * P
    Xl*,* « iv*
    +1
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    ORIGINAL INSPECTED
    "TT · · TT · fi
    ■Ϊ J-T -ί _Ι_Ο · · · η · ι · T V3 · r ·
    +ni'HI+l'Gx+2
    W VfI
    wobei:
    G. = A. ' B. XXX
    P1 = A1 · B.
    II. =
    V B.
    1 = A1 V B1= A1 V
    = A V
    * bedeutet, der so bezeichnete Η-Term kann unter Umständen vorteilhafterweise durch einen P-Term äquivalenter Ordnung ersetzt werden,
    ** bedeutet, der so bezeichnete Η-Term kann unter Umständen vorteilhafterweise durch einen G-Term äquivalenter Ordnung ersetzt werden.
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    2. Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein beliebiger Zwischenübertrag gemäß folgender logischer Beziehung erzeugt wird:
    C. = G.
    1
    +H , 'II ..,*...·II 'II ·C ι i+l η-2 n-1 m
    und C± = P1
    ** _ i *Pi+l
    +II. "II. .,--.. 'I! 'Il -C.
    ι i+l n-2 n-1 m
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    Addierschaltung nach Anspruch 2, dadurch gekennzeichnet/ daß der Ausgabeübertrag gemäß folgender logischer Beziehung erzeugt wird:
    Cout = /G
    /G
    +VG1
    +H · TT · · -a * η O K1 ... Hq-1 H
    +C
    q+1
    4. Addierschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Komplement des Ausgabeübertrags gemäß folgender logischer Beziehung erzeugt wird:
    Cout =
    +H ' II ' . . . * H * P ο . q-1 q
    +H Ή, '...Ή 'H O 1 q-1 q
    Addierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die niedrigstelligen Summenbits gemäß folgender logischer Beziehung erzeugt werden:
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    ~ 5 —
    Si ■
    +V1W1W "''Vl
    H'H-H-'H-
    IIi'IIi+lMli
    und alternativ:
    Si= VPi+l
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    6. Addierschaltung nach. Anspruch 5, dadurch gekennzeichnet, daß das Bit niedrigsten Stellenwerts der niedrigstelligen Summenbits gemäß folgender logischer Beziehung erzeugt wird:
    Sn-1 = Hn-1*5in+Hn-1'Cin
    und alternativ:
    Sn-1 = Ηη-Γδίηη-Γ°1η
    7. Addierschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Länge T einer Zwischenfolge von Produkttermen durch die Beziehung:
    T = K2 + 5 + 2L,
    angegeben wird,
    wobei L die Anzahl der niedrigstelligen Bits ist, die vor dieser Folge liegen und K die Anzahl der Bits in dieser Folge.
    3. Addierschaltung mit einer programmierbaren logischen Anordnung (PLA), deren Eingangssignale über Bitdecodierer an die UND-Matrix gelegt werden und die am Ausgang der ODER-Matrix UND-Glieder aufweist, dadurch gekennzeichnet, daß in einem ersten Teil der UND-Matrix Terme enthalten sind, mit denen die übertragsvoraussage erfolgt und die Teil der Obertragsvoraussage-Berechnung für mindestens zwei Summenbitpositionen sind und daß ein weiterer Teil der UND-Matrix Terme zur Vorhersage eines nichtauftretenden Übertrags enthält, die Teil der Bestimmungsglieder für das Auftreten keines Übertrags für mindestens zwei Bitpositionen sind.
    !I. Addierschaltung mit einer programmierbaren logischen Anordnung (PLA), deren Eingangssignale über Bitdecodierer an die UND-Matrix gelegt werden und die am Ausgang der ODER-Matrix UND-Glieder aufweist, dadurch gekennzeichnet,
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    daß ein Teil der UND-Matrix Produktterme enthält, die gemeinsam im hochstelligen Summenbit einer Folge von Summenbits und dem Ausgabeübertrag dieser Folge auftreten.
    10. Addierschaltung mit einer programmierbaren logischen Anordnung (PLA), deren Eingangssignale über Bitdecodierer an die UND-Matrix gelegt werden und die am Ausgang der ODER-Matrix UND-Glieder aufweist, dadurch gekennzeichnet, daß ein Teil der UND-Matrix Produktterme enthält, die gemeinsam in zwei hochstelligen Summenbits einer Folge auftreten, wobei die beiden hochstelligen Summenbits entgegengesetzte Polarität aufweisen.
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DE19782855946 1978-01-03 1978-12-23 Pla-addierschaltung Withdrawn DE2855946A1 (de)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4348736A (en) * 1978-10-05 1982-09-07 International Business Machines Corp. Programmable logic array adder
US4700325A (en) * 1984-02-08 1987-10-13 Hewlett-Packard Company Binary tree calculations on monolithic integrated circuits
AU4490185A (en) * 1984-07-30 1986-02-25 Kumarasena, A.K. The multi input fast adder
US4942548A (en) * 1987-06-25 1990-07-17 International Business Machines Corporation Parallel adder having removed dependencies
GB2230361B (en) * 1989-04-07 1993-02-10 Sony Corp Binary adding apparatus
US6205463B1 (en) * 1997-05-05 2001-03-20 Intel Corporation Fast 2-input 32-bit domino adder
CN103235710A (zh) * 2013-04-28 2013-08-07 重庆邮电大学 一种基于可逆逻辑的16位超前进位加法器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1322657A (en) * 1971-09-10 1973-07-11 Ibm Adders
US3983538A (en) * 1974-05-01 1976-09-28 International Business Machines Corporation Universal LSI array logic modules with integral storage array and variable autonomous sequencing
US3987287A (en) * 1974-12-30 1976-10-19 International Business Machines Corporation High density logic array
US3925652A (en) * 1975-03-26 1975-12-09 Honeywell Inf Systems Current mode carry look-ahead array
US3993891A (en) * 1975-07-03 1976-11-23 Burroughs Corporation High speed parallel digital adder employing conditional and look-ahead approaches

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FR2413713A1 (fr) 1979-07-27
GB2011676B (en) 1982-01-13
GB2011676A (en) 1979-07-11
CA1103359A (en) 1981-06-16
JPS5495138A (en) 1979-07-27
US4157590A (en) 1979-06-05

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