DE2063199A1 - Einrichtung zur Ausfuhrung logischer Funktionen - Google Patents
Einrichtung zur Ausfuhrung logischer FunktionenInfo
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
Description
Anmelderin:
Amtliches Aktenzeichen: Aktenzeichen der Anmelderin:
Böblingen, 15. Dezember 1970 km-rz
International Business Machines ·> Corporation, Armonk, N. Y. 10504
Neuanmeldung
Docket PO 969 046
Docket PO 969 046
Die Erfindung betrifft eine Einrichtung zur Ausführung unterschiedlicher
logischer Funktionen mit N Variablen durch in Matrixform angeordnete logische Schaltungen, die neben den
logischen Eingangssignalen Steuersignale entsprechend dem Inhalt eines voreinstellbaren Steuerregisters empfangen.
Es sind bereits als Matrixschaltung ausgebildete Einrichtungen zur wahlweisen Ausführung logischer Funktionen bekannt (z.B.
USA-Patent 3 171 320). Diese Einrichtungen bestehen aus einer
Anzahl logischer Schaltungen, die in Form einer Matrix zellenrad spaltenweise angeordnet sind. Die logischen Schaltungen erhalten einerseits die Eingangsvariablen und andererseits Steuersignale
zugeführt. Die Ausgangssignale der Einrichtung werden jeweils durch Zusammenfassung der Ausgangssignale einer Zeile
oder einer Spalte der logischen Schaltungen der Matrix gewonnen. Die einzelnen logischen Schaltungen haben keine feste Zuordnung
zu einer bestimmten logischen Funktion. Statt dessen ist der Einrichtung ein Steuerregister zugeordnet, dessen Inhalt die
Art der auszuführenden Funktion bestimmt. Hierzu sind die Steuereingänge der logischen Schaltungen über entsprechende
Umsetzerschaltungen mit dem Steuerregister verbunden, so daß ein Teil der logischen Schaltungen wirksam und ein anderer
Teil unwirksam gehalten werden kann. Mit den gleichen Eingangsvariablen
sind somit durch Änderung des Inhaltes des Steuerregisters
unterschiedliche logische Funktionen ausführbar.
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Diese Einrichtungen haben den Nachteil, daß zur Ausführung einer Funktion eine größere Anzahl logischer Schaltungen benötigt
wird als bei der Ausführung der gleichen Funktion in einer speziellen
Schaltung. Dieser Umstand tritt besonders mit zunehmender
Zahl der Variablen in Erscheinung, da die Matrixstruktur nur eine beschränkte Anzahl Verknüpfungvariationen pro Signaldurchgang
zuläßt» Ein weiterer Nachteil besteht darin, daß die Eingangssignale zur Ausführung einer Funktion eine größere
Anzahl logischer Stufen zu passieren haben.
Die Aufgabe vorliegender Erfindung besteht darin, eine Einrichtung
der beschriebenen Art anzugeben, die eine Verringerung der
Anzahl der für die Ausführung einer logischen Funktion benötigten
logischen Schaltungen ermöglicht und bei der die Zahl der logischen Stufen, die an der Ausführung der verschiedenen Funktionen beteiligt sind, jeweils gleich bleibt. Gemäß der Erfindung
wird dies dadurch erreicht, daß wenigstens zwei allgemeine
Matrizen logischer Schaltungen vorgesehen sind, denen voneinander
unabhängige Teilmengen der Variablen einer Funktion über je einen Decodierer zugeführt werden, der aus den innerhalb der Teilmenge
möglichen Variablenkombinationen je ein Matrix-Eingangssignal
bildet, daß mit jeder Matrix ein Steuerregister verbunden ist, durch dessen Inhalt die logischen Schaltungen der Matrix zur
Ausführung einer unabhängigen Teilfunktion gesteuert werden, und
daß weitere logische Schaltungen zur Zusammenfassung der von den
Matrizen erzeugten Ausgangssignale zu der gesuchten Funktion bzw. den gesuchten Funktionen vorgesehen sind.
Die Einrichtung nach der Erfindung gestattet eine beliebige
Aufteilung einer auszuführenden logischen Funktion in unabhängige Teilfunktionen, die in verschiedenen Bereichen der einzelnen 0
Matrizen auegeführt und danach zur gesuchten Funktion zusammengefaßt
werden. Eine solche Aufteilung ermöglicht eine optimale
Ausnutzung der logischen Schaltungen der Matrix. Durch eine entsprechende
Wahl der Teilfunktionen können redundante Teilfunktionen
aufgefunden und ausgeschieden werden, wodurch die Zahl der
pro Funktion benötigten logischen Schaltungen klein gehalten
wird. Dies ist besonders von Bedeutung, wenn gleichzeitig
Docket PO 963 046 109828/1720
mehrere Funktionen auszuführen sind, wie es beispielsweise bei
der Bildung der Binärsumme für zwei mehrstellige Binärzahlen und des AusgangsÜbertrages der Fall ist.
Verschiedene vorteilhafte Ausgestaltungen der Erfindung sind aus
den Ansprüchen zu ersehen. Machfolgend sind einige Ausführungsbeispiele der Erfindung anhand von Zeichnungen erläutert. Es
zeigen:
Fig. 1 eine allgemeine logische Matrix, wie sie in der Einrichtung gemäß der Erfindung verwendet wird,
Fig. 2 eine gemäß der Erfindung aus mehreren Teilmatrizen
bestehende Einrichtung zur Ausführung von logsichen Funktionen und
Fig. 3 ein anderes Ausführungsbeispiel» bei dem die Eingangsvariablen unabhängig voneinander in mehreren logischen Funktionen verarbeitet werden.
Die Fig. 1 zeigt eine Ausftihrungsform einer allgemeinen logischen Matrix, die einen Decodierer 10, eine Anzahl logischer
Tore 12, die in Spalten und Zellen angeordnet sind, und ein Speieherregister 14 enthält. Die Anordnung der Tore 12 in Spalten
und Zeilen wurde aus Gründen der Anschaulichkeit gewählt und stellt eine spezielle topologische Gruppierung der logischen
Tore dar, auf die die Erfindung nicht beschränkt ist. Die logischen Tore 12 der Darstellung sind UND-Tore. Statt dessen kann
die Matrix aber auch beliebige andere logische Tore enthalten, wie z.B. ODER-, UND/NICHT- oder ODER/NICHT-Tore. Der Decodierer
IO ist in herkömmlicher Weise aufgebaut, und seine Ausgangssignale stellen die Eingangesignale der UND-Tore 12 dar. Er empfängt Eingangevariable X. #■ X9 , X, und liefert ein Ausgangssignal
auf einer der Leitungen 16 bis 30 in Abhängigkeit von der Kombination der Eingangsvariablen. Wenn z.B. X1 und X2 den Wert Eins
haben» während X, den Wert Null hat, erzeugt der Decodierer
nur ein Ausgangssignal auf Leitung 28. Dieses Ausgangssignal
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dient dann als Eingangssignal aller UND-Tore 12, die der Matrixzeile
der Leitung 28 zugeordnet sind. Das Speieherregister 14
ist ein Schieberegister, welches acht Bitstellen für jede Spalte
aufweist. Jede dieser Bitstellen ist mit einem Eingang eines UND-Tores 12 der betreffenden Spalte verbunden. Anstelle eines
Schieberegisters können auch andere Speicherschaltungen verwendet werden, wie z.B. ein Festwertspeicher. Die in den Bitstellen
des Registers 14 gespeicherten Binärwerte können durch herkömmliche
Mittel verändert werden. Jedes UND-Tor 12 hat zwei Eingänge, von denen der eine mit dem Decodierer 10 und der andere mit einer
zugeordneten Bitstelle im Speicherregister 14 verbunden ist. Die Ausgänge der UND-Tore 12 sind in jeder Spalte über Leitungen 32,
34 bzw. 36 miteinander verbunden. Es wird daher eine Ausgangsfunktion
für jede Spalte der dargestellten Matrix gebildet. Der Begriff "Spalte" wird dabei lediglich durch die gewählte Matrixstruktur
bestimmt. Sofern eine andere topologische Anordnung der logischen Tore benutzt wird, erfolgt die Zusammenfassung der
Ausgänge dieser Tore nach einem anderen Schema. Z.B. kann bei einer konzentrischen Gruppierung der logischen Tore eine Zusammenfassung
der Torausgänge entlang ausgewählter Radiallinien der konzentrischen Gruppen oder auch entlang ausgewählter Kreislinien
erfolgen.
In einer anderen dichten topologischen Gruppierung der logischen
Tore kann das funktioneile Äquivalent einer "Spalte" der dargestellten Anordnung ein Querschnitt durch eine dreidimensionale
Gruppierung sein, wie z.B. eine Ebene von Toren in einer dreidimensionalen Matrix.
Hieraus ergibt sich, daß das Wort "Spalte" im vorliegenden Zusammenhang
als Gruppierung von logischen Schaltungen zur Bildung einer logischen Funktion bzw. Unterfunktion im allgemeinsten
Sinne zu verstehen ist.
In Fig. 1 sind nur drei Funktionen f , f und f_ von drei Variablen
X1, X_ und X dargestellt, wobei jede dieser Funktionen mit
einer Spalte in Zuordnung steht. Es sind 256 Funktionen möglich.
Docket PO 969 046
109828M72Q
Die am Ausgang einer jeden Spalte erzeugte Funktion wird durch die Signale bestimmt, die für die bestreffende Spalte im Speicherregister
14 enthalten sind. Im dargestellten Beispiel sind die erzeugten Funktionen Fl = X1VX3VX , F2 = X3V(X1-X3), F3 = Fl.
Jede Bitstelle des Speicherregisters 14 liefert ein Eingangssignal
zu dem ihr zugeordneten UND-Tor 12 entsprechend dem Wert des in ihr gespeicherten Bits. Der andere Eingang des betreffenden
UND-Tores 12 wird von einer der Ausgangsleitungen des Decodierers
IO erhalten. Für eine gegebene Kombination von Eingangsvariablen
hat daher jeweils eine und nur eine der Ausgangsleitungen des Decodierers
ein positives Potential, und wenn das dieser Leitung zugeordnete UND-Tor auch ein positives Signal von der ihm zugeordneten
Bitstelle aus dem Speicherregister 14 empfängt, ist der
Ausgang dieses UND-Tores für die betreffende Kombination von Eingangsvariablen positiv. Da alle UND-Tore 12 einer Spalte ausgangsseitig
miteinander verbunden sind, erscheint das positive Ausgangssignal einer dieser UND-Schaltungen am Spaltenausgang.
Obgleich in Fig. 1 eine Matrix für N = 3 dargestellt ist, versteht
es sich, daß die erläuterten Prinzipien mit einer beliebigen Anzahl von N Variablen ausführbar sind. Mit N Variablen
2N
können insgesamt 2 Funktionen gebildet werden, von denen nur eine relativ kleine Zahl verwendbar sind als Schaltungsgleichungen oder Zustandsbeschreibungen in einer Datenverarbeitungsanlage.
können insgesamt 2 Funktionen gebildet werden, von denen nur eine relativ kleine Zahl verwendbar sind als Schaltungsgleichungen oder Zustandsbeschreibungen in einer Datenverarbeitungsanlage.
Die Zahl der Ausgangsleitungen vom Decodierer 10 1st 2 und entspricht
der Zahl der logischen Tore pro Spalte und der Zahl der Bitstellen im Speicherregister 14 pro Spalte. Für N = 8 ist
daher ein Decodierer mit 256 Ausgangsleitungen vorzusehen, um
256 logische Tore pro Spalte mit Eingangssignalen zu versorgen, wobei jede Spalte durch 256 Bits im Speicherregister gesteuert
wird. Demgegenüber sieht die Erfindung vor, eine größere Anzahl Matrizen zu verwenden, von denen jede für weniger Variable ausgelegt
ist, und die Schaltfunktionen so aufzuteilen, daß eine Funktion einer bestimmten Anzahl von Variablen aus Funktionen
von Teilikengea dieser Variablen gebildet werden kann.
Ea 30II dia i'tmkfcion F von M Variablen X(K0, X1 ... X ,) betrael
\·\-ϊ:.πϊ Funk ti- n. i.:mn in der Eol^i-ml^rt Vlziw* hu X'uv-
ORlGWAL
disjunktive Normalform.erweitert werden
K0*0-Xl VlV\
Kl'X9Xl· · * #X"n-2Xn-lXn-lV" * *V
7K2n~IXOXl*"Vl
worin jedesK. der Koeffizient einer der ÜND-Komblnationen von
X„., X, , ..., X , ist und entweder den Wert Null oder Eins hat.
υ ι n~x
Diese disjunktive Normalform der Funktion F(X, X , ..., X )
ν/ Χ Π"* -*·
kann in Faktoren von X und X gruppiert werden:
f(XQ,...,Xn-
¥ Al X0 Xl * *" Xn-2
X0 Xl. ·'· Xn-2] Xn-1
X0
VB.' ΧΛ X1 .i. X ,IX -.
/Αη-1,. ο 1 η—2 n-1
Die Ausdrücke in den Klammern sind Funktionen der verbleibenden
n-1 "Variablen (X^f X, # · · · r X -J » ausgedrückt in der disjunkti-
wen Norrnalform. Die Koeffizienten A und B sind ähnlich wie die
Koeffizienten K definiert..
Es ergibt sich hieraus, daß die ursprüngliche Gleichung in der
folgenden Form geschrieben werden kann;
Pixfl'xi'-W β fo 1V-'W Vi
Außerdem können f - und f iß ähnlicher Welse als Faktoren darge-stellt
werden, so das die Funktion F noch weiter ausgedehnt
werden kann. Um dien im DaLail su t;rläutern, soll der Fall einer
r^-ket PO 96y O4S 1 f" U ;:i ? H / 1 7 ? 0
Funktion F von acht Variablen F(XQr X,r ·-.., X-) betrachtet
werden. Die Erweiterung dieser Funktion in der oben beschriebenen Weise ergibt folgendes:
^— 8 var.—J>
4— 7 var. ^ · . ' '.
F \Xq, t · , tXy) — f-j (X_,...,Xg) X7 '
V f^ ^n*·*·*Xg' ^7
^- 6 var.—Υ
= gQ(xQr.. .,X5) . Xg X7
; ·■■·.* ν g1 (X0r...,x5) X6 5T7 ■
= gQ(xQr.. .,X5) . Xg X7
; ·■■·.* ν g1 (X0r...,x5) X6 5T7 ■
V ^2 (^q/· ·« f^g) · Xg Xy
, .'■ · . ν g3(X0,...,X5) X6 X7
, .'■ · . ν g3(X0,...,X5) X6 X7
5 var.
f ho^XOr"'*X4^ X5 X6 X7
. v.1I1 (X0,.. 1,X4)" X5 X6 X7
V Π2(Xqr···'X/) X5 Xg X7
v h3(X0,...,X4) X5 X6 X7
■;V h4(X0#.-..rX4) X5 Xg X7
vh5(x0,...fx4) X5 X6 X7
ν h6(X0,...,X4) x5 X6 X7
<— 4 var. —>
= *^0 0 '* ' * '3 X4 X5 Xfi X7
V "'l 0/***'X3^ X4 X5 X6 X7
ι !
I . ■
V J15 (XqT . . · ^3) X^ Xg Xg X7
= f λ ν f2 ν ' ν f15
Docket PO 969 Ο- 6 10 9 R'7 R / 1 7 ? 0
Diese letzte Folge kann logisch extrapoliert werden zur Originalfunktion
durch einfache Umkehr der mathematischen Schritte bei der praktischen Ausführung. Wenn verallgemeinerte logische
Matrizen der in Fig. 1 dargestellten Art verwendet werden, kann
diese praktische Ausführung mit zwei derartigen Matrizen von je vier Eingangsvariablen und 16 Spalten realisiert werden. Die
erste Matrix würde die Funktionen J erzeugen und daher die Variablen X bis X zugeführt erhalten. Die zweite Matrix würde die
3
Funktionen X^ bis X_ erzeugen. Die Teilfunktionen f bis f _
Funktionen X^ bis X_ erzeugen. Die Teilfunktionen f bis f _
können dann durch einfache UND-Kombination der Spaltenausgangssignale
von den beiden Matrizen gebildet werden. Diese 16 Teil- ψ funktionen werden daraufhin durch ODER zusammengefaßt, um die
Funktion F der acht Variablen zu erzeugen.
Die Expansion der Funktion kann jedoch auch durch eine paarweise
Zusammenfassung der N Variablen vorgenommen werden, so daß jede verallgemeinerte logische Matrix nur zwei Variable als Eingangssignale empfängt. Zur Darstellung dieser Form werden die vorgenannten
acht variablen Funktionen in der folgenden Weise erweitert:
f(x0, ..., x7)=g0-x6x7 ν gix6x7 ν g2-x6-x7 ν g3x6-x7
worin
) g0 - h°(xo>x1,x2,x3r) ·χ4.χ5 ν hj.x4.x5 ν hjj-x4-5f5 ν hg-x4.x5
gjL = hj(xo,x1x2fx3fj -X4Ix5 ν hj.x4.x5 ν h2 rxA.x5 ν hj-x4-x5
g2 « h°.X4.X5 ν IvX4-X5 ν IvX4-X5 vh[x4.X5
g3 = h3^4°f5 v h3:VX5 V h2-X4-5f5 v hrX4*X5
Die Ausdrücke H können v;iederum als zv;el Funktionen der beiden
Variablen dargestellt werden. Ein Beispiel hierfür ergibt folgendes ί
n°o<V xlf x2, X3)^S0 (X0^x1J-X2-ST3 ν Jj0X2-X3 ν ^0-X2-X3
• . · V j00eX2*X3
Docket PO 969 04 6 1 0 9 8 ? H / 1 7 ? 0
Diese Expansion der Funktion F(XQ, Χχ , ..., X?) kann durch
nachstehendes.Schema veranschaulicht werden:
4 g Funktionen £(χη,..'.χ ) = g ·Χ ·Χ_ ν
4X4= 16h Funktionen
h0'VX5 V ho'VX5 V ho
ι 4 5
4 'X 4 X 4 = .64J functions .0
300X2 X3
1OO
j00 X2 X3
Es ist nun ersichtlich, daß die Funktion von acht Variablen
auch durch vier logische Matrizen der erläuterten Art, von denen jede zwei Eingänge aufweist, oder mit zwei logischen Matrizen
realisiert werden kann, von denen jede vier Eingänge aufweist. Diese erste dieser logischen Matrizen erzeugt die Funktionen J
aus den Eingangsvariablen XQ und X . Die zweite Matrix erzeugt
aus diesen Variablen die Funktionen X und X . Die Spaltenausgange der Matrizen werden durch eine UND-Verknüpfung zusammengefaßt
und geeignete Spalten werden in der Folge durch eine ODER-Verknüpfung vereinigt, um die Funktionen h zu erzeugen. Die dritte
Matrix erzeugt die Funktionen von X. und X5 mit diesen Variablen
als Eingangssignale. Die Spaltenausgänge der dritten Matrix werden durch eine UND-Operation mit den bereits erzeugten Funktionen
h vereinigt. Daraufhin werden die Resultate der UND-Verknüpfung durch eine ODER-Verknüpfung zusammengefaßt zur Bildung
der Funktionen g. Die vierte Matrix liefert die Funktionen von
Χρ und X7 mit diesen Variablen als Eingangssignale. Die Spaltenausgangssignale
der vierten Matrix werden mit den Funktionen g durch eine UHD-Verknüpfung veroinigt. Aus den Resultaten dieser
UND-VarknüpCunri wird durch eine ODIIR-Verknüpfunq die gewünschte
Funktion F ri-.r acht VarlabU-n ubyelai tnt.
Eh«= .Ί?;ΐ-ΐ5-ιΠ :ιΐιί} /Air Roa<
J :;.!.
; 5
(Uu; vorau.uf,:h:\na erläiitoi t'.-
.-' i 7 7 [J
- ίο -
Verknüpfungen bei einer Funktion mit vier Variablen ist in
Fig. 2 dargestellt«, Die Schaltung von Fig. 2 besteht aus zwei Matrizen 50 und 52, deren Aufbau und Arbeitsweise der anhand
der Fig. 1 beschriebenen Matrix gleicht mit der Ausnahmef daß
jede Matrix nur zwei Eingangsvariable empfängt anstatt der drei
Eingangsvariablen der Matrix von Fig. 1» Decodierer 54 und 56 der beiden Matrizen 50 und 52 haben je vier Ausgangsleitungen
58 bis 64 und 66 bis 72 anstatt acht Ausgangsleitungen, wie sie
der Decodierer 10 von Fig. 1 aufweist.
Bevor die Operation der Schaltung von Fig. 2 beschrieben wird, soll eine Erweiterung der Funktion F von vier Variablen
P(X , X_, X_,- Χ-) mit paarweiser Zusammenfassung der Variablen
entsprechend der obigen Beschreibung dargestellt werden:
- *V.VX1 ν H-J-X0-X1 ν ^.X0-X1 ν hjJ.xo.Xl
- hrV*iv 11I1Vr v hrxo^i v hi*Vxi
- h®.x0.X1 ν hj.5T0.X1 ν 4-X0^x1 v ^.X0-X1
= 1^.X0-X1 ν 4„xo.X;L v 4-X0-X1 v 1^.X0-X1
Ein® gesuchte Funktion von vier Variablen kann daher aus den
folgenden vier Teilfunktionen gebildet werden!
= g, | •X3 | |
.X3 | ||
■h | ,X3 | |
£3 | «I | • Λ '•j |
rx2 | ||
t"'X2 | ||
i"X2 | ||
j. X2 |
32H/ 1 V?
Aus Fig. 2 1st ersichtlich, wie diese Teilfunktionen erzeugt
werden. Die Matrix 50 erzeugt die Funktionen g aus den Eingangsvariablen X- und X.. Diese Variablen dienen als Eingangssignale
des Decodierers E4, der in Abhängigkeit von der Signalkombination, die auf diesen E; ngangsleitungen anliegt, ein Ausgangssignal auf
einer seiner Ausrangsleitungen 58 bis 64 erzeugt. Wenn beide
Eingangs signale JI und X Null sind, erscheint ein positives
Signal auf der Ansgangsleitung 58, während ein Ausgangssignal
auf Leitung 6O auftritt, wenn XQ den Wert Null und X1 den Wert
Eins hat. Die Werte h, die zur Bildung der Funktionen g notwendig sind, werden in Ηβη Registern 74 bis 80 gespeichert. Wenn die
gesuchte Funktloi gQ den Wert X0X1 hat, 1st h° Eins und die verbleibenden
Werte h_ sind Null, weshalb eine Eins in der ersten Bitstelle des Ee Isters 74 und Nullen in den übrigen Bitstellen
zu speichern sinu. Dies bedeutet, daß in der ersten Spalte der
Matrix 50 nur da UND-Tor 82 vom Speicherregister 74 ein positives
Eingangssignal empfängt. Ein positives Spaltenausgangssignal
erscheint daher auf einer Verbindungsleitung 90 nur dann,
wenn ein positiv is Signal vom Decodierer 54 auf die Leitung 58
gegeben wurde. Dies ist der Fall, wenn XQ und X Null sind. Die
benötigte Funktion gQ β ^Lx1 erscheint dann als Spaltenausgangssignal
auf Leitung 90. In ähnlicher Welse sind die Werte
1 2
von hQ und h auf Eins einzustellen und die verblelben-den Werte
von hQ und h auf Eins einzustellen und die verblelben-den Werte
hQ auf Null zu setzen, wenn die benötigte Funktion
gQ = ^oXl v XoXi* In dieseia Faü wäre als das zweite und das
dritte Bit im Sp2ieherregister 74 ein binärer Eins-Wert einzustellen
und die ibrigen Bits wären Null. Die UND-Tore 84 und 86 würden daher eir positives Spaltenausgangssignal auf der Leitung
90 erzeugen, wer,η eine der Variablen X_ oder X , aber nicht beide
,gleichzeitig, de α Wert Eins hätten. Die restlichen Spalten der
Matrix 50 arbeiter ähnlich und liefern die Funktion g., g2 und
g, als Spaltenai sgangsslgnale auf entsprechenden Verbindungsleitungen
92 bis 9s
Die Matrix 52 erzeugt die zweiten Ausdrücke in den Teilfunktionen
f , f , f2 und f . Dies sind div. *~rte X3X3» *2 X3' 3VS und X2X3'
Docket FO- 969 04 5 109828/1720
8AO OfHQiNAL
Dabei soll die Funktion X3X3 ·**η ^er ®^sten Spalte der Matrix 52
gebildet werden, so daß sie leicht mit der Funktion g , die in der ersten Spalte der Matrix 50 gebildet wird, kombiniert werden
kann. Um die Funktion X2X-, zu erz®u9en^ ist eine Eins in die
erste Bitstelle des Speicherregisters 9 8 einzugeben und Nullen in
die restlichen Bitstellen. Eine gespeicherte Eins in der ersten Bitstelle des Registers 9 8 bedeutet, daß am UND-Tor 100 stets
ein Eins-Eingangssignal vorhanden ist, und gespeicherte Nullen in den übrigen Bits des Registers 98 bedeuten, daß die UND-Tore
102 bis 106 gesperrt bleiben, auch wenn sich die Eingangsvariablen
J X2X3 ändern. Auf der Leitung 108 erscheint somit ein positives
Ausgangssignal nur dann, wenn ein positives Signal auf der Ausgangsleitung
66 des Decodierers 56 auftritt. Dies ist der Fall, wenn die Eingangsvariablen X2, Xg beide Null sind. Die verbleibenden
Spalten der Matrix 52 erzeugen in ähnlicher Welse die Funktionen X3X3, X3X3 ™d X3X3.
Es werden daher die Funktionen g , g , g_ und g3 in der Matrix
50 und die Funktionen X3X3* X3X3 >
X3X3 und X 2 X 3 in der Matrix
52 gebildet. Die Spaltenausgänge dieser Matrizen sind zur Erzeugung
der Funktionen fQ, f., f2 und f3 mit UND-Toren 110 bis
116 verbunden. Die Ausgangsleitungen dieser UND-Schaltungen werden
einer in Fig. 2 schematisch dargestellten ODER-Schaltung zugeführt, deren Ausgangssignal die gesuchte Funktion der vier
Variablen f(XQ/ X1, X2* X3) ist.
Das oben erläuterte Prinzip der Unterteilung einer Funktion
in Teilfunktionen kann dadurch weiter verbessert werden, daß
jede Teilmenge der Variablen unabhängig behandelt wird. Die unabhängig gebildeten Funktionen der Teilmengen der Variablen
können logisch kombiniert werden zur gewünschten zusammengesetzten Funktion aller Variablen, wobei eine Verringerung d©r
Anzahl der benötigten logischen Stufen ohne Verlust der allgemeinen
Anwendbarkeit erreicht werden kann. Ein Beispiel für die oben beschriebenen vier Variablen hat die folgende Form, wenn
die Teilmengen der paarweise zusammengefaßten Variablen unabhängig voneinander behandelt werden:
Docket PO 969 046 1098 2 8/1720
f(xo,xlfx2,x3) = Eg0(X0^1Jh0(X2,X3)Iv
·. . .■ [g3(X0^1Jh3(X2,X3)]
Die Zahl der in dem Matrixsystem erforderlichen Spalten hängt von der Anzahl der Ausdrücke auf der rechten Seite der obigen
Gleichtung ab, da jeder Ausdruck eine Spalte für seine Erzeugung benötigt. Die Reduktion in der Anzahl der Spalten hängt von zwei
Merkmalen ab. Das erste Merkmal besteht darin, daß von den möglichen logischen Funktionen, die für N Variable erhalten werden,
ein Teil redundant ist. Das zweite Merkmal besteht darin, daß die Variablen umgeordnet werden können, so daß anstelle einer
Decodierung der Variablen X und X in der ersten Matrix und der
Variablen X- und X in der zweiten Matrix beispielsweise die
Variablen X und X3 in der ersten Matrix und die Variablen X_
und X_ in der zweiten Matrix decodiert werden.
Zur Veranschaulichung des Redundanzmerkmals der logischen Funktionen
wird die folgende Funktion von vier Variablen betrachtet, die in einer Tabelle entsprechend ihrer disjunktiven Normalform
dargestellt ist. Da es sich um eine Funktion von vier Variablen handelt, sind 16 Kombinationen der Eingangsvariablen
möglich. Es sind deshalb 16 Zeilen in der Tabelle dargestellt, von denen jede einer Kombination der vier den Spalten zugeordneten
Eingangsvariablen entspricht. Die fünfte Spalte stellt die disjunktiven Normalkoeffizienten der angegebenen Kombinationen
der Eingangsvariablen dar.
Docket, η; ftC'j 04 G
xo | Xl | X2 | X3 | 1 |
O | O | O | 0 | 0 |
O | O | O | 1 | 1 |
O | O | 1 | 0 | 1 |
O | O | 1 | 1 | 1 |
O | r~ | O | 0 | 1 |
O | 1 | O | 1 | 0 |
O | 1 | 1 | 0 | 1 |
O | 1 | 1 | 1 | "0 |
"Tl | "ü"~*"" " | Ö" | Q | 0 |
1 | O | O | f—j | 1 |
1 | O | 1 | 0 | 0 |
1 | O | 1 | 1 | T |
"I | "I "~ | "O | *0~" | 0 |
1 | I. | 0 | 1 | L |
1 | 1 | 1 | 0 | I |
.i—.... | 1 | I | 1 | |
ι 7'»η | ||||
Die durch die obige Tabelle dargestellte Funktion F hat folgende
X0 X1 2,
1 «Α- Λ-» ν
X Δ j
χΓϊ2·χ3 ν
, " Ά.·. Λ«» An V
ι JL £· S
,'X1-X2-X3 ν"·"
SI J.
Soll cliiss© Punktion durch die Schaltung von Figo 2 ausgeführt
isH xssiA werden die Variablen X lied X als Eingangssignale
\3
X
des Decoäierers 54 wnd die Variablen X3 and X3 als Eingangssignaie
des Decodierers 56 benützt, können folgende Teilfunktionen
ausgeführt Werdens
μ j. UX y i. <& j-CXnX,
V-X-X'-i V XnX,) · C3L.X.,.) ■ ν ' '
« g0 CX2X3) ν Cj1(X2X3) ν g2 (X2Jf3) ν g3 (X3X3)
PO 909 046 ' ^ B H? H f %1 U)
worin der erste Ausdruck In der ersten Spalte der Matrix 50
erzeugt wird (dies ist Funktion gQ), der zweite Ausdruck in
der ersten Spalte der Matrix 52, der dritte Ausdruck in der zweiten Spalte der Matrix 5O (dies ist Funktion g.), der
vierte Ausdruck in der zweiten Spalte der Matrix 52 usw. Der erste Ausdruck und der siebte Ausdruck der obigen
Gleichung sind einander gleich, d.h., g_ « g... Nachdem
dies festgestellt worden istr kann die Gleichung unter Verwendung
von nur drei Spalten ausgeführt werden, da die erste und letzte Spalte kombiniert werden kann. Die Funktion kann demnach
in der folgenden Weise auf nur drei Ausdrücke umgeschrieben werden:
F - g0(X2X3 ν K3X3 ν X2X3) ν gl(X2 X3) v ^2(X2^3)
F - g0(X2X3 ν K3X3 ν X2X3) ν gl(X2 X3) v ^2(X2^3)
Die ersten zwei Ausdrücke dieser Gleichung können in nur einer
Spalte erzeugt werden durch Speicherung einer zusätzlichen Eins in der vierten Bitstelle des Registers 98, so daß die als Ausgangssignal
auf Leitung 108 angezeigte Teilfunktion X3X^X2X3
ist. Zur Ausführung der zuletzt angegebenen Funktion können die Matrizen in der Schaltung von Fig. 2 jeweils um eine Spalte zu
einer dreispaltigen Anordnung reduziert werden. Diese Schaltungsreduzierung ist möglich aufgrund der Redundanz, die in der Funktion
enthalten ist.
Derartige Redundanzbedingungen können in folgender Weise leicht festgestellt werden; Die oben angegebene Tabelle kann in eine
Tafel umgewandelt werden, in welcher die möglichen Kombinationen der Variablen XQ und X am linken Rand und die möglichen Kombinationen
der Variablen X_ und X3 am oberen Rand angegeben sind,
während die Koeffizienten dieser Kombinationen in den mittleren Bereich der Tafel eingetragen werden. Eine solche Tafel hat für
die obige Tabelle die folgende Form:
xoxi
0 0 | *2X3 | 1 0 | 1 1 | |
1 | 0 1 | 1 | . 1 | |
OO | .1 | 0 | 0 | 1 |
01 | 0 | 1 | 1 | 0 |
10 | 1 | 0 | 1 | : 1 |
11 | 0 | |||
Mit Hilfe dieser Tafel können Redundanzen leicht dadurch festgestellt werden, ob die Koeffizienteneinträge einer Spalte mit
denen einer anderen Spalte identisch sind oder ob eine Zeile mit einer anderen Zeile identisch ist. In der dargestellten Tafel ist
die erste Spalte mit der vierten Spalte identisch, so daß hier eine Redundanz vorliegt. Diese Redundanz kann in der oben beschriebenen
Weise eliminiert werden, wodurch zur Erzeugung der gesuchten Funktion nur noch drei Spalten in der Schaltung von
Fig. 2 notwendig sind anstelle der zuvor benötigten vier Spalten.
Eine weitere Schaltungsreduzierung, die die unabhängige Behandlung
der Variablen erlaubt, kann durch gegenseitige Vertauschung der Variablen erzielt werden. Z.B. muß die Variable X~ nicht
notwendigerweise mit der Variablen X zusammengefaßt werden, sondern kann mit einer der Variablen X9 oder X
vereinigt werden. Dies hat den Vorteil, daß eine hohe Flexibilität in der Funktionsunterteilung möglich ist, was durch die folgenden Tafeln veranschaulicht
wird?
X | 0 0 | 2X3 | 1 0 | 1 1 | |
1 | 0 1 | 0 | ο - | ||
00 | 0 | 0 | 0 | 0 | |
01 | 0 | 1 | 1 | 0 | |
10 | 0 | 0 | 0 | 1 | |
11 | 0 | ||||
Docket PO 969 046 109828/177Q
~ 17 —
Die Schaltung von Fig. 2 benötigt bei einer Paarung der Variablen entsprechend dieser Tafel vier Spalten, da keine Redundanz in
den Zeilen oder Spalten dieser Tafel erkennbar ist. Wenn jedoch die Variablen in anderer Form paarweise zusammengefaßt werden,
d.h. X mit X2 und X1 mit X3, entsteht die folgende Tafel, aus
welcher ersichtlich ist, daß die Spalten, in denen Eins-Werte
enthalten sind, auf zwei reduziert wurden:
X0X2
X1X3
0 0 | 0 1. | 1 0 | 1 1 | |
00 | 1 | 0 | 0 | 1 |
01 | 0 | 0 | 0 | 0 |
10 | 0 | 0 | 0 | 0 |
11 | 1 | 0 | 0 | 1 |
Die Funktionen in beiden der zuletzt angegebenen Tafeln sind identisch, nur die Paarung der Variablen wurde geändert. In der
zuletzt angegebenen Tafel liegt eine Redundanz vor, weshalb die Zahl der Spalten weiter reduziert werden kann auf nur eine Spalte.
Durch die unabhängige Behandlung der Variablen wurde somit eine Reduktion von vier Spalten auf eine Spalte erreicht.
Die Schaltung von Fig. 3 läßt die Verbesserungen aufgrund der unabhängigen Behandlung der Variablen erkennen. Die Schaltung
stellt einen binären Addierer mit zwei Binärstufen dar. Die Eingangssignale der Schaltung sind die Addendenbits A-, A
und die Augendenbits B , B , worin der Index 2 die höherstellige Bitstelle bezeichnet. Die zwei Summensignale S„, S und das
Ubertrags-Ausgangssignal C werden mit nur fünf Spalten der
ei u. s
logischen Tore erzeugt. Die allgemeine Operation der Schaltung
ist ähnlich der der Schaltung von Fig. 2. Wie in Fig. 2 werden die vier Variablen unabhängig voneinander und paarweise in
DecocUfcrern 120 und 122 decodiert. Die Schaltung enthält zwei
Matrizen J2ß und 130. Jeder Matrix int ein Hchieberegister 124
Docket PO 06.9 046
1 0 9 H ? >Λ / ] 7 ■>
U
BAD GRIG***1-
und 126 zugeordnet. Innerhalb einer jeden Matrix enthalten die
Spalten je vier UND-Tore. Es sind demnach jeweils vier Bitstellen des Schieberegisters 124 bzw. 126 einer Matrixspalte zugeordnet.
Die Spaltenausgangsfunktionen der gleichgeordneten Spalten beider Matrizen werden zu UND-Toren 132 bis 140 geleitet
und dort zusammengefaßt» Die Ausgänge der UND-Tore 134 und 136 sind an eine schematisch dargestellte ODER-Schaltung 142 angeschlossen,
und die Ausgänge der UND-Tore 138 und 140 sind an eine schematisch dargestellte ODER-Schaltung 144 angeschlossen.
Die binäre Summe der niedrigstelligen Addiererstufe ist Eins , ·
wenn eines der Eingangssignale dieser Stufe Eins ist, d.h., wenn A oder B den Wert Eins hat, jedoch nicht wenn beide Signale
Eins sind« Dies ist die EXKLUSiv-ODER-Funktion der beiden '
Signale« Durch Anwendung der oben erläuterten Technik kann diese Funktion in einer Matrixspalte gebildet werden, wenn die Variablen
A- und B sowie A~ und B_, paarweise zusammengefaßt werden.
Dies ist ersichtlich bei einer ersten Paarung der Variablen in einer unterschiedlichen Weise, wie es z.B. die nachstehende .
Tafel aeigfej
Mg—man». 00 |
01 |
2
10 |
■ι—»ium.:«—. 11 |
|
00 | 0 | 0 | 1 | 1 . |
01 | ο ■ | 0. | I . | 1 |
10 | 1 | 1 | ο · | Ό ' ' |
.11 | i | 1 | ο- | 0.' |
Ohne Berücksichtigung der Redundant die In der ersten und
zweiten Spalt© und auch in der dritten nnä vierten Spalte der Tafel erkennbar ist, werden vier Spaltes aur Ausführung der
EXKLUSIV-ODSR-Funktion notwendig. Wenn die Redundant berücksichtigt
wirdf- kann die gleiche Funktion mit swei Matrixspalten
ausgeführt werden durch eine Aufgliederung1 in Paktoren nach
folgender Ärts
1 0 9 B- 2 8/17? Q
Docket PO 969- 046
BAD
(A1A0 V A1A0)(B1B0 V B1B0)
worin der erste und zweite Ausdruck in der ersten Spalte und
der zweite und dritte Ausdruck in der zweiten Spalte der Matrixanordnung erzeugt werden kann. Im Gegensatz hierzu zeigt die
folgende Tafel, daß bei einer abgeänderten Paarung die EXKLUSIV-ODER-Funktion
durch eine Spalte der Matrixanordnung erzeugt werden kann:
00 | A2B | 2 . | 11 | |
0 | 01 | 10 | 0 | |
00 | 1 | 0 | 0 | 1 |
01 | 1 | 1 | 1 | 1 |
10 | 0 | 1 | 1 | 0 |
11 | 0 | 0 | ||
Die EXKLUSIV-ODER-Funktion wird demnach in einer Spalte durch
die folgende Gleichung ausgeführt:
F = (A1B1 V A1B1) (A2B2 V A2B2 V A3B3 V A3B3)
Diese Gleichung entspricht der aus Fig. 3 ersichtlichen Einstellung
der Register 124 und 126 für die erste Spalte der Matrizen 128 und 130. Der erste Ausdruck der Gleichung wird durch die
erste Spalte in Matrix 128 mit A und Βχ als EingangsvariabIe
gebildet, und der zweite Ausdruck wird durch die erste Spalte in der Matrix 130 mit A3 und B3 als EingangsvariabIe erzeugt.
Hierzu wird eine Eins in der zweiten und dritten Bitstelle des Speicherregisters 124 eingegeben. Außerdem werden lauter Einsen
, in die Bitstellen für die erste Spalte des Speieherregisters
126 eingegeben.
Die Anzahl von 1 palten, die zur Bildung des Summensignals S- der
zweiten Addierers tufe ur*d des aus gangs sei ti ge η Übertrages C
el U
benötigt wird, kann in der gleichen Weise von je vier Spalten
auf je zwei Spalten reduziert we*. -^.
Docket PO 969 OiS
109828/1770
8AO ORIGINAL
Claims (1)
- 2063 Ί 99PATENTANSPRÜCHE(JJ Einrichtung zur Ausführung unterschiedlicher logischer Funktionen mit N Variablen durch in Matrixform angeordnete logische Schaltungen, die neben den logischen Eingangssignalen Steuersignale entsprechend dem Inhalt eines voreinstellbaren Steuerregisters empfangen, dadurch gekennzeichnet, daß wenigstens zwei allgemeine Matrizen (50, 52) logischer Schaltungen (z.B. 82, 100) vorgesehen sind, denen voneinander unabhängige Teilmengen (U, V) der Variablen über je einen Decodierer (54, 56) zugeführt werden, der aus den innerhalb der Teilmenge möglichen Variablenkombinationen je ein Matrix-Eingangssignal bildet, daß mit jeder Matrix ein Steuerregister (74, 76, 78, 80 und 98) verbunden ist, durch dessen Inhalt die logischen Schaltungen der Matrix zur Ausführung einer unabhängigen Teilfunktion gesteuert werden, und daß weitere logische Schaltungen zur Zusammenfassung der von den Matrizen erzeugten Ausgangssignale zu der gesuchten Funktion bzw. den gesuchten Funktionen vorgesehen sind.2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die von den Decodierern (54, 56) gelieferten Ausgangssignale jeweils allen logischen Schaltungen (z.B. 82, 100) einer Matrixzeile zugeführt werden, daß die Ausgangssignale aller logischen Schaltungen (z.B. 82, 84, 86, 88) je einer Matrixspalte zu einem Matrix-Ausgangssignal zusammengefaßt werden und daß der Inhalt der Steuerregister (74, 76, 78, 80 und 98) so gewählt ist, daß jedes Matrix-Ausgangssignal eine Teilfunktion der Variablen der Teilmenge (U, V) darstellt.3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet? daß die Matrixausgänge der gleichgeordneten Spalten der Matrizen (50, 52) gemeinsam an eine logische Schaltung (110 oder 134) angeschlossen sind und daß die Ausgänge wenigstens je eines Teiles dieser logischen Schaltungen mit je einer weiteren logischen Schaltung (118, 142 oder 144) verbunden sind, an deren Ausgang ein die gesuchte FunktionDocket PO 969 046 ; 109 8 28/ 1 7 ? Q- 21 darstellendes Signal erscheint.Ί. Einrichtung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die Steuerregister (74, 76, 78, 80 und 98) für jede logische Schaltung (z.B. 82) der zugeordneten Matrix (50 oder 52) eine Bitstelle aufweisen, die direkt mit der betreffenden logischen Schaltung verbunden ist.5. Einrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß sich die Anzahl der Variablen der Teilmengen (ü, V, X) zur Gesamtzahl (N) ergänzt.6. Einrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Anzahl der Variablen in den einzelnen Teilmengen (ü, V, X) im wesentlichen gleich groß ist.7. Einrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die logischen Schaltungen (z.B. 82) der Matrix (50 oder 52) einstufige logische Elementaroperationen, wie UND-Verknüpfungen, mit den vom Decodierer (54 oder 56) gelieferten Teilfunktions-Eingangssignalen und einem Signal aus dem Steuerregister (74, 76, 78, 80 oder 98) ausführen.8. Einrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die an die Matrixausgänge angeschlossenen logischen Schaltungen (110, 112, 114, 116) UND-Schaltungen sind, deren Ausgänge über wenigstens eine ODER-Schaltung (118) zu wenigstens einem Funktionsausgang zusammengefaßt sind.9. Einrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Steuerregister (74, 76, 78, 80 und 96) als Schieberegister ausgebildet sind.10. Einrichtung nach einem der Ansprüche I bis 9, dadurch gekennzeichnet, daß die gesuchten Funktionen von den Ausgängen wenigstens einen Teiles der an die Matrix-Ausgangs leitungenDocket ΙΌ ΊΚ<) ()\β If) *j H ? Ü / 1 7 *> ί)\ ium/«/ /,/ij »Aß ORlGfNALder Matrizen (128, 130) angeschlossenen logischen Schaltungen (132) direkt abgreifbar sind.IlockBt PO 969 046 | fj g B ^ β / | 7 ,
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---|---|---|---|
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Publications (3)
Publication Number | Publication Date |
---|---|
DE2063199A1 true DE2063199A1 (de) | 1971-07-08 |
DE2063199B2 DE2063199B2 (de) | 1974-02-28 |
DE2063199C3 DE2063199C3 (de) | 1974-09-26 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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CH (1) | CH512110A (de) |
DE (1) | DE2063199C3 (de) |
FR (1) | FR2072117B1 (de) |
NL (1) | NL171401C (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2328976A1 (de) * | 1972-06-26 | 1974-01-10 | Burroughs Corp | Kapazitiver festspeicher |
DE2321200A1 (de) * | 1973-04-26 | 1974-11-07 | Siemens Ag | Einrichtung zur durchfuehrung boolescher verknuepfungen |
DE2401645A1 (de) * | 1974-01-15 | 1975-07-17 | Licentia Gmbh | Verfahren und vorrichtung zur abgabe von steuersignalen an eine schaltungsanordnung |
DE2835692A1 (de) * | 1977-09-08 | 1979-03-15 | Ibm | Logisches oder-glied fuer programmierte logische anordnungen |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3761902A (en) * | 1971-12-30 | 1973-09-25 | Ibm | Functional memory using multi-state associative cells |
US3760368A (en) * | 1972-04-21 | 1973-09-18 | Ibm | Vector information shifting array |
US3924243A (en) * | 1974-08-06 | 1975-12-02 | Ibm | Cross-field-partitioning in array logic modules |
US4063080A (en) * | 1976-06-30 | 1977-12-13 | International Business Machines Corporation | Method of propagation delay testing a level sensitive array logic system |
DE2846686C2 (de) * | 1978-10-26 | 1984-07-19 | Siemens AG, 1000 Berlin und 8000 München | Programmierbares Schaltwerk |
US4506341A (en) * | 1982-06-10 | 1985-03-19 | International Business Machines Corporation | Interlaced programmable logic array having shared elements |
US4600846A (en) * | 1983-10-06 | 1986-07-15 | Sanders Associates, Inc. | Universal logic circuit modules |
EP0365733B1 (de) * | 1988-10-28 | 1994-01-05 | International Business Machines Corporation | Reprogrammierbare logische Sicherung für logische Anordnungen, basierend auf einer 6-Elementen-SRAM-Zelle |
US4942319A (en) * | 1989-01-19 | 1990-07-17 | National Semiconductor Corp. | Multiple page programmable logic architecture |
US5021689A (en) * | 1989-01-19 | 1991-06-04 | National Semiconductor Corp. | Multiple page programmable logic architecture |
US5081375A (en) * | 1989-01-19 | 1992-01-14 | National Semiconductor Corp. | Method for operating a multiple page programmable logic device |
US5055712A (en) * | 1990-04-05 | 1991-10-08 | National Semiconductor Corp. | Register file with programmable control, decode and/or data manipulation |
JP5203594B2 (ja) * | 2006-11-07 | 2013-06-05 | 株式会社東芝 | 暗号処理回路及び暗号処理方法 |
JP4851947B2 (ja) * | 2007-01-29 | 2012-01-11 | 株式会社東芝 | 論理回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3212064A (en) * | 1961-11-27 | 1965-10-12 | Sperry Rand Corp | Matrix having thin magnetic film logical gates for transferring signals from plural input means to plural output means |
US3210737A (en) * | 1962-01-29 | 1965-10-05 | Sylvania Electric Prod | Electronic data processing |
US3274556A (en) * | 1962-07-10 | 1966-09-20 | Ibm | Large scale shifter |
US3311896A (en) * | 1964-04-03 | 1967-03-28 | Ibm | Data shifting apparatus |
US3383661A (en) * | 1964-09-30 | 1968-05-14 | Bell Telephone Labor Inc | Arrangement for generating permutations |
GB1101851A (en) * | 1965-01-20 | 1968-01-31 | Ncr Co | Generalized logic circuitry |
US3371320A (en) * | 1965-03-12 | 1968-02-27 | Sperry Rand Corp | Multipurpose matrix |
-
1969
- 1969-12-30 US US889024A patent/US3593317A/en not_active Expired - Lifetime
-
1970
- 1970-11-19 FR FR707044226A patent/FR2072117B1/fr not_active Expired
- 1970-12-08 CA CA100064A patent/CA935928A/en not_active Expired
- 1970-12-14 NL NLAANVRAGE7018172,A patent/NL171401C/xx not_active IP Right Cessation
- 1970-12-15 JP JP45111370A patent/JPS5040903B1/ja active Pending
- 1970-12-22 DE DE2063199A patent/DE2063199C3/de not_active Expired
- 1970-12-28 CH CH1918470A patent/CH512110A/de not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2328976A1 (de) * | 1972-06-26 | 1974-01-10 | Burroughs Corp | Kapazitiver festspeicher |
DE2321200A1 (de) * | 1973-04-26 | 1974-11-07 | Siemens Ag | Einrichtung zur durchfuehrung boolescher verknuepfungen |
DE2401645A1 (de) * | 1974-01-15 | 1975-07-17 | Licentia Gmbh | Verfahren und vorrichtung zur abgabe von steuersignalen an eine schaltungsanordnung |
DE2835692A1 (de) * | 1977-09-08 | 1979-03-15 | Ibm | Logisches oder-glied fuer programmierte logische anordnungen |
Also Published As
Publication number | Publication date |
---|---|
DE2063199B2 (de) | 1974-02-28 |
DE2063199C3 (de) | 1974-09-26 |
NL171401B (nl) | 1982-10-18 |
FR2072117A1 (de) | 1971-09-24 |
FR2072117B1 (de) | 1973-02-02 |
JPS5040903B1 (de) | 1975-12-27 |
NL171401C (nl) | 1983-03-16 |
US3593317A (en) | 1971-07-13 |
CA935928A (en) | 1973-10-23 |
NL7018172A (de) | 1971-07-02 |
CH512110A (de) | 1971-08-31 |
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Date | Code | Title | Description |
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C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
8339 | Ceased/non-payment of the annual fee |