DE2313246A1 - Spezialrechner - Google Patents

Description

Dipl.-Ing. Heinz Bardehle

Patentanwalt
8000 Minchen 15, Herrnstr.22

. München, den 16. März 1973

Mein Zeichen: P 1591

Anmelder: Honeywell Information Systems Inc. 200 Smith Street
Waltham/Mass., V. St. A.

Spezialrechner

Die Erfindung bezieht sich generell auf Rechner und insbesondere auf einen Spezialrechner, der eine Bewertung und Kompensation eines zeitlich veränderlichen HF-Medlums vorzunehmen gestattet.

Die Erfindung umfaßt, mit wenigen Worten gesagt, einen billigen Spezialrechner, der einen bestimmten Algorithmus ausführt, um eine für eine Demodulation eines Nachrichtenträgers geeignete Phase zu berechnen.

Der Erfindung liegt die Aufgabe zu Grunde, eine verbesserte, geringe Kosten verursachende Vorrichtung zur Berechnung einer Phasenschwankungskorrektur zu schaffen.

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Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch einen Spezielrechner zur Ausführung eines bestimmten Algorithmus und Berechnung einer für die Demodulation eines Nachrichtenträgers geeigneten Phase. Dieser Spezialrechner ist erfindungsgemäß dadurch gekennzeichnet,

a) daß Arbeitsspeichereinrichtungen vorgesehen sind, welche Signale zu speichern gestatten, die kennzeichnend sind für mit richtiger Phase und mit einer 90°-Phasenverschiebung auftretende Datenworte I bzw. Q, für mit richtiger Phasenlage und mit einer 90°_Phasenverschiebung auftretende Trägerworte X bzw. Y und für berechnete Worte G- bzw. R,

b) daß mit den Arbeitsspeichereinrichtungen Programmierwerke verbunden sind, die auf Zeitsteuersignale hin eine bestimmte Folge von elektronischen Signalen abgeben, durch weiche die Ausführung eines bestimmten Algorithmus geleitet wird,

c) daß mit den Arbeitsspeicherregistereinrichtungen und den Programmierwerken Recheneinrichtungen verbunden sind, die durch die Programmierwerke gesteuert die digitalen Werte X und Y berechnen, welche kennzeichnend sind für die mit richtiger Phasenlage und einer 90°-Phasenverschiebung auftretenden Trägerausgangssignale, und

d) daß mit den Arbeitsspeichereinrichtungen Verzögerungseinrichtungen verbunden sind, welche die digitalen Signale I und Q verzögern, die kennzeichnend sind für den digitalen Wert der mit richtiger Phasenlage bzw. einer 90°-Phasenverschiebung auftretenden Datenausgangssignale.

Durch die Erfindung ist ferner ein Spezialrechner geschaffen, der einen bestimmten Algorithmus ausführt und eine für die Demodulation eines Nachrichtenträgers geeignete Phase berechnet. Dieser Spezialrechner ist erfindungsgemäß dadurch gekennzeichnet, a) daß Arbeitsspeichereinrichtungen vorgesehen sind, welche Signale speichern, die kennzeichnend sind für mit einer, richtigen

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Phasenlage und einer 90°-Phasenverschieblang auftretende Datenworte I bzw. Q, für mit einer richtigen Phasenlage bzw. einer 90°-Phasenverschiebung auftretende Trägerworte X, Y und für berechnete Worte G bzw. R,

b) daß mit den Arbeitsspeichereinrichtungen Programmwerke verbunden sind, die durch Zeitsteuersignale gesteuert eine bestimmte Folge von elektronischen Signalen abgeben, durch welche die Ausführung des folgenden Algorithmus geleitet wird:

1) X . X = X²

2) Y · Y = Y²

3) X² + Y² = R²

4) G · G = G²

5) G²/2 (Verschiebe nach rechts 1 Bit)

6) (G²/2 · R² = E

7) 3/2 -E=F

8) G · F = K

Wiederhole,

9) K · K = K²

10) K²/2

11) K²/2 · R² = E¹

12) 3/2 - E« = F^f

13) K · F» = G«

Dieses G¹ ist bei erneuter Verwendung das neue G,

14) X · G¹ = C

15) Y · G¹ = D

16) C · I = I«

17) D · Q = Q«

18) I¹ + Q^f = S

wobei X = der digitale Wert des mit der richtigen Phaselage auftretenden Trägerausgangssignals Y = der digitale Wert des mit der 90 ^Phasenverschiebung

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auftretenden Trägerausgangssignals,

I = der digitale Wert des mit der richtigen Phasenlage auftretenden Ausgangssignals, welches in geeigneter Weise verzögert ist, "

Q = der digitale Wert des mit der 90°-Phasenverschiebung auftretenden Datenausgangssignals, welches in geeigneter Weise verzögert ist, G = (3/2 - K² · R²/2) k-1 bedeuten,

und wobei die übrigen Symbole abgeleitete Größen bedeuten, die durch ihre entsprechenden Gleichungen gestimmt sind, und d) daß mit den Arbeitsspeichereinrichtungen Verzögerungseinrichtungen verbunden sind, die die digitalen Signale I und Q verzögern, welche kennzeichnend sind für den digitalen Wert der mit richtiger Phasenlage und der 90°-Phasenverschiebung auftretenden Datenausgangssignale. .

An Hand von Zeichnungen wird die Erfindung nachstehend an einem Beispiel näher erläutert.

Fig. 1a und 1b zeigen in einem Verknüpfungsblockdiagramm eine Verzögerungsleitung sowie einen Parallel-Serien-Wandler, der mit der betreffenden Verzögerungsleitung bei einer bevorzugten Ausführungsform der Erfindung verwendet wird. Fig. 2a und 2b zeigen^ in einem Verknüpfungsblockdiagramm eine bei einer bevorzugten Ausführungsform der Erfindung verwendete Programmiereinrichtung.

Fig. 3a und 3b zeigen in Verknüpfungsblockdiagrammen eine Zeittaktschaltung, eine Eingabesteuerung, eine Wortspeichereinrichtung und eine Vorzeichenspeichereinrichtung für die Verwendung bei einer bevorzugten Ausführungsform der Erfindung.

Fig. 4a und 4b zeigen in Verknüpfungsblockdiagrammen ein Vorzeichensteuerwerk, ein Md-Registereingangssteuerwerk,

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ein P-RegistereingangsSteuerwerk, ein Md-Register, einen Addierer, ein P-Register, ein Ausgangsregister, eine Abrundungsschaltung, eine Ausgangsschaltung und einen Teil eines Vergleicherwerks für die Verwendung bei einer bevorzugten Ausführungsform der Erfindung,

Fig. 5 zeigt in Verknüpfungsblockdiagrammen ein MR-Registereingangssteuerwerk, ein MR-Register und einen Teil des bei einer bevorzugten Ausführungsform der Erfindung benutzten Vergleichers.

Fig. 6 zeigt in Verknüpfungsblockdiagrammen einen Codewandler, ein Schieberegister mit paralleler Eingabe und paralleler Ausgabe und einen Parallel-Serien-Wandler.

Fig. 7a und 7b zeigen in Taktdiagrammen den Verlauf eines Taktsignals und die Wirkung der Programmiereinrichtung. Fig. 8 zeigt in einem Blockdiagramm den Gesamtaufbau des Systems gemäß der Erfindung.

Die vorliegende Erfindung betrifft einen Spezialrechner zur Abschätzung bzw. Berechnung einer für die Demodulation eines durch eine Phasenschwankung bzw. ein Phasenzittern ungünstig beeinflußten Signals geeigneten. Phase. Es sind bereits an anderer Stelle (US-Patentanmeldung vom 23.2.72, Serial No. 228 551) ein Verfahren und eine Schaltungsanordnung vorgeschlagen worden, durch die eine für die Demodulation eines durch Phasenzittern bzw. Phasenschwankungen ungünstig beeinflußten Signals geeignete Phase abgeschätzt bzw. berechnet wird. Dabei werden Datensignale eines modulierten Trägers derart verzögert, daß ihre Verzögerung gleich der abgeschätzten Verzögerung bezüglich der Trägerphase an der Stelle ist, an der die Endträgerphasenkorrektur vorgenommen wird. An der erwähnten anderen Stelle wird ein Allzweckrechner für die Vornahme der betreffenden Korrektur benutzt. Dabei ist insbesondere auf Seiten 21

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und 22 der genannten US-Patentanmeldung ein Algorithmus angegeben, der ein hinsichtlich einer Phasenschwankung kompensiertes Ausgangs signal für den das mit richtiger Phasenlage auftretende Datensignal führenden Kanal abgibt. Durch die vorliegende Erfindung wird nun ein Spezialrechner an die Stelle des Allzweckrechners gesetzt, um ein bezüglich einer Phasenschwankung kompensiertes Ausgangssignal abzugeben.

Unter Bezugnahme auf Fig. 8 der vorliegenden Anmeldung sei bemerkt, daß ein Analog-Digital-Wandler 800 den Analog-Digital-Wandlern 1111 und 1.128 in Fig. 8 der oben erwähnten US-Patentanmeldung entspricht. Darüber hinaus entspricht die Verzögerungsleitung 100-c gemäß Fig. 8 der vorliegenden Anmeldung den Verzögerungsleitungen 1112 und 1113 in Fig. 11 der genannten US-Patentanmeldung. In der betreffenden US-Anmeldung werden jedoch die durch das Bezugszeichen 1129 bezeichneten Korrekturen und die Auflösung des richtigen Winkels durch einen Allzweckrechner vorgenommen, während diese Funktionen gemäß der vorliegenden Erfindung durch den erfindungsgemäßen Spezfelrechner ausgeführt werden.

Die vorliegende Erfindung führt insbesondere folgenden Algorithmus aus, der in der erwähnten US-Patentanmeldung in weiteren Einzelheiten behandelt ist.

1) X . Y= X² -

3) X² + Y² « R²

4) G · G = G²

5) G²/2 (Verschiebe nach rechts 1 Bit)

6) (G²/2 · R² = E

7) 3/2 - E = F 8)' G · F = K

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Wiederhole

9) K . K = K²

10) K²/2

11) K²/2 · R² = E¹

12) 3/2 - E¹ = F*

13) K . F¹ = G¹

Dieses G¹ ist bei erneuter Verwendung das neue G

14) X . G* = C

15) Y · G« = D

16) C · I = I¹

17) D · Q = Q¹ -

18) I« + Q« = S

Führe den Schritt 18 zweimal aus.

19) Automatische Verstärkungsregelungs-Funktionen (nicht beschrieben).

Die Symbole haben dabei folgende Bedeutung:

X = digitaler Wert des mit richtiger Phase auftretenden Trägerausgangssignals,

Y = digitaler Wert des mit der 90°-PhasenverSchiebung auftretenden Trägerausgangssignals, = digitaler Wert des mit richtiger Phase auftretenden Datenausgangssignals, welches in geeigneter Weise verzögert ist,

Q = digitaler Wert des mit der 90°-PhasenverSchiebung auftretenden Datenausgangssignals, welches in geeigneter Weise verzögert ist,

«[3/2-

Die übrigen in diesem Algorithmus angegebenen Symbole sind abgeleitete Größen, die durch ihre entsprechenden Gleichungen bestimmt sind.

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Gemäß Fig. 8 ist ein Codewandler 6OG-W an A/D-Wandlern 800 angeschlossen. Der Codewandler 600-W nimmt binärcodierte Digitalsignale auf und wandelt sie in einen Vorzeichen-Größen-Code um. (Vorzeichen-Größen-Codes sind auf Seiten 9, 10 und des Buches "Introduction to Digital Computer Design", Herbert S. Sobel, veröffentlicht von der Addison-Wesley Publishing Company, Ine, 1970 erläutert.) Das Ausgangssignal des Codewandlers 600-W wird einem Speicherregister 600-A und einem Parallel-Serien-Wandler 600-B zugeführt. Das Speicherregister 600-A ist ein Speicherregister mit einer Paralleleingabe und einer Parallelausgabe ι es ist an einer Verzögerungsleitung 100-C angeschlossen, um das Registerausgangssignal dieser Verzögerungsleitung zuzuführen. Sin Parallel-Serien-Wandler 600-B ist an einem Vorzeichenspeicherregister 300-H und einem Eingangssteuerwerk 300-F angeschlossen. Das Bit höchster Wertigkeit des von dem Parallel-Serien-Wandler 600~B verarbei- ■ teten Wortes ist ein Vorzeichenbit, das dem Vorzeichenspeicherregister 300-H zugeführt wird, und das nicht mit d@n übrigen Bits seines Wortes verarbeitet wird. Vielmehr wird das betreffende Vorzeicheribit lediglich dazu herangezogen, anzuzeigen, ob das übrige Wort positiv oder negativ ist. Die Größen-Bits des durch den Parallel-Serien-Wandler 600-B verarbeiteten Wortes werden der Wortspeichereinrichtttng 300-G zugeführt, wobei das Bit niedrigster Wertigkeit zuerst abgegeben wird, woraufhin die folgenden Bits nachfolgen, und wobei das Bit höchster Wertigkeit zuletzt abgegeben wird. Die Verzögerungsleitung 100-G nirnmt die mit richtiger Phasenlage auftretenden digitalen Datensignale I und die mit der 90°-Phasenverschiebung auftretenden Datensignale Q parallel auf und verzögert diese Datensignale derart, daß ihre Ver^gerung gleicfaJder Verzögerung der Trägerphasen-Abschätzung ist. Die verzögerten Signale werden zu einem Zeitpunkt abgegeben, zu dem die End-

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Trägerphasenkorrektur vorgenommen wird. (Diese Verzögerung ist Gegenstand der obengenannten US-Patentanmeldung.) Die verzögerten digitalen Datensignale werden parallel an einen Parallel-Serien-Wandler 100-D abgegeben, der die ihm parallel zugeführten Signale in seriell abgegebene Signale umwandelt und das Vorzeichenbit an das Speicherregister 300-H und die Größen-Bits an die Wortspeichereinrichtung 300-G abgibt. Die Wortspeichereinrichtung 300-G ist so geschaltet, daß sie direkt oder indirekt mit den Parallel-Serien-Wandlern 600-B und 100-D, der Eingangssteuereinrichtung 300-F und dem Md-Register 400-J, dem P-Register 400-L, dem MR-Register 500-P durch deren Eingangssteuerschaltung 801 in Verbindung gelangt. Das Arbeitsspeicherregister 300-G speichert Worte, die verarbeitet werden, wenn sie für die Verwendung in Zuge der weiteren Verarbeitung verfügbar werden. Im Hinblick auf das Arbeitsspeicherregister 300-G sei bemerkt, daß dieses Register die Fähigkeit besitzt, die mit richtiger Phasenlage und mit der 90^o-Phasenverschiebung auftretenden Datenworte I bzw. Q, die mit richtiger Phasenlage und mit der 90°-Phasenverschiebung auftretenden Trägerworte X bzw. Y und die G-und R-Worte zu speichern , die die Ergebnisse von Rechnungen sind, welche während der Verarbeitung vorgenommen worden sind und welche in dem oben angegebenen Logarithmus festgelegt sind. Die Eingangssteuereinrichtung bzw. Eingangssteuerung 300-F steuert die Eingabe der Speicherregister in der Arbeitsspeichereinrichtung 300-G, so daß die richtigen Worte in dem in Frage komaenden Register zum geeigneten Zeitpunkt untergebracht sind.

Die Eingangssteuerschaltung bzw. Eingangssteuerung 801 besteht generell aus der Md-Eingangssteuerung 400-N, der P-Eingangssteuerung 400-0 und der MR-Eingangssteuerung 500-Q. Diese Steuerungen sind über die Eingangssteuerung 801 mit dem Arbeitsspeicher 300-G, der Eingangssteuerung 300-F und der

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Vorzeichensteuerung 400-1 verbunden. Die Md-Eingangssteuerung 400-N steuert die Eingangssignale zu dem Md-Register 400-J, die P-Eingangssteuerung 400-0 steuert die Eingangs signale zu dem P-Register 40Q-L, und das MR-Eingangssteuerwerk 500-Q steuert die Eingangssignale zu dem MR-Register 500-T. Grundsätzlich steuern die Eingangssteuereinrichtungen den Verkehrsfluß in die und aus den Registern ihrer entsprechenden Register, und außerdem bewirken sie eine Auswahl des richtigen Wortes, welches in dem in Frage kommenden Register zum geeigneten Zeitpunkt unterzubringen ist. Die zeitliche Steuerung und richtige Auswahl der Register zur Verschiebung von Worten aus einem Speicherplatz zu einem anderen Speicherplatz und zur Ausführung von Rechenoperationen oder Verknüpfungsoperationen wird durch ein Zeitsteuerwerk 300-E und eine Programmiereinrichtung 200-V ausgeführt.

das

Das Md-Register 400-J und /P-Register 400-L werden bei Rechenvorgängen, wie Multiplikation, Division, Addition und Subtraktion, benutzt. Die in dem Md-Register 400-J gespeicherte Information wird zu der in dem P-Register 400-L enthaltenen Information hinzuaddiert bzw. von dieser subtrahiert, und zwar durch den Addierer 400-K und in dem P-Register 400-L gespeichert, der als Akkumulator wirkt. Da die Multiplikation eine mehrfache Addition ist und da die Division durch eine Verschiebung ausgeführt werden kann, können in der betreffenden Anordnung sämtliche Rechenoperationen ausgeführt werden. Es sei bemerkt, daß das P-Register 400-L die Fähigkeit besitzt, als Register mit serieller Eingabe und paralleler Ausgabe oder als Register mit paralleler Ausgabe und paralleler Eingabe verwendet zu werden. Diese Fähigkeit bzw. Eigenschaft wird durch den P-Betriebsschalter gesteuert, worauf weiter unten noch eingegangen werden wird. Das MR-Register 500-P ist ein Schiebe-

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register mit serieller Eingabe und serieller Ausgabe, welches dazu herangezogen wird, bei einem Multiplikationsvorgang einen Multiplikator zu speichern und mit dem P-Register 400-L über die Zeitsteuerschaltung 300-E in Verbindung zu treten. Das Md-Register 400-J enthält bei einem Multiplikationsvorgang den Multiplikand und ist direkt mit dem Addierer 400-K verbunden. Das MR-Register wirkt ferner mit einem Vergleicher 400-500-T und anderen nachstehend noch zu beschreibenden Gatter schaltungen zusammen, um die Größe des Signals G zu steuern.

Die Ausgangssteuereinrichtung 40Q-S, die an dem P-Register 4Q0-L und an der Eingangssteuerung 30Q-F angeschlossen ist, ist ein Schalter, der am Ende einer Addieroperation ein Ausgangssignal aufnimmt und am Ende einer Multiplikationsoperation ein weiteres Ausgangssignal.

Mit dem P-Register 400-L und dem Addierer 400-K ist eine Abrundungsschaltung 400-U verbunden, die dazu herangezogen wird, das Bit niedrigster Wertigkeit des Ergebnisses in dem P-Register abzurunden. Grundsätzlich wird bestimmt, ob das Bit niedrigster Wertigkeit in dem P-Register eine "1" oder eine "0" ist. Ist das betreffende Bit eine "1", so wird der Inhalt des P-Registers um "1" erhöht; ist hingegen das betreffende Bit eine ⁿ0ⁿ, so verbleibt es bei dem Inhalt des P-Registers.

Einzelheiten der in Fig. 8 dargestellten Schaltungsanordnung werden weiter unten unter Heranziehung der Fig. 1 bis 7 erläutert werden. Um den Zusammihang der in Fig. 8 dargestellten Schaltungsanordnung mit dem in Fig. 1 bis 7 Dargestellten leichter herzustellen, sind die Zahlen zusammen mit ihren

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zugehörigen Buchstaben, welche die verschiedenen Blöcke in Fig. 8 bezeichnen, so gewählt worden, daß die erste Ziffer der Zahl einer Figur entspricht und daß der Buchstabe einem generellen Untersystem innerhalb der betreffenden Figur entspricht. So bezeichnet z.B. das Bezugszeichen 600-W in Fig. ohne weiteres den Codewandler, der sich in Fig. 6 findet und der im übrigen in Fig. 6 durch den Buchstaben ¥ bezeichnet ist. Demgemäß können mit der Fig. 8 und dem in dieser Figur benutzten Bezeichnungsschema die verschiedenen Einzelzeichnüngen ohne weiteres zusammengelegt werden, um das Gesamtsystem wiederzugeben.

Im folgenden selen die einzelnen Zeichnungen näher betrachtet. In Fig. 6 sind Einzelheiten des Godewandlers 600-W» der Speicherregister 600-Ä und des Parallel-Serien-Wandlers 600-W gezeigt. Der Codewandler"600-W besteht grundsätzlich aus SXESiüSIV-ODER-Gliedern 601-¥ bis 610-W. Der eine Eingang der Eingänge der EXKLUSIV-ODER-Glieder 602-W bis 610-W ist jeweils an dem Ausgang eines EXKLUSIV-ÖDSR-Gliedes 601-¥, angeschlossen, während der andere Eingang der EXKLUSIV-ODER-Glieder 6Q2-W bis 610-W Jeweils an dem A/D-Wandler 800 gemäß Fig. 8 angeschlossen ist. Der eine Eingang des EXKLUSIV-ODER-GlIedes 601-W ist geerdet, während der andere Eingang dieses EXKLUSIV-ODER-Gliedes an dem A/D-Wandler 800 angeschlossen ist. (Die EXKLUSIV-ODER-Glieder 601-W bis 610-W können jeweils in typischer Weise durch eine Schaltung des Typs SM 7486N der Firma Texas Instruments Inc. gebildet sein, obwohl auch andere Typen von EXKLUSIV-ODER-GIiedern verwendet werden können.) Grundsätzlich erfüllt das EXKLUSIV-ODER-Glied die Verknüpfungsfunktion Y = AB + AB, was bedeutet, daß Y dann vorhanden ist, wenn entweder A oder B vorhanden ist, nicht aber wenn A und B vorhanden sind.

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Der Codewandler 600-W setzt im wesentlichen einen direkten Binärcode in einen Vorzeichen-Größen-Code um, und zwar durch Überprüfen des Vorzeichen-Bits und dadurch, daß die Größen-Bits durch die EXKLUSIV-ODSR-GIieder geleitet werden können, die übertragungsfähig sind, wenn das Vorzeichen-Bit von dem A/D-Wandler 0 ist, wobei jedoch eine Invertierung sämtlicher Größen-Bits hinsichtlich der Übertragung durch die EXKLUSIV-ODER-Glieder erfolgt, wenn das Vorzeichen-Bit eine "1" ist. (Zum Zwecke der Beschreibung ist angenommen, daß das ¹¹O»-Vorzeichenbit gleich ein + und ein ^W1"-Vorzeichenbit ein - ist.) Das Vorzeichenbit wird dem EXKLUSIV-ODER-Glied 600-1 zugeführt, dessen Ausgangssignal dem einen Eingang der Eingänge der EXKLUSIV-ODER-Glieder 602-W bis 610-W zugeführt wird. Da einer der Eingänge des EXKLUSIV-GDER-Gliedes 601-W geerdet oder genullt ist, tritt somit das Ausgangssignal des EXKLUSIV-ODER-Gliedes 601-¥ mit hohem Pegel auf, wenn der andere Eingang des EXKLUSIV-ODER-Gliedes 601-¥ eine "1" ist oder mit hohem .Pegel auftritt. Wird daher ein Minuszeichen oder eine ^M1^B durch das SXKLUSIV-ODER-Glied 601-W festgestellt, so führt dies zum Auftreten eines Ausgangssignals mit hohem Pegel, welches jedem der EXKLUSIV-ODER-Glieder 602-W bis 610-W zugeführt wird. Tritt daher ein Signal mit hohem Pegel oder eine "1" am anderen Eingangsanschluß des jeweiligen KXKT₁USIV-ODER-Gliedes 602-W auf, so führt dies zur Abgabe eines Ausgangssignals mit niedrigem Pegel oder einer ⁿ0^M am Ausgangsanschluß des betreffenden EXKLUSIV-ODER-Gliedes. Wenn demgegenüber eine "0" dem zweiten Eingang des jeweiligen EXKLUSIV-ODER-Gliedes der EXKLUSIV-ODER-Glieder 602-W bis 610-W zugeführt wird, so führt dies zur Abgabe eines mit hohem Pegel auftretenden Ausgangssignals oder eines"1"-Ausgangssignals am Ausgang des jeweiligen EXKLUSIV-ODER-Gliedes.

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Die Ausgangssignale des Codewandlers 6OCt-W werden einem mit Paralleleingabe und Parallelausgabe arbeitenden Speicherregister 600-A und dem Parallel-Serien-Wandler 600-W zugeführt. Das mit Paralleleingabe und Parallelausgabe arbeitende Speicherregister 600-A besteht aus für eine Paralleleingabe und eine Parallelausgabe ausgelegten Schieberegistern 601-A, 602-A und 603-A, bei denen es sich in typischer Weise um Bauelemente des Typs SN 7495 N der Firma Texas Instruments Inc. handeln kann, obwohl auch andere Typen verwendet werden können. In entsprechender Weise besteht der Parallel-Serien-Wandler 60O-B aus für eine Paralleleingabe und Serienausgabe ausgelegten Schieberegistern 601-B, 602-B und 603-B des oben angegebenen Typs. Die Arbeitsweise dieser Schieberegister als N-Bit-Parallel-Serien-Wandler und N-Bit-Speicherregister ist auf Seiten 9 bis 17 des Buches "Integrated Circuits Catalog CC201", veröffentlicht von Texas Instruments, Inc., August 1969, beschrieben. In der betreffenden Druckschrift ist ein Schaltplan des gemäß der Erfindung verwendeten Schieberegisters gezeigt, wobei die verschiedenen Eingangs- und Ausgangsstifte bzw. -anschlüsse mit den Stiftzahlen 1 bis 14 bezeichnet sind. Bei der vorliegenden Anwendung sind dieselben Stiftzahlen beibehalten worden,¹ wobei jedoch ein Kennzeichnungsbuchstabe dem jeweiligen Stift hinzugefügt worden ist, der im Rahmen der vorliegenden Anmeldung benutzt wird, um die Beziehung zu dem in Frage kommenden Unter system anzugeben. So wird z.B. das Ausgangssignal des EXKLUSIV-QDER-Gliedes 602-W dem Stift 5A des Schieberegisters 601-A und außerdem dem Stift 5B des Schieberegisters 601-B zugeführt. Eine Überprüfung der Fig. in Verbindung mit den bezeichneten Einrichtungen der Firma Texas Instruments, Inc. zeigt deutlich die Zwischenverbindung zwischen den verschiedenen Bauelementen. Es dürfte daher ohne

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weiteres ersichtlich sein, daß z.B. das Vorzeicheribit von dem EXKLUSIV-ODER-Glied 601-W dem Stift 4A des Speicherregisters 600-A und außerdem dem Stift 3B des Parallel-Serien-Wandlers 600-B zugeführt wird. Das Größen-Bit höchster Wertigkeit von dem EXKLUSIV-ODER-Glied 602-W wird dem Stift 5A des Speicherregisters 600-A und dem Stift 5B des Paralle1-Serien-Wandlers 600-B zugeführt. In entsprechender Weise können die übrigen Bits des Codewandlers 600-W in absteigender Reihenfolge verfolgt werden. Die Ausgangsanschlüsse 610A bis 618A des Speicherregisters 600-A geben die Größen-Bits ab, wobei der Ausgangsanschluß 61OA das Größen-Bit niedrigster Wertigkeit (LSB) abgibt und wobei der Ausgangsanschluß 618A das Größen-Bit höchster Wertigkeit (MSB) abgibt. Der Ausgangsanschluß 619A gibt das Vorzeichenbit ab. In dem Parallel-Serien-Wandler 600-B wird das Serienausgangssignal von dem Ausgangsanschluß 610-B abgenommen, wobei das Bit niedrigster Wertigkeit zuerst abgenommen wird, woraufhin die Bits mit ansteigender Größe nachfolgen. Mit 611-B ist ein Serientaktanschluß bezeichnet, mit 612-B ist ein Betriebsartsteueranschluß (T1A+20A) bezeichnet, mit 613-B ist ein Vorzeichenbit-Anschluß (SIIs) bezeichnet, und mit 614-B ist ein Paralleltaktanschluß bezeichnet.

In Fig. 1a und 1b sind Einzelheiten der Verzögerungsleitung 100-C gezeigt. Die Eingangsanschlüsse der Verzögerungsleitung 100-C gemäß Fig. 1a entsprechen den Ausgangsanschlüssen des Speicherregisters 600-A gemäß Fig. 6. So weist das Speicherregister 600-A z.B. Ausgangsanschlüsse 610-A bis 619-A auf, während die Verzögerungsleitung 100-C Eingangsanschlüsse 110C bis 119C aufweist, wobei der Ausgangsanschluß 610A dem Eingangsanschluß 110C entspricht, wobei ferner der Ausgangsanschluß 611A dem Eingangsanschluß 111C entspricht, etc.. Hierbei z§igt sich,

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daß jeder dieser Anschlüsse ein Bit eines IQ-Bit-Parallelwortes verarbeitet. An jedem der Eingangsanschlüsse 110C bis 119C ist ein Inverter angeschlossen, bei dem es sich um eine Schaltung des Typs SN 7404N der Firma Texas Instruments Inc. handeln kann. Diese Inverter werden hauptsächlich dazu benutzt, eine Trennung der Eingänge der Schieberegister 130C bis 140C zu bewirken. Die Inverter 120C bis 129C invertieren jeweils ihr Eingangssignal und geben dieses an das mit ihnen jeweils verbundene entsprechende Schieberegister ab. Die Schieberegister 130C bis 139C sind jeweils an einen der Inverter angeschlossen; sie stellen 60-Bit-MOS-Schieberegister dar und können vom Typ MM5015 der Firma National Semiconductor sein, obwohl auch andere Typen verwendet werden können. Mit 142 C bis 153C sind zusätzliche Verzögerungsglieder bezeichnet, die intern an den Registern 130c bis 141C angeschlossen sind. Widerstände 154C bis 163c werden dazu benutzt, den MOS-Einrichtungen 130C bis 141C zu ermöglichen, die TTL-Einrichtungen 170C bis 179C zu steuern.

Die TTL-Einrichtungen 170C bis 179C, bei denen es sich um Inverter handelt, sind an die Ausgänge entsprechender Schieberegister 130c bis 139c angeschlossen; sie können durch Schaltungen des Typs SN 7404 N der Firma Texas Instruments Inc. gebildet sein. Die Aufgabe dieser Schaltungen besteht darin, das invertierte Eingangssignal wieder in seinen ürsprungszustarid zurückzuführen, und zwar durch erneutes Invertieren des Ausgangssignals der MOS-Schieberegister. An jeweils zwei Inverter 170c bis 179C sind duale 8-Bit-Schieberegister 180-C bis 183-C angeschlossen, deren jedes an eines von weiteren 8-Bit-Dual-Schieberegistern 184-Cbis 188-C angeschlossen ist.

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(Die dualen 8-Bit-Schieberegister 180C bis 188C können durch Schaltungen des Typs 9328 der Firma Fairchild Semiconductor Corporation gebildet sein, obwohl auch andere Schaltungstypen verwendet werden können.) Die Verzögerungsleitung 100-C besteht insgesamt daher aus den 60-Bit-Schieberegistern 130C bis 139C, den 8-Bit-Schieberegistern 180C bis 183C und schließlich aus den 8-Bit-Schieberegistern 184C bis 188C. Demgemäß gelangt jedes 10-Bit-Wort horizontal durch die Verzögerungsleitung 100-C bei jedem parallel laufenden Bit, wobei eine Verzögerung von insgesamt 76 Bits erfolgt. Die nachstehend noch näher zu beschreibende Steuerschaltung ruft den abwechselnden Flüß der I-Datenworte und der Q-Datenworte hervor, d.h. eines 10-Bit-Parallel-I-Wortes und im Anschluß daran eines 10-Bit-Parallel-Q-Wortes, welchem wiederum ein 10-Bit-Parallel-I-Wort folgt, etc.. Die MOS-Schieberegister werden durch eine Zwei-Phasen-Taktsteuerschaltung gesteuert, bei der es sich um eine Schaltung des Typs NH009C der Firma National Semiconductor Corporation handeln kann. Grundsätzlich treten zu der einen Phase des Taktsignals Signale auf, die für eine taktgesteuerte Einführung einer Information in die MOS-Schieberegister dienen, und während der anderen Phase treten Signale auf, die für eine taktgesteuerte Herausführung der Information aus den MOS-Schieberegistern dienen. Die Inverter 194C, 193C, 195C und 196C sind solche des Typs SN 7440N der Firma Texas Instruments Inc.; sie invertieren ein den Anschlüssen 197C und 198C zugeführtes Signal. Die Anschlüsse 198C und 197C sind Anschlüsse zur Zuführung von Takt- oder Zeitsteuersignalen.

Die zuvor im Hinblick auf Fig. 8 beschriebene Hauptfunktion der Verzögerungsleitung 100-C besteht darin, die Signale der I- und Q-Datenkanäle zu speichern und während der gewünschten

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Zeitspanne zu verzögern, so daß in dem Fall, daß diese Signale schließlich an die X» und Y-Trägerkanäle abgegeben werden, diese Signale alle in die Phasenschwankungs-Korrekturschaltung mit im wesentlichen derselben relativen zeitlichen Beziehung zueinander eintreten.

Die parallelen Ausgangssignale der Verzögerungsleitung 1OÖ-C werden einem mit paralleler Eingabe und serieller Ausgabe arbeitenden Wandler 100-D zugeführt. Der Wandler 100-D arbeitet im wesentlichen genauso wie der zuvor im Zusammenhang mit Fig.6 beschriebene Wandler 600-B; er wandelt das aus den I- und Q-Datenworten bestehende parallele Signal in Serien-Ausgangssignale um. Der Wandler besteht im wesentlichen aus mit einer parallelen Eingabe und seriellen Ausgabe arbeitenden Schieberegistern 100D bis 103D, bei denen es sich um Schaltungen des Typs SK 7495N der Firma Texas Instruments, Inc. handelt, obwohl auch andere Schaltungsarten verwendet werden können. Das serielle Ausgangs signal wird an dem Anschluß 107D erhalten. Mit 1O4D ist ein Vorzeichenbit-Ausgangsanschluß (SIs) bezeichnet, mit 105D ist der Betriebsartensteuerungs-Anschluß (TIA + 20A) bezeichnet, und mit 106D ist ein Serientakt-Anschluß bezeichnet.

Im folgenden seien die Fig. 3a und 3b betrachtet. In diesen Figuren, sind in einem detaillierten Schaltplan das Zeitsteuernetzwerk 300-E, das Eingangssteuernetzwerk 300-F, das Arbeitsspeichernetzwerk 300-G und das Vorzeichenspeichernetzwerk 300-H gezeigt.

Das Zeitsteuernetzwerk 300-E nimmt die zeitliche Steuerung für den gesamten Phasenschwankungs-Rechner vor und liefert

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ein Taktsignal für die weiter unten noch näher zu beschreibende Programmiereinrichtung 200-V. Grundsätzlich werden Taktimpulse CLK A und CLK B an Fünf-Bit-Schieberegister 303E bis 304E abgegeben, die über NAND-Glieder 308E und 307 als Ringzähler geschaltet sind. (Das 5-Bit-Schieberegister kann eine Schaltung des Typs SN 7496N der Firma Texas Instruments, Inc. sein, das NAND-Glied 307 E kann eine Schaltung des Typs SN 7400N und das NAND-Glied 308E eine Schaltung des Typs SN 7440N der Firma Texas Instruments, Inc. sein.) Mit einem der 5-Bit-Schieberegister 3O3E und 304E ist ferner ein NAND-Glied 310E verbunden, welches vom Typ SN 7400N der Firma Texas Instruments, Inc. sein kann, und .ferner sind mit dem betreffenden Schieberegister bistabile Verriegelungsschaltungen 301E, 302E, 3O5E und 3O6E verbunden, die vom Typ SN 7474N der Firma Texas Instruments Inc. sein können. Zwischen einem Anschluß des 5-Bit-Schieberegisters 303E und der Löschleitung der Schaltung bzw. des Flipflops 302E ist ein Inverter 3Q4E eingefügt, um sicherzustellen, daß nur ein "1 "-Signal in dem Schieberegister 3O3E und 304E enthalten ist. Das Signal Tc wird dem Flipflop 302E zurückgeführt, um einen Dauerbetrieb des Schieberegisters 303E und 304E zu ermöglichen. Ein NAND-Glied 311E ist mit einem seiner Eingangsanschlüsse an dem Ausgangsanschluß eines NAND-Gliedes 308E angeschlossen, während "der andere der Eingangsanschlüsse an der Verriegelungsschaltung 3O5E angeschlossen ist. Der Ausgangsanschluß des NAND-Gliedes 311E ist an einem Md-CLK-Taktanschluß angeschlossen. An dem fünften Ausgangsanschluß des Schieberegisters 304E und dem ^-Anschluß der Verriegelungsschaltung 305E ist ein NAND-Glied 313E angeschlossen, das mit seinem Ausgangsanschluß an einem Anschluß RdA angeschlossen ist. An dem Ausgangsanschluß des NAND-Gliedes 313E ist ferner ein NOR-Glied 314E angeschlossen, welches vom Typ NS 7402 der Firma Texas

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Instruments Inc. sein kann), und außerdem ist an dem Ausgang des betreffenden NAND-Gliedes 313E ein Inverter 316E angeschlossen. Ein NAND-Glied 317E ist mit einem seiner Eingangsanschlüsse an dem Ausgang des NAND-Gliedes 308E angeschlossen. Ein weiterer Eingangsanschluß der Eingangsanschlüsse des NAND-Gliedes 31TE ist mit dem Ausgang eines NAND-Gliedes 318E verbunden. Der Ausgang des NAND-Gliedes 317E ist mit dem P-Takt-Anschluß verbunden. Das NAND-Glied 318E ist mit seinem anderen Eingangsanschluß am Ausgang eines Inverters 324Έ angeschlossen, und mit einem weiteren seiner Eingangsanschlüsse ist das betreffende NAND-Glied am Ausgang eines Inverters 316E angeschlossen. Mit einem dritten Eingangsanschluß ist das betreffende NAND-Glied schließlich an einem Eingangsanschluß eines EXKLUSIV-ODER-Gliedes 320E und an einem Eingangsanschluß eines Inverters 321E sowie an einem Eingangsanschluß ZL angeschlossen. Ein NAND-Glied 319E ist mit einem seiner Eingangsanschlüsse an dem Tc-Anschluß des Schieberegisters 304E angeschlossen; ein weiterer Eingangsanschluß des betreffenden NAND-Gliedes ist mit dem Ausgangsanschluß des EXKLUSIV-ODER-Gliedes 320E verbunden. Der Ausgangsanschluß des NAND-Gliedes 319E gibt das Signal"Rd aus" und über den Inverter 324E das Signaled ausgab. Das EXKLUSIV-ÖDER-Glied 320E ist mit einem Eingangsanschluß an dem Ausgangsanschluß des Flipflops 305E angeschlossen, während es mit einem weiteren seiner Eingangsanschlüsse in der oben beschriebenen Weise geschaltet ist. Der Ausgangsanschluß des .EXKLUSIV-ODER-Gliedes 320E ist mit den Eingangsanschlüssen der NAND-Glieder 319E und 323E verbunden. Das NAND-Glied 322E ist mit einem Eingangsanschluß an dem ^-Anscüluß über den Inverter 321E angeschlossen, und mit einem weiteren seiner Eingangsanschlüsse ist das betreffende NAND-Glied mit dem Ausgangsanschluß des NAND-Gliedes 323E ver-

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blinden. Am Ausgangsanschluß des betreffenden NAND-Gliedes tritt das P-Betriebs-Signal auf. Das NAND-Glied 323E ist mit einem Eingangsanschluß an einem Ausgangsanschluß des EXKLUSIV-ODER-Gliedes 320E angeschlossen, ein weiterer Eingangsanschluß ist mit dem Ausgang des MR-Registers 502P verbunden, und der Ausgangsanschluß des betreffenden NAND-Gliedes ist über das . NAND-Glied 323E mit dem P-Betriebs-Anschluß verbunden. Die verschiedenen Eingangs- und Ausgangsanschlüsse liefern Eingangs- und Ausgangszeitsteuersignale, wie dies in Fig. 3a gezeigt ist·

Die Zeitsteuerschaltung liefert grundsätzlich die Zeitsteuerimpulse für die zweckmäßige Zeitsteuerung gemäß der Erfindung, indem im wesentlichen ein Impuls durch die 5-Bit-Schieberegister 303E und 304E 40mal wiederholt hindurchgeleitet wird. Die geeigneten Impulse werden an den Anschlüssen geliefert, die in Fig. 3a bezeichnet sindj die betreffenden Impulse sind in Fig. 7a und 7b graphisch dargestellt. So bewirkt z.B. ein an einem Start-Anschluß auftretender Startimpuls eine Voreinstellung der Verriegelungsschaltungen 301E, 302E und 306E und ermöglicht die Abgabe einer "1" an die erste Zelle des Schieberegisters 303E, wobei ⁿO"-Zeichen an alle übrigen Zellen der Schieberegister 303E und 304E abgegeben werden. Die ⁿ1^H wird sukzessive durch die Taktimpulse gesteuert verschoben, bis sie die fünfte Zelle des Schieberegisters 304E erreicht, woraufhin sie in der oben beschriebenen Weise wieder erneut zirkuliert. Dieser Vorgang setzt sich solange fort, bis der T20B-Impuls an dem Eingangsanschluß des Verknüpfungsgliedes 314E auftritt. Dieser Impuls führt zur Abgabe eines Freigabesignals an einem Endabrundungsanschluß 357E, der seinerseits den erforderlichen Impuls an den Anschluß D der Verriegelungsschaltung 301E liefert, um den Vorgang anzuhalten.

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Am Ende jeder "B"-Zeitspanne wird ein Abründungs-A-Signal erzeugt. Dieses Signal wird dadurch abgegeben, daß das Ausgangssignal des Flipflops 3051 getastet wird, welches mit seinem Ausgangs signal den "A"- und "!!"-Zeitspannen folgt. Die Tastung des betreffenden Ausgangssignals erfolgt mit Hilfe des Ausgangssignals der letzten Zelle des Ringzählers 304E. Das Verknüpfungsglied 313E bewirkt dabei diese Tastung. Der betreffende Impuls wird dazu herangezogen, das Md-Register 401J und 402J zu löschen und das Signal "Endabrundung" zu erzeugen.

Am Ende der gesamten Operation all dieser Schaltungen wird ein Endabrundungs-Signal benötigt, um das interne 9 Bits und ein Vorzeichen-Bit umfassende· Wort in ein 8 Bits und ein Vorzeichen-Bit umfassendes Wort zu ändern«, Dieses Endabrundungssignal wird dadurch erzeugt, daß das Verknüpfungsglied 314E eine Tastung des Signals RdA und des Signals T20B bewirkt. Dadurch wird das Endabrundungs^gnal am Ende von T20B erzeugt.

Die Signale "Ring-Voreinstellung" und "Ring-Takt" werden dazu herangezogen, den Ringzähler in der Programmiereinrichtung 200-V zu steuern. Das P-Betriebs-Signal steuert das P-Register in der Weise, daß dieses entweder als Register mit paralleler Eingabe und paralleler Ausgabe oder mit serieller Eingabe wad paralleler Ausgabe arbeiten kann. Die in Fig. 3a und Ja. angedeuteten bzw. dargestellten Signale T., T_B» T„ und Tjv werden als Taktsignale in den Schaltungsteilen 4001 und 500T verwendet. Diese Taktsi^iale werden dann benutzt, wenn ein Signal zu irgendeinem anderen Zeitpunkt als dem Beginn oder dem Ende einer "A"- oder "B"-Zeitspanne verschoben werden muß.

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Mit RSI ist der Serieneingang des Schieberegisters der Programmiereinrichtung bezeichnet. Das entsprechend bezeichnete Eingangssignal wird dadurch erzeugt, daß eine ⁿ0" in die Programmiereinrichtung geschoben wird, und indem das Schieberegister 201U und dann T1 benutzt wird, um die Schaltung 306E bis zum nächsten Startzeitpunkt wieder in einen ^W1 "-Zustand zurückzubringen.

Der Md-Takt ist eine Folge von zehn Impulsen während jeder "A"-Zeitspanne, worauf weiter unten noch eingegangen wird. Die betreffende Impulsfolge wird durch das Verknüpfungsglied 311S erzeugt.

^-Signal ist ein von dem Verknüpfungsglied 227 erzeugtes Signal, welches zu den Zeitpunkten beschrieben wird, zu denen eine Addition oder Subtraktion stattfindet.

Das von dem Verknüpfungsglied 319E und dem Inverter 324E erzeugte Signal"Rd aus" beschreibt die Zeitspanne einer Ab- bzw. Aufrundungsop er ation. Das betreffende Si? nal wird von noch zu beschreibenden Schaltungen 4QQU benötigt.

Im Hinblick auf die Eingangssteuerschaltung 300-F sei bemerkt, daß in dieser Schaltung UND-Glieder· 301F und 3O3F gezeigt sind, die mit einem NOR-Glied 302F derart verbunden sind, daß eine UND-ODER-Invertierungs-Funktion erfüllt wird, wie sie der Funktion entspricht, die die Schaltung SN 7451 der Firma Texas Instruments Inc. erfüllt. In entsprechender Weise sind UND-Glieder 304F und 3O5F mit einem NOR-Glied 306F verbunden, um eine entsprechende Funktion zu erfüllen. Inverter 3O7F und 308F sind an NOR-Gliedern 302F bzw. 306F angeschlossen, um eine zusätzliche Invertierungsfunktion zu erfüllen.

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Die Hauptaufgabe des Eingangssteuerwerks 300-F besteht darin, die Eingabe in das Speicherregister 300-G in noch zu beschreibender Weise zu steuern, und zwar durch Heranziehung des Eingangssignals Bd der Schieberegister 301-G bis 306G des Speicherwerks 300-G. So würden z.B. Freigabesignale, die an den UND-Gliedern 301F und 303F koinzident vorhanden wären, eine Freigabe des NOR-Gliedes 302F und die Abgabe eines Eingangssignals mit niedrigem Pegel an! den Inverter 307 bewirken, der seinerseits ein Ausgangssignal mit hohem Pegel an die Eingangsanschlüsse D1 der Schieberegister 303G und 304G abgeben würde. Ob das Schieberegister 303G oder das Schieberegister 304G freigegeben ist, um eine Eingabe zu ermöglichen, hängt vom Vorhandensein oder Fehlen der Signale Xis oder Yis an demDs-Anschluß ab. Durch Abgabe des geeigneten Impulses von der Programmierschaltung 200U, und zwar koinzident mit einer neuen Information an dem D1-Anschluß, kann somit ein neues Wort in ein Schieberegister eintreten. Sind hingegen keine Impulse koinzident vorhanden, so wird die in dem Schieberegister gespeicherte Information in diesem Schieberegister umlaufen.

Unter erneuter Bezugnahme auf das Eingangssteuerwerk 300-F sei bemerkt, daß die folgenden Impulse folgende Funktionen erfüllen:

Die Signale T1A, T20A, ZiS, YiS, GiS und RiS werden von der Programmiereinrichtung 200-U erzeugt und steuern die Einträge in die Schieberegister 301G bis 306G. Ihre Beziehung ist in Fig. 7a und 7b gezeigt.

Die Signale SI, SII, MrO und PO sind die Ausgangssignale des Schieberegisters 100-D, des Schieberegisters 600-B und des

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Schieberegisters 500-P sowie des Schieberegisters 400-L. Diese Register erzeugen die Worte, die in·den Schieberegistern 300-G gespeichert werden.

Im folgenden sei speziell das Wortspeicherwerk 300-G betrachtet, in welchem sechs duale 8-Bit-Schieberegister 301G bis 306G des Typs Fairchild 9328 gezeigt sind. An jedem der ein Paar bildenden Schieberegister 301-302G, 303G-304G, 3O5G-3O6G sind Schieberegister 307F, 308G bzw. 3O9G angeschlossen. Ein an einer Hälfte eines 4-Bit-Schieberegisters angeschlossenes 8-Bit-Schieberegister führt zu einer Speicherung eines 10-Bit-Wortes. So wird z.B. das I-Wort normalerweise dem Schieberegister 301G an dem Eingangsanschluß D1 zugeführt; das betreffende Wort wird von einem Anschluß 12 des Schieberegisters 307G herausgeführt und dem Ausgangsanschluß I zugeführt. In entsprechender Weise werden 10-Bit-Worte Q, X, Y, G und R in dem Wortspeicherwerk 300-G gespeichert.

Der von dem Inverter 310F erzeugte Block SI, SII wird ebenfalls als serieller Block von den Schieberegistern 600-B und 100-D benutzt.

Im folgenden sei auf das Vorzeichen-Speichernetzwerk 300-H eingegangen, in welchem vier Flipflops 301H bis 304H vom D-Typ gezeigt sind. Die Flipflops 301H und 304H sind mit ihrem jeweiligen T-Anschluß an dem TIA-Eingangsanschluß angeschlossen, und die Flipflops 302H und 303H sind mit ihrem T-Anschluß an dem T20A-Eingangsanschluß angeschlossen. Der D-Anschluß der Flipflops 301H und 302H ist jeweils an dem Eingangsanschluß SIs angeschlossen. Der D-Eingangsanschluß der Flipflops 304H und 303H ist an dem Eingangsanschluß SIIs

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angeschlossen.

Die Q-Anschlüsse der Flipflops 302H und 304H sind an entsprechenden Eingangsanschlüssen eines EXKLUSIV-ODER-Gliedes 306H angeschlossen, während die Q-Anschlüsse der Flipflops 301H und 3O3H an entsprechenden Eingangsanschlüssen eines EXKLUSIV-ODER-GIiedes 3O5H angeschlossen sind. Der Ausgang des EXKLUSIV-ODER-Gliedes 3O5H ist an dem Anschluß Is angeschlossen, und der Ausgang des EXKLUSIV-ODER-Gliedes 306H ist an dem einen Eingangsanschluß des EXKLUSIV-ODER-Gliedes 3O7H angeschlossen. Der andere Eingangsanschluß des EXKLUSIV-ODER-Gliedes 3O7H ist an dem Ausgang des EXKLUSIV-ODER-Gliedes 305H angeschlossen. Der Ausgang des EXKLUSIV-ODER-Gliedes 307H ist an dem Anschluß I¹S, X Qs angeschlossen.

Das Vorzeichen-Speicherwerk 300-H speichert das Vorzeichenbit der von dem A/D-Wandler herkommenden Worte, während der übrige Teil des Wortes verarbeitet wird. Das Flipflop 301H speichert das Vorzeichenbit für das I-Wort, das Flipflop 302H speichert das Vorzeichenbit für das Q-Wort, das Flipflop 3O3H speichert das Vorzeichenbit für das X-Wört, und das Flipflop 304H speichert das Vorzeichenbit für das Y-Wort. Die drei EXKLUSIV-ODER-Glieder werden dabei dazu ausgenutzt, das Produkt des Vorzeichens zu bilden, welches zur Bestimmung des Endvörzeichens des Ausgangssignals benutzt wird. Das I- und Q-Vorzeichenbit wird dem Flipflop 301H bzw. 302H über den Eingangsanschluß SIs zugeführt, während die X- und Y-Vorzeichenbits den Flipflops 3O3H und 304H über dem Eingangsanschluß SIIs zugeführt werden. Die Anschlüsse I's und I'sQs stellen die Ausgangsanschlüsse für den Vorzeichenspeicherteil 300-H dar. Es sei bemerkt, daß mit Rücksicht darauf, daß die Q-Anschlüsse der Flipflops 301H bis 304H über EXKLUSIV-ÖDER-Glieder ver-

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knüpft sind, das am Ausgang I'sQs erhaltene Ausgangssignal die effektive Multiplikation dieser beiden Ausdrücke darstellt.

das Die Arbeitsweise des P-Registers 400-L wird durch/P-Betriebs-Signal, welches von dem Verknüpfungsglied 322E erzeugt wird, und durch das P-Taktsignal gesteuert, welches von dem Verknüpfungsglied 31TE erzeugt wird. Während der "A"-Zeitspanne bewirkt der P-Betrieb, daß das P-Register im seriellen Betrieb arbeitet. Der P-Takt liefert zehn Taktimpulse, die ein serielles Einlesen eines neuen Wortes in das P-Register ermöglichen. Während einer Multiplikationsoperation innerhalb der Zeitspanne "Bⁿ erzeugt der P-Taktgenerator bzw. der P-Takt zehn Taktimpulse, und der P-Betrieb führt zu einer seriellen oder parallelen Eingabe in das P-Register, und zwar in Abhängigkeit vom Inhalt des MR-Registers. Während einer Additionsoperation erzeugt der P-Taktgenerator zwei Taktimpulse. Der eine Impuls dient für die Additionsoperation, und der andere Impuls dient für eine Abrundung. Das P-Betriebs-Signal verbleibt zu diesem Zeitpunkt im parallelen Eingabezustand.

Der P-Takt wird von dem Verknüpfungsglied 3O7E erzeugt. Die Eingangssignale dieses Verknüpfungsgliedes sind ein mit hoher Geschwindigkeit auftretendes Taktsignal von dem Verknüpfungsglied 308E und ein Sperrsignal von dem Verknüpfungsglied 318E. Das Verknüpfungsglied 318E blendet unerwünschte Taktimpulse während der Additionszeit durch Eingangssignale To, Tc und Jl aus.

Das P-Betriebs-Verknüjifungsglied 322E wird durch die Verknüpfungsglieder 320E, 321E, 323E gesteuert. Während der Zeitspanne ¹¹A¹¹ wird das Verknüpfungsglied 322Ξ in einem zur Abgabe eines Signals mit niedrigem Pegel führenden Zustand

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gehalten, und zwar durch das Verknüpfungsglied 321E und das Verknüpfungsglied 320E, welches über das Verknüpfungsglied 323E wirkt. Während der Zeitspanne "B" steuert das Verknüpfungsglied 321E das Verknüpfungsglied 322E, wenn eine Additionsoperation vorliegt, und das Ausgangssignal des MR-Registers steuert den Betrieb über das Verknüpfungsglied 323Ξ, wenn eine Multiplikationsoperation vorliegt.

Im Hinblick auf Fig. 2a, 2b, 7a und 7b sei bemerkt, daß in^v Fig. 2a und 2b die Programmiereinrichtung 200-V gezeigt ist und daß von der Programmiereinrichtung gewonnene Taktimpulse im unteren Dreiviertelteil der Fig. 7a und 7b: dargestellt sind. Erfindungsgemäß sind im wesentlichen 40 Zeitperioden bzw. Zeitspannen vorhanden, die in gleicher Weise und abwechselnd in Zeitspannen der Klasse A und der Klasse B aufgeteilt sind. Auf diese Weise sind zwanzig Zeitspannen A und zwanzig Zeitspannen B geschaffen. Während einer Zeitspanne A werden solche Funktionen ausgeführt, die die Verschiebung einer Information von einer Einrichtung zu einer anderen Einrichtung oder die Speicherung einer Information erfordern. Hingegen werden während einer Zeitspanne B Rechenoperationen, wie eine Subtraktion, Division, etc. ausgeführt. Damit besitzt das System insgesamt zwanzig Hauptzeitabschnitte, deren jeder in einen Abschnitt A und einen Abschnitt B unterteilt ist, obwohl dies in den Zeichnungen nicht speziell gezeigt ist. Damit sind im wesentlichen vierzig Zeitspannen verfügbar, deren jede zur Ausführung einer anderen Operation herangezogen werden kann. Unter weiterer Betrachtung der Fig. 7a und 7b dürfte ersichtlich sein, daß unterhalb des Kurvenzuges A eine Vielzahl weiterer Kurvenzüge vorhanden ist, deren jeder einen anderen Hinweis in der linken Spalte der Fig. 7a besitzt. So sind z.B.

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Kurvenzüge M,.Z, H_di^» etc. angegeben, welche generell eine Operation veranschaulichen, die ausgeführt wird, wenn der bestimmte bezeichnete Impuls mit hohem Pegel auftritt. Der Signalname ist außerdem ein Maschinenname, der eine bestimmte Operation bezeichnet. So bedeutet ML₃X, daß das Md-Register von dem X-Speicherregister zu laden ist. Anders ausgedrückt heißt dies, daß das X-Register in das Md-Register zu laden ist. Wie oben beschrieben, ist die Zeitspanne A für die Ausführung gewisser Lade- oder Übertragungsoperationen, etc. vorhanden, während die Zeitspanne B dazu dient, eine gewisse Rechenoperation auszuführen. Während der Zeitspanne 2A tritt somit das Signal M,-X mit hohem Pegel auf, und während dieses Teils der Zeitspanne wird das X-Register in das M-,.-Register geladen. Während des zweiten Teiles der Zeitspanne 2B tritt das Taktsignal B mit hohem Pegel auf, und, wie in dem Zeitabschnitt

multipliziert ?

gezeigt, wird X mit X / , um X zu erhalten. Ein. entsprechender Vorgang wird in jedem der zwanzig Zeitabschnitte benutzt. Die Vorrichtung zur Durchführung dieser Operationen ist grundsätzlich die zuvor beschriebene Zeitsteuerschaltung 300-E und die nachstehend noch zu beschreibende Programmiereinrichtung 200-V.

Im Hinblick auf die Programmiereinrichtung 200-V gemäß Fig. 2a und 2b sei bemerkt, daß in diesen Figuren acht 5-Bit-Schieberegister 201V bis 208V dargestellt sind, die vom Typ SN7496 der Firma Texas Instruments Inc. sein können. Die Ausgangsanschlüsse der Bitpositxonen der Schieberegister 201V bis 208V sind jeweils an vorgewählte NAND-Glieder 211V bis 218V, 226V, 227V, 228V bis 230V, 232V bis 235V, 237V bis 242V, 244V bis 247V angeschlossen. Außerdem sind die betreffenden Ausgangsanschlüsse an vorgewählte Inverter 219V bis 225V, 231V, 236V, 243V und 248V angeschlossen. (Die NAND-Glieder

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können solche der nachstehenden Typen der Firma Texas Instruments, Inc. sein: SN 7430N-211V, 218V, 230V; SN7410N-212V, 214V, 217V, 218V, 237V, 238V, 239V, 241V; SN7420N-213V, 228V, 242V, 244V; SN7400N-215V, 216V, 229V, 233V, 234V, 235V, 240V, 245V, 246V, 247V; SN7496N-227V; als Inverter können solche des nachstehenden Typs der Firma Texas Instruments,ine. verwendet werden: SN7404N-219V bis 225V» 231V, 236V, 243V und 248V.

Im Betrieb wird das die acht 5-Bit-Schieberegister 201V bis 208V umfassende 40-Bit-Serien-Schieberegister in allen Registerstufen mit einer "1" geladen. Dies bedeutet, daß sämtliche Bit-Ausgangsanschlüsse, wie die Anschlüsse 15V, 14V, 13V, 11V, 10V des Schieberegisters 201V einschließlich der übrigen Ausgangsanschlüsse des jeweiligen Schieberegisters und einschließlich der 10.8V-Ausgangsleitung des Schieberegisters 208 anfangs einen hohen Pegel führen. Sodann wird eine "0" oder ein Signal mit niedrigem Pegel in das 40-Bit-Schieberegister 201V-208V eingeführt und durch die Ring-Taktimpulse gesteuert verschoben. Da aufeinanderfolgende Anschlüsse dee Bit-Schieberegisters einen niedrigen Pegel führen, werden die NAND-Glieder, die mit zumindest einem ihrer Eingangsanschlüsse an danheweiligen Bit-Ausgangsanschluß angeschlossen sind, übertragungsfähig und geben somit einen geeigneten Impuls für die Ausführung einer in Frage kommenden Operation in einer vorbestimmten Reihenfolge ab. So wird z.B. das NAND-Glied 211V übertragungsfähig und gibt ein Signal M,.X ab, wobei die Anschlüsse 13V des Schieberegisters 201V, der Anschluß 10.4V des Schieberegisters 205V, der Anschluß 10.5V des Schieberegisters 206V und die Anschlüsse 10.6V und 10.7V des Schieberegisters 207 nacheinander einen niedrigen Pegel oder ein ¹¹O"-Signal führen. Da jeder dieser Anschlüsse mit dem NAND-Glied 211V

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verbunden ist, wird dieses Verknüpfungsglied übertragungsfähig bzw. freigegeben, und damit wird ein mit hohem Pegel auftretendes Ausgangssignal abgegeben, wenn eines der Bingangssignale dieses Verknüpfungsgliedes mit einem niedrigen Pegel auftritt.

Im folgenden sei auf Figuren 4a und 4b eingegangen, in denen Einzelheiten der folgenden Schaltungen gezeigt sind: Md-RegistereingangsSteuerwerk 400-N, P-Registereingangssteuerung 400-0, Md-Register 400-J, Addierer 400-K, P-Register 400-L, Ausgangsregister 400-M, Abrundungsschaltung 400-ü, Ausgangssteuerung 400-S, Vorzeichensteuerung 400-1 und Vergleicher 400-T. Im folgenden sei besonders die Md-Eingangssteuerung 400-N betrachtet, bei der NAND-Glieder 4OtN bis 405N gezeigt sind, deren Ausgänge an den Eingängen eines NAND-Gliedes 406N angeschlossen sind. Die Md-Eingangssteuerschaltung 400-N steuert die Abgabe der Worte X, P, T, G und R in das Md-Register, und zwar durch gleichzeitige Abgabe des Wortes und seines zugehörigen Operationssignals über den Eingang des in Frage kommender NAND-Gliedes. Zur Abgabe des X-Wortes in das Md-Register, welcnes aus zwei 5-Bit-Schieberegistern 401J und 402J besteht, wird das NAND-Glied 401N übertragungsfähig gemacht, wenn das X-Wort gleichzeitig mit dem M-j-X-Signal von der Programmiereinrichtung 200-V her an den Eingangsanschlüssen des NAND-Gliedes 401N vorhanden ist. Ist das NAND-Glied 401N übertragungsfähig gemacht, so ermöglicht das NAND-Glied 406N die Übertragung des X-Wortes über das EXKLUSIV-ODER-Glied 4011 und in/&d-Register 401J-402J. (Die bezüglich dieses Wortes erfolgende Vorzeichensteuerung bei dem EXKLUSIV-ODER-Glied 4011 wird nachfolgend beschrieben werden.)

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Die P-Registersteuerschaltung 400-0 besteht aus NAND-Gliedern 4010 bis 4040; sie arbeitet in entsprechender Weise wie die Schaltung 400-N, um die Eingabe an das T-Register 400-L zu steuern. Wie in der Schaltung 400-N so werden auch hier die Steuersignale von der Programmiereinrichtung 200-V aufgenommen, und die Eingangsworte selbst werden von der Wortspeicherschaltung 300-G her aufgenommen.

Im folgenden sei auf das Md-Register 400-J, den Addierer 400-K und das P-Register 400-L eingegangen. Zwei Schaltungen des Typs SN7496 der Firma Texas Instruments Inc. stellen mit serieller Eingabe und paralleler Ausgabe arbeitende Schieberegister 401J-402J des Md-Registers 400-J darj drei Schaltungen des Typs SN 7483 der Firma Texas Instruments Inc. bilden 4-Bit-Binärvolladdierer 401K-403K, die den Addierer 400-K bilden, und drei Schaltungen des Typs SN7495 der Firma Texas Instruments Inc. bilden mit paralleler Eingabe und paralleler Ausgabe arbeitende Schieberegister 401L bis 403L des P-Registers 400-L. Im Betrieb läuft das Md-Register 400-J< ab dem Md-Taktsignal, das über den Inverter 405J von der in Fig. 3a gezeigten Md-Taktschaltung geliefert wird. Die Eingangssignale werden dem Md-Register 400-J über das EXKLUSIV-ODER-Glied 4011 zugeführt j sie werden durch die Md-Eingangssteuerung 400-N gesteuert, wie dies oben beschrieben worden ist. Das Md-Register 400-J enthält im allgemeinen den Multiplikand bei einem Multiplikationsvorgang und führt die Multiplikation durch mehrfache Addition aus, indem diese Information an"den Addierer 400-K abgegeben wird, der eine Paralleladdition mit der in dem P-Register 400-L gespeicherten Information ausführt und das Ergebnis in dem P-Register speichert, welches in diesem Fall als Akkumulator wirkt. In entsprechender Weise werden Additions- und Subtraktions-Rechenvorgänge ausgeführt, indem

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der Addierer 400-K ausgenutzt wird, dessen Funktion darin besteht, eine Addition oder Subtraktion bezüglich eines in dem Md-Register stehenden Parallelwortes und eines in dem P-Register stehenden Parallelwortes auszuführen und die Summe oder Differenz in das P-Register zurückzuführen. Das P-Register wird dabei nicht nur als mit paralleler Eingabe und paralleler Ausgabe arbeitendes Register benutzt, sondern es kann auch als Register mit serieller Eingabe und paralleler Ausgabe durch den P-Betriebsschalter gesteuert wirken. Innerhalb der A-Zeitspanne (zuvor erläutert) erfolgt die Eingabe in das P-Register stets seriell. Innerhalb der B-Zeitspanne wird die Eingabe jedoch durch den P-Betriebsschalter gesteuert; die betreffende Eingabe ist dabei entweder parallel oder seriell, undkwar in Abhängigkeit von der zu der betreffenden Zeitspanne auszuführenden bestimmten Rechenoperation. Das Ausgangssignal von dem P-Register gelangt normalerweise durch die Ausgangssteuerschaltung 400-S. Diese Schaltung besteht aus einem zwei Eingänge aufweisenden UND-ODER-Inverter-Verknüpfungsglied 55OS des Typs SN7451 der Firma Texas Instruments Inc. und aus zwei Eingänge besitzenden positiven NAND-Gliedern 401S, 402S und 404S des Typs SN7400N der Firma Texas Instruments Inc.. Es dürfte ersichtlich sein, daß ein Ausgangssignal in dem P-Register 400-L dem Eingang des UND-ODER-Inverter-Verknüpfungsgliedes 450S zugeführt wird, während ein weiteres Ausgangssignal dem Eingang des NAND-Gliedes 402S zugeführt wird, welches seinerseits mit seinem Ausgang an dem Ausgangsanschluß P₀ über das NAND-Glied 401S angeschlossen ist. Das NAND-Glied 404S ist mit seinem Ausgang an dem Ausgangsanschluß P₀ über das NAND-Glied 401S angeschlossen, und außerdem ist das betreffende Verknüpfungsglied mit seinem einen Eingangsanschluß an dem Ausgang des UND-ODER-Inverter-Verknüpfungsgliedes 450S über den Inverter 408S angeschlossen.

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Damit dürfte ohne weiteres ersichtlich sein, daß das Ausgangssignals von dem P-Register in einer Position 9L oder 6L ausgewählt werden kann, und zwar unter der Steuerung des Ausgangssteuerwerks 400-S. Dies ist erforderlich, da bei bestimmten Operationen, wie z.B. bei der Operation 5 in dem oben angegebenen Algorithmus das Ergebnis in dem P-Register durch zwei dividiert werden muß, indem eine Rechtsverschiebung um eine Position erfolgt. Wenn dies stattfindet, wird das Ausgangssignal vom Ausgangsstift 9L des P-Registers 4OÖL gewählt. Dieser Vorgang erfolgt durch die Programmiereinrichtung 200-D gesteuert, welche die richtigen Signale liefert. Das NAND-ODER-Inverter-Verknüpfungsglied 450S wird ferner als Umleitungs-Verknüpfungsglied ausgenutzt, indem das I-Wort an dem P_Q-Ausgangsanschluß durch das P .-Umleitsignal gesteuert ersetzt wird, so daß das Eingangssignal I_Q direkt zu dem Ausgang P₀ gelangt, ohne verarbeitet zu werden.

Das Flipflop 401M und das Schieberegister 402M, 403M speichern das Ausgangssignal des Spezialrechners für eine erforderliche Ausnutzung. Das Register wird zum Zeitpunkt T20B in jedem vollständigen Zyklus gefüllt.

In der Abrundungsschaltung 400-U wird während einer Multxplikationsoperation der Inhalt des P-Registers 400-L in den Addierer 400-K zurückgeführt bzw. addiert, und zwar um eine Stelle nach rechts verschoben. Demgemäß besitzt die In dem P-Register gespeicherte laufende Summe lediglich die zehn höchstwertigen Bits des Teilprodukts. Während der ersten neun Taktsignale der "B^lf-Zeitspanne wird das zweitniedrigste Bit durch das NAND-Glied 404U und das NAND-Glied 409U in das P-Register 4O1L bis 403L als das Bit mit der neuen niedrigsten Wertigkeit geleitet bzw. getastet. Mit dem letzten Taktsignal der "B'^Zeit-

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spanne, der Abrundungszeitspanne, werden die zwei niedrigwertigsten Bits durch die Verknüpfungsglieder 408U und 407U addiert. Das Ausgangssignal des Verknüpfungsgliedes 408U wird zu dem neuen Bit niedrigster Wertigkeit; waren beide Bits eine "1", so wird ein Übertrag in dem Addierer 400K erzeugt.

Bei einer Addieroperation tritt ein der Abrundung entsprechender Vorgang in den Verknüpfungsgliedern 401U, 403U und 407U auf.

Am Ende der Zeitspanne 2OB ist unser 9-Bit-Wort in dem P-Register 400-L auf acht Bits abgerundet. Dies wird in derselben Weise erreicht wie die Abrundung, abgesehen von der Signalendabrundung und der Verwendung von Verknüpfungsgliedern 405U und 4O1U.

Im folgenden sei das Vorzeichensteuernetzwerk 400-1 gemäß Fig. 4a und 4b betrachtet, in denen die Schaltungsanordnung gezeigt ist, die bestimmt, ob eine Addition oder Subtraktion während der Zeitabschnitte 7, 11, 17, 18, 19 und 20 auszuführen ist, die eine Additions- oder Subtraktionsoperation erfordern. Im Hinblick auf Fig. 7a und 7b sei bemerkt, daß die Zeitabschnitte 17 und 18 z.B. eine Addition anzeigen. Ist jedoch ein Zeichen der zu addierenden Operatoren negativ, so ist die tatsächliche ausgeführte Operation eine Subtraktion. Ob eine Additbns- oder Subtraktionsoperation ausgeführt wird, wird hauptsächlich durch die beiden D-Flipflops 4141 und 4211 bestimmt. Das Flipflop 4141 ist ein Vorzeichen-Speicherflipflop, welches das Vorzeichen der auszuführenden Operation speichert, während das Flipflop 4211 als Komplement-Flipflop wirkfc zusammen mit dem Flipflop 4141 und den 1XKLUSIV-0DER-

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Gliedern 4011 und 401.11, die mit ihren zugehörigen NAND-Gliedern 'und Invertern 4151, 4111, 4031, 4011, 4041 und 4051 zusammengefaßt sind, ist die Möglichkeit gegeben, daß die Eingabeinformation in das Md-Register oder P-Register 400-J bzw. 400-L die tatsächliche Eingabeinformation oder die komplementierte Eingabeinformation ist, und zwar in Abhängigkeit davon, ob eine Addition oder eine Subtraktion auszuführen ist. Die Additions- oder Subtraktionsoperation wird zweimal ausgeführt, wobei jedoch nur eine Antwort am Ausgang abgegeben wird. Der Grund für die zweifache Ausführung der Operation besteht darin, daß es nicht möglich ist, am Anfang zu bestimmen, welches Register bei einer Subtraktionsoperation komplementxert werden soll. Wird somit eine Subtraktion in einem ersten Durchgang gefordert, so wird der in das Md-Register eintretenden Information ermöglicht, unverändert hindurchzugelangen, während die in das D-Register eintretende Information komplementiert wird, und sodann wird eine Rechenaddition ausgeführt. Tritt ein Überlauf auf, so wird dieser Zustand durch das ODER-Glied 406 ermittelt, welches den Zustand des Flipflops 4211 derart ändert, daß beim zweiten Versuch die in das Md-Register einzuführende Information invertiert wird, während die Information in dem P-Register unverändert übertragen wird. Sodann wird eine Rechenadditionsoperation ausgeführt, die dann die tatsächliche Antwort bezüglich der Subtraktion liefert. Tritt demgegenüber kein Überlauf auf, so ändert das Flipflop 4211 nicht seinen Zustand, und die erste Operation wird erneut wiederholt, d.h. die in das Md-Register geleitetelnformation wird unverändert übertragen, während die in das P-Register zu leitende Information invertiert wirdj. die in den beiden Registern befindliche Information wird dann algebraisch in dem Addierer 400-K addiert.

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Um diese Verhältnisse näher zu veranschaulichen, sei angenommen, daß ein Minuszeichen in dem Flipflop 4141 gespeichert ist. Dieses Vorzeichen wird dem Anschluß Is¹ über das UND-ODER-Inverter-Verknüpfungsglied 221, welches vom Typ SN7451N der Firma Texas Instruments Inc. ist, und das EXKLUSIV-ODER-Glied 4121 zu dem Flipflop 4141 geleitet. Ein Minuszeichen bewirkt, daß an dem §-Anschluß des Flipflops 4141 ein Ausgangssignal mit hohem Pegel auftritt. Unter der Annahme, daß dies in einem Zeitschlitz 17 erfolgt, tritt das an den Anschluß 19A und 19B und 2OA und 2OD abgegebene Signal mit niedrigem Pegel auf, weshalb das Ausgangssignal des NAND-Gliedes 4151 mit hohem Pegel auftritt. Dieses mit hohem Pegel auftretende Signal wird dem NAND-Glied 4111 an dem Eingangsanschluß 31 zugeführt, und ein weiteres, mit hohem Pegel auftretendes Signal wird dem. NAND-Glied 4111 an dem Eingangsanschluß 51 zugeführt. Das NAND-Glied 4101 besitzt somit einen einen hohen Pegel führenden Eingangsanschluß 17A + 17B + 18A + 18B, da wir in der Zeitspanne 17 arbeiten und da darüberhinaus an dem anderen Eingangsanschluß IsQs, der das Vorzeichen für das NAND-Glied 4101 liefert, ebenfalls ein Signal mit hohem Pegel liegt (da angenommen ist, daß eine Subtraktion ausgeführt wird, und da zuvor angegeben worden ist, daß die Übereinkunft getroffen worden ist, daß ein Minuszeichen durch eine "1" mit hohem Pegel dargestellt ist, während ein Pluszeichen durch eine ¹¹O" bei niedrigem Pegel bei dieser Ausführungsform dargestellt ist). Die beiden Eingangssignale des NAND-Gliedes 4101 treten mit hohem Pegel auf; das Ausgangssignal dieses Verknüpfungsgliedes tritt mit niedrigem Pegel auf und wird dem Eingang des NAND-Gliedes 4111 zugeführt. Bei mit hohem Pegel auftretenden Signalen an den Eingangsanschlüssen 31 und 51 des NAND-Gliedes 4111 und bei mit niedrigem Pegel auftretenden

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an , ■

Signalen.-dem Eingangsanschluß 41 des NAND-Gliedes 4111 tritt das Ausgangssignal dieses NAND-Gliedes mit hohem Pegel auf. Dieses Ausgangssignal wird dem einen Eingangsanschluß B des NAND-Gliedes 4031 zugeführt. Der andere Eingangsanschluß des NAND-Gliedes 4031, der an dem Q-Anschluß des komplementären Flipflops 4211 angeschlossen ist, führt ein Signal mit niedrigem Pegel. Bei einen hohen Pegel führendem B-Eingangsanschluß des NAND-Gliedes 4031 und einen niedrigen Pegel führendem Eingangsanschluß des NAND-Gliedes 4031 tritt am Ausgang des NAND-Gliedes 4031 ein Signal mit hohem Pegel auf. Dieses Signal wird dem Inverter 4021 zugeführt, der das Signal invertiert und ein Signal mit niedrigem Pegel an einen Eingangsanschluß des EXKLÜSIV-ODER-Gliedes 4011 abgibt. Die Daten, die für das Md-Register 400-J bestimmt sind, werden dem anderen Eingangsanschluß des EXKLUSIV-ODER-Gliedes 4011 zugeführt. Es dürfte ohne weiteres einzusehen sein, daß dann, weiin eine "0" dem zweiten Eingang des NAND-Gliedes 4011 zugeführt wird, die Verknüpfungsbedingung nicht gegeben ist und am Ausgang ein "O"-Signal mit niedrigem Pegel auftritt. Wird hingegen ein ⁿ1"-Signal mit hohem Pegel dem zweiten Eingang des EXKLUSIV-ODER-Gliedes 4011 zugeführt, so gibt dieses ein "1"-Ausgangssignal mit hohem Pegel ab. Unter diesen Voraussetzungen gelangen Daten in ihrer tatsächlichen Form in das Md-Register hinein. Die Ausführung derselben Untersuchung und Betrachtung der dem EXKLUSIV-ODER-Glied 401.11 zugeführten Signale zeigt jedoch, daß die Daten, deren Weiterleitung in das P-Register 400-L ermöglicht ist, invertiert werden. Dies geht einfach darauf zurück, daß das NAND-Glied 4041 an einem B-Eingang ein Signal mit hohem Pegel führt und daß der zweite Eingangsanschluß des Verknüpfungsgliedes 404l nicht V , sondern c ist und daß dieser ei-Eingangsanschluß mit dem Ü-Anschluß des

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komplementären Flip£lops 4211 verbunden ist und einen hohen Pegel führt. Treten zwei Eingangssignale des NAND-Gliedes 404l mit hohem Pegel auf, so tritt ein Ausgangssignal mit niedrigem Pegel auf, welches durch den Inverter 4051 invertiert und als Eingangssignal mit hohem Pegel an das EXKLUSIV-ODER-Glied 4011 abgegeben wird. Durch dieses Eingangssignal bewirkt ein dem NAND-Glied 4011 zugeführtes Eingangssignal mit niedrigem Pegel, daß das betreffende Verknüpfungsglied übertragungsfähig wird und ein ⁿ1 "-Signal bzw. ein Signal mit hohem Pe;gel abgibt. Tritt demgegenüber eine "1" an dem zweiten Eingang des EXKLUSIV-ODER-Gliedes 401.11 aif, so ist das genannte NAND-Glied gesperrt und gibt ein "O"-Signal bzw. ein Signal mit niedrigem Pegel ab. Ist jedoch die falsche Information komplementiert worden» so tritt ein Überlauf auf, der durch das NOR-Glied 4071 ermittelt wird, welches das komplementäre Flipflop 4211 veranlaßt, seinen Zustand u ändern. Dadurch führt der Q-Anschluß einen hohen Pegel, und der ü-Anschluß führt einen niedrigen Pegel. In diesem Zustand wird die in das Md-Register 400-J eintretende Information komp¹^'~""tiext, während die in das P-Register 400-L eintretende Iiu -mation nicht komplementiert wird. Damit ergibt sich beim zweiten Versuch die richtige Subtraktion, und zwar auf Grund der Addition der richtig komplementierten Information. War demgegenüber die Information beim ersten Versuch richtig komplementiert worden, so würde kein Überlauf auftreten, und das komplementierende Flipflop 2211 würde seinen Zustand nicht ändern, weshalb beim zweiten Versuch dieselbe Operation ausgeführt würde wie beim ersten Versuch. Durch zweifache Ausführung der Additions- oder Subtraktionsoperation ist das System.somit ein selbstprüfendes und korrigierendes System.

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In Fig. 5 ist das MR-Register 500-P mit- seiner Eingangssteuerung 500-Q gezeigt. Ferner ist in Fig. 5 ein Teil des Vergleichers 500-T gezeigt, während der andere Teil des Vergleichers in Fig. 4a gezeigt und mit 400-T bezeichnet ist. Das MR-Register 500-P besteht aus zwei 5-Bit-Schieberegistern 501P und 502P, denen eine Eingabeinformation unter der Steuerung des MR-Eingangssteuerwerks 500-Q zugeführt wird. Das MR-Eingangssteuerwerk 500-Q arbeitet in entsprechender Weise wie die Md- und P-Eingangssteuerwerke 400-N und 400-0, die oben beschrieben worden sind. Die Informationsworte G, P, X, Y, I und Q werden, kurz gesagt, in gesteuerter V/eise an das MR-Register abgegeben, und zwar durch die von der Programmiereinrichtung 200-V abgegebenen.Steuersignale Mq-G, Md-P, M_RiX, M_RiY, M_RiI, M_R±Q gesteuert. Im Hinblick auf den Vergleicher, von dem ein Teil in Fig. 5 gezeigt und mit 500-T bezeichnet und von dem ein Teil in Fig. 4a gezeigt und mit 400-T bezeichnet ist, sei bemerkt, daß dieser Vergleicher generell mit dem MR-Register zusammenarbeitet, um eine Amplitudenregelung eines in der Verstärkung veränderbaren Verstärkers vorzunehmen (der in der eingangs genannten US-Patentanmeldung gezeigt ist). Außerdem prüft der Vergleicher die Grenzen bezüglich des G-Signals, indem das G-Signal von dem Wortspeicher 300-G an das MR-Register 500-T abgegeben und mit Vergleichern 501-T, 502-T verglichen wird, bei denen es sich um Schaltungen des Typs DM8200 der Firma National Semiconductor handeln kann.

Ist das Wort in dem MR-Register 500-P innerhalb bestimmter Grenzen, so wird keine Änderung bezüglich dieses Wortes vorgenommen. Fällt das Wort jedoch außerhalb bestimmter Grenzen, so wird ein neues Wort parallel in das MR-Register 500-P von den Einrichtungen 509T und 510T eingelesen, bei denen es sich

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um Schaltungen des Typs S1474H87 der Firma Texas Instruments Inc. handeln kann. Die Ausgangssignale der Vergleicher 501T und 502T werden den D-Flipflops 5O5T und 507T zugeführt, und zwar entweder direkt oder über das NOR-Glied 5O3T bzw. das NAND-Glied 504T. Das Ausgangssignal des Flipflops 5O5T wird dem Flipflop 402T des in Fig. 4A gezeigten Teiles des Vergleichers 400-T zugeführt. Das Flipflop 402-T des Vergleichers 400-T steuert den in der Verstärkung veränderbaren Verstärker (VGA), der zuvor bereits erwähnt worden ist.

Das Flipflop 507T ändert seinen Zustand, wenn das Signal G seine Grenzen überschritten hat. Dies ermöglicht, eine neue Zahl innerhalb der Grenzen in dem MR-R.egister 500-P voreinzustellen und als neues Signal G zu verwenden.

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Claims (12)

Patentansprüche

1. Spezialrechner zur Ausführung eines, bestimmten Algorithmus ' und Berechnung einer für die Demodulation eines Nachrichtenträgers geeigneten Phase , dadurch gekennzeichnet,

a) daß Arbeitsspeichereinrichtungen vorgesehen sind, die Signale speichern, welche kennzeichnend sind für mit richtiger Phasenlage und mit einer 90°-Phasenverschiebung auftretende Datenworte I bzw. Q, für mit richtiger Phasenlage und mit einer 90°-PhasenverSchiebung, auftretende Trägerworte X bzw. Y und für berechnete Worte G bzw. R, .

b) daß mit den Arbeitsspeichereinrichtungen ein Programmierwerk (200-V) verbunden ist, welches durch ZeitSteuersignale gesteuert eine bestimmte Folge von elektronischen Signalen abgibt, mit deren Hilfe die Ausführung eines bestimmten Algorithmus geleitet wird,

c) daß mit den Arbeitsspeicherregistern und dem Programmierwerk (200-V) eine Recheneinrichtung verbunden ist, die durch das Programmierwerk gesteuert digitale Werte X und Y berechnet, welche kennzeichnend sind für die mit richtiger Phasenlage und einer ^(^-Phasenverschiebung auftretenden Trägerausgangssignale, und

d) daß mit den Arbeitsspeichereinrichtungen Verzögerungseinrichtungen (100-C) verbunden sind, die digitale Signale I und Q verzögern, welche kennzeichnend sind für den digitalen Wert der mit richtiger Phasenlage und einer 90°-Phasenverschiebung auftretenden Datenausgangssignale .

2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß an der durch eine Verzögerungsleitung gebildeten Verzögerungs-

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einrichtung (100-C) und an der Arbeitsspeichereinrichtung (300-G) eine Codewandlereinrichtung (600-W) angeschlossen ist, die binärcodierte Digitalsignale in entsprechend einem Vorzeichen und einer Größe codierte Signale umsetzt.

3. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß mit den Arbeitsspeicherregistereinrichtungen (300-G) eine Vorzeichen-Speichereinrichtung (300-H) verbunden ist, die den Vorzeichenwert eines verarbeiteten Wortes speichert.

4. Rechner nach Anspruch 3, dadurch gekennzeichnet, daß

die Recheneinrichtungen einen Addierer (400-K)/ ein ., .._.

enthalt

an dem Addierer (400-K) angeschlossenes Md-Register (4QO-J)/, welches eine Informe "ion für eine Addition oder Subtraktion zu bzw. von der in einem P-Register (400-L) gespeicherten Information speichert, und dass das P-Register (400-L) für eine Speicherung des "^«-ebnisses einer durch den Addierer (400-K) durchgeführt.-r. Addition gegebenenfalls heranziehbar ist.

5. Rechner nach Anspruch 4, dadurch gekennzeichnet, daß mit dem Addierer (400-K) ein MR-Register (500-P) verbunden ist, welches einen Multiplikator während eines Multiplikationsvorgangs speichert.

6. Rechner nach Anspruch 5, dadurch gekennzeichnet, daß mit^-Register (400-L) und dem Addierer (400-K) eine Abrundungsschaltung (400-U) verbunden ist, die das Bit niedrigster Wertigkeit der in dem P-Register (400-L) gespeicherten Information abrundet.

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7. Rechner nach Anspruch 5, dadurch gekennzeichnet, daß mit dem P-Register (400-L) ein P-Betriebsschalter verbunden ist und daß das P-Register durch den P-Betriebsschalter gesteuert entweder mit serieller Eingabe und paralleler Ausgabe oder mit paralleler Eingabe und paralleler Ausgabe arbeitet.

8. Rechner nach Anspruch 5, dadurch gekennzeichnet, daß mit dem Md-Register (400-J) eine Md-Eingangssteuereinrichtung (400-N) verbunden ist, daß mit dem P-Register (400-L) eine P-Eingangssteuereinrichtung (400-0) verbunden ist, daß mit dem MR-Register (500-P) eine MR-Eingangssteuereinrichtung (500-Q) verbunden ist und daß sämtliche Eingangssteuereinrichtungen eine Steuerung der Eingangssignale für das Ed, P- bzw. MR-Register bewirken.

9. Rechner nach Anspruch 8, dadurch gekennzeichnet, daß mit der Vorzeichen-Speichereinrichtung und den Eingangssteuereinrichtungen (400-N, 400-0, 500-Q) eine Vorzeichen-Steuereinrichtung (400-1) verbunden iäb, die zur Berechnung des für das jeweils verarbeitete Wort in Frage kommenden Vorzeichens dient.

10. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß an der Verzögerungseinrichtung (100-C) eine in der Verstärkung veränderbare Verstärkungseinrichtung angeschlossen ist, die auf Eingangssignale hin die Verstärkung der Ausgangssignale einstellt.

11. Rechner nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Programmierwerk (200-V) folgenden Algorithmus ausführt:

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a) X - X = X²

b) Y · Y = Y²

c) X² + Y² = R²

d) G · G = G²

β) G²/2 (Verschiebe nach rechts 1 Bit)

f) (G²/2) · R² = E

g) 3/2 - E = F h) G · F = K

Wiederhole»

i) K « K = K² U) K²/2

k) K²/2 · R² = E« 1) 3/2 - E» = F* m) K · F* = G«

Dieses G* ist bei erneuter Verwendung das neue G

n) X . G« = C o) Y · G* = D p) C · I = I* q) D · Q = Q¹ r) I* + Q¹ β S

wobei X der digitale Wert des mit richtiger Phasenlage auftretenden Trägerausgangssignals, Y der digitale Wert des mit der 90°-Phasenverschiebung auftretenden Trägerausgangssignals, I der digitale Wert des mit richtiger Phasenlage auftretenden Ausgangssignals, welcher in richtiger Weise verzögert ist, Q der digitale Wert des mit der 90°-Phasenverschiebung auftretenden Datenausgangssignals, welches in richtiger Weise verzögert ist, und

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G= 3/2 - K² · R²/2 k-1 bedeuten und wobei die übrigen Symbole abgeleitete Größen sind, die durch ihre entsprechenden Gleichungen definiert sind.

12. Rechner nach Anspruch 11, dadurch gekennzeichnet, daß mit den Arbeitsspeichereinrichtungen Codewandlereinrichtungen verbunden sind, die binärcodierte Digitalsignale in entsprechend einem Vorzeichen und einer Größe codierte Signale umsetzt.

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