DE2605724C2

DE2605724C2 - Digital-Analog-Umsetzer für PCM-codierte Digitalsignale

Info

Publication number: DE2605724C2
Application number: DE2605724A
Authority: DE
Inventors: Michael John Sawbridgeworth Hertfordshire Gingell
Original assignee: International Standard Electric Corp
Current assignee: STC PLC
Priority date: 1975-02-20
Filing date: 1976-02-13
Publication date: 1986-01-23
Also published as: GB1444216A; CH607456A5; NO143776C; SE7601666L; AR212019A1; NO143776B; FR2301971A1; DK64976A; JPS51135354A; DK148866C; ES445387A1; SE410929B; ATA121476A; DK148866B; JPS5542774B2; CA1093697A; IN143625B; FR2301971B1; BE838666A; IT1054867B

Description

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Stand der Technik

Die Erfindung betrifft einen Digital-Analog-Umsetzer für PCM-codierte Digitalsignaie.

Ein Digital-Analog-Umsetzer, im folgenden mit D/A-Umsetzer abgekürzt, für PCM-codierte Digitalsignale ist bekannt aus IEEE Transactions on Communications, Vol. COM-22, Nr. 11,1974, S. 1797 bis 1806, insbesondere aus F i g. 7. Dieser enthält einen BCD/Impulsfolge-Umsetzer, dort Binary Rate Multiplier (BRM) genannt, der aber nicht zur eigentlichen D/A-Umsetzung, sondern zur Steuerung einer Interpolation verwendet wird. Der BCD/Impulsfolge-Umsetzer erzeugt bei diesem bekannten D/A-Umsetzer abhängig von den niedrigstwertigen Bits eine Impulsfolge, welche die zwischen die - von den niedrigstwertigen Bits befreiten - Eingangswörter einzufügenden Wörter bestimmt Die derart interpolierte Wortfolge wird dann im eigentlichen D/A-Umsetzer, der ein steuerbares Widerstandsnetzwerk ist, in ein analoges Signal umgesetzt und anschließend integriert.

Das Abtrennen der niedrigstwertigen Bits und die von diesen abhängige Interpolation dient also dazu, einen einfacheren D/A-Umsetzer verwenden zu können, dessen Quantisierungsstufenzahl entsprechend der reduzierten Wortlänge der Eingangswörter reduziert ist

Da trotz des BCD/Impulsfolge-Umsetzers noch ein eigentlicher D/A-Umsetzer erforderlich ist, bedeutet diese bekannte Lösung einen beträchtlichen Schaltungsaufwand und läßt sich wegen des Wid«;rstandsnetzwerkes nicht leicht mit der für die Nachrichtenübertragung notwendigen Präzision integrieren. Ein D/A-Umsetzer, der kein Widerstandsnetzwerk enthält, ist bekannt aus der US-PS 31 10 894. Bei diesem wird der umzusetzende Digitalwert direkt als Eingangswert eines BCD/Impulsfolge-Umsetzers verwendet. Die Ausgangsimpulsfolge des BCD/Impulsfolge-Umsetzers wird in einem Integrierglied integriert.

Für PCM-co^Verte Digitalwerte ist dieser D/A-Umsetzer nicht vorgesehen. Würde man ihn direkt für PCM-codierte Digitalwerte, die ;mit vorgegebener Abtastfrequenz und mit vorgegebener Wortlänge (z. B. 12 Bits) auftreten, verwenden, so wäre eine für die Verarbeitung zu hohe Taktfrequenz notwendig, z. B. eine Taktfrequenz von 32,768 MHz für 12-Bit-PCM-Wörter mii einer Abtastfrequenz von 8 kHz. Dieser D/A-Umsetzer ist folglich als PCM-Decodierer nicht geeignet.

Aufgabe

Es ist daher die Aufgabe der Erfindung, einen als PCM-Decodierer geeigneten D/A-Umsetzer anzugeben, der integrierbar und einfacher als der an erster Stelle genannte, bekannte D/A-Umsetzer ist.

Lösung

Die Aufgabe wird mit den im Patentanspruch 1 angegebenen Mitteln gelöst. Weiterbildungen des Gegenstandes dieses Anspruchs sind durch die nachgeordneten Patentansprüche gekennzeichnet.

Vorteile

Der erfnadungsgemäße D/A-Umsetzer läßt sich in vollständig digitaler Logik integrieren. Er ist daher so klein und so billig, daß er auch für dii; Dekodierung von einzelnen PCM-Kanälen wirtschaftlich verwendbar ist. Die Dekodierung muß nicht mehr im Zeitmultiplex von einem einzigen alien PCM-Kanälen gemeinsamen Dekodierer durchgeführt werden, sondern kann entfernt von der Zentrale auch erst unmittelbar beim Teilnehmer erfolgen. Dadurch ist die PCM-Durehsehaltung bis zum Teilnehmer möglich.

Beschreibung

Die Erfingung wird nun anhand der Zeichnungen beispielsweise näher erläutert. Es zeigt.

Fig. 1 ein Prinzipschaltbild des erfindungsgemäßen D/A-Umsetzers,

Fig. 2 einen einfachen digital steuerbaren BCD/ Impulsfolge-Umsetzer (rate multiplier) und zugehörige Impulsfolgen,

Fig. 3 den D/A-Umsetzer nach Fig. 1 mit einer einfachen Anordnung zur Fehlerkorrektur,

F i g. 4 eine genauere Darstellung der Anordnung zur Fehlerkorrektur,

Fig. 5 das Geräuschspektrum des D/A-Umsetzers nach Fig. 1 nv'i einer Anordnung zur Fehlerkorrektur nach F i g. 4,

Fig. 6 eine einfache Anordnung zur Erhöhung der Abtastfrequenz,

Fig. 7 einen linearen Interpolator,

F i g. 8 eine Ausführungsform des erfindungsgemäßen D/A-Umsetzers,

Fig. 9 eine Vorskalierungseinrichtung zur Verhinderung des Überlaufs der Addierer von Fig. 8,

Fig. Ii) einen anderen D/A-Umsetzer zur Verwendung in digitalen Frequenzmultiplex-Systemen,

Fig. 11 ein nicht-rekursives Filter für einen D/A-Umsctzer nach Fig. 10.

In der in Fig. 1 gezeigten Anordnung wirr¹!ein empfangenes PCM-Signal mit Kodegruppen zu 12 Bits und einer Abtastfrequenz von 8 kHz einem Interpolator I zugeführt, der die sendeseitige Abtastfrequenz scheinbar erhöht, beispielsweise auf 256 kHz. Das Signal besteht dann immer noch aus den 12-Bit-Kodegnippen, jedoch mi' der erhöhten Frequenz. Es wird darauf in einem Quantisierer 2 auf die 4 höchstwertigen Bits gerundet und einem digital steuerbaren BCD/ImpulsfoIge-Umsetzer (rate multiplier) 3 zugeführt (BCD = Binär Codierte Dezimalzahl). Dieser liefert an seinem Ausgang ein pulsdichtemoduliertes Signal, aus dem ein Tiefpaß 4 ein analoges Signal bildet.

Der BCD/Impulsfolge-Umsetzer 3 (rate multiplier) ist eine einfache logische Anordnung, wie die Fi g. 2 zeigt Eine Taktfrequenz fc versorgt einen Synchronzähler 5, dessen Ausgänge Λ, B, C und D mit vier UND-Schaltungen 6,7,8 und 9 verbunden sind, deren anderen Eingängen die vier :.öchstwertigen Bits des PCM-Signals zugeführt werden. Die Ausgangssignale der UND-Schaltungen 6—9 werden mittels einer ODER-Schaltung 10 zum pulsdichtemodulierten Ausgangssignal zusammengefaßt. Die Pulsdichte ist proportional derTaktfrequenz/c mal der Eingangszahl. Da diese Zahl sich mit jeder Abtastung ändert, muß die Taktfrequenz fc gleich der mit der Anzahl der möglichen Werte der Eingangszahl multiplizierten Abtastfrequenz sein. Linear codierte PCM-Signale mit 12 Bits und einer Abtastfrequenz von 8 kHz wurden eine Taktfrequenz von 32,768 MHz verlangen. Die PCM-Werte werden jedoch in Vorzeichen-, Größen- u.id Skalierungskomponenten umgewandelt. Nur die Größenkomponente wird dem BCD/Impulsfolge-Umsetzer (rate multiplier) zugeführt, so daß dieser mit einer niedrigeren Taktfrequenz betrieben werden kann. Das Ausgangssignal wird mit analogen Mitteln mit dem Skalierungsfaktor und dem Vorzeichen versehen.

Diese Anordnung arbeitet jedoch nur sehr grob, so daß ein beträchtliches Quantisierungsgeräusch entsteht.

Dieses Geräusch ist gegeben durch

f_B die Geräuschbandbreite

f_s die Abtastfrequenz

N die Anzahl der Bits und

P₃ die Effektivleistung des maximalen übertragbaren

s Sinussignals

In einem PCM-System mit

fs = 3,1 kHz (300-3400 Hz)

ίο f_s = 256 kHz

N = 4 und

P₁ = 2 mW (+3 dBm)

beträgt die Geräuschleistung beispielsweise 0,126 μW = -39 dBm.

Ein solcher D/A-Umsetzer wäre für die meisten Anwendungsfalle unzureichend. Daher wird ein Fehlersignal erzeugt und, wie die Fig. 3 zeigt, über ein Filter 12 mit einer digitalen Übertragungsfunktion G(Z) zurückgeführt.

Vom 12-Bit-Eingangssigna! des Qs^ntisierers 2 subtrahiert ein Schaltkreis 11 das 4-Bit-Ausgangssignal des Quantisierers 2. Die Differenz, d. h. der Fehler, wird einem Fehlerfilter 12 zugeführt, das ein Fehleisignal erzeugt. Dieses Fehlersignal wird dann mit der geeigneten Polarität mittels eines Addierers 13 auf den Quantisierereingang rückgekoppelt.

Das ursprüngliche quantisierte Ausgangssignal kann gleichgesetzt werden mit einem aus dem unverändert übertragenen Eingangssignal des Quantisierers 2 und dem Geräusch zusammengesetzten Signal. Das fehlerkorrigierte Ausgangssignal ist damit

'Ausg.

= Vmng. + (1 - G (Z)) = Geräusch, mit
= e^ju* = cos ω T +jsin ω Τ,
= Abtastperiode.

Aus Stabilitätsgründen muß G (Z) mirdesteas ein Abtast-Zeitintervall enthalten, so daß im einfachsten

Fall G(Z) = Z~" ist und einem einzigen Abtastinterval· entspricht. In diesem Falle wird das Geräusch mit X - Z~^l multipliziert, wodurch bei niedrigen Frequenzen eine beträchtliche Dämpfung entsteht, jedoch auf Kosten eines verstärkten Geräusches bei höheren Frequenzen. Die Dämpfung beträgt

-20 log |1 -Z"'|
= -20 log [1 - (cos Φ -jsin Φ)\

= -10 log (2 (1 - cos Φ)) = -20 log (l sin —

\ 2

Geräuschleistung

Dabei ist

Λ-2

-2/V

0,75/,

P₁WaU.

wobei 0 = 2nf, ist.

Die Dämpfung fällt vom Wert unendlich bei Gleichstrom auf 27,6 dB bei 3400 Hz. Obwohl dies bereits eine lohnende Verbesserung ist, reicht sie nicht aus, um die für ein 30-Kanal-PCM-System bestehenden Forderungen zu erfüllen.

Nachdem das Prinzip aufgestellt ist, ist es leicht zu sehen, wie die Leistungsfähigkeit verbessert werden kann. Es ist im allgemeinen zweckmäßig, für G(Z) ganze Zahlen als Koeffizienten und eine Funktion niedrigen Grades zu verwenden, um den Schaltungsaufwand gering zu halte?.. Der nächste Schritt zur Verbesserung der Leistungsfähigkeit besteht darin, 1 - G (Z) = (1 -Z"²)² zu setzen, d. h. G (Z) = 2Z'^l-Z'². Dadurch wird die GeräuschdämDfune im interessierenden Fre-

quenzband verdoppelt, wobei die arithmetischen Operationen noch einfach bleiben. Dieses zeigt die Fig. 4. Für das betrachtete Beispiel steigt das Geräusch von Null bei Gleichstrom auf 3,94 pW/kHz bei 3400 Hz. Das gesamte Geräusch über dem Band von 300 bis 3400 Hz beträgt 2,70 pW oder 1,25 pW, psophometrisch bewertet. Das Geräuschspektrum für diesen Fall zeigt die Fig. 5.

Es ist zu betonen, daß die theoretische Formel für die Geräuschzahl nur eine Näherung ist, die voraussetzt, daß die Quantisierungsfehler nicht mit dem Signal korreliert sind. Dies trifft, besonders bei niedrigen Signalpegeln, nicht ganz zu, jedoch gibt die Theorie eine gute erste Abschätzung, auf die sich die weitere Arbeit stützen kann. Die nachstehende Tabelle gibt eine Abschät- zung der erwarteten Leistungsfähigkeit der Anordnung nach Fig. 4 unter verschiedenen Bedingungen

Abtast- Zahl der Geräusch 0,3-3,4 kHz

frequenz Bits

kHz pW dBm

die Wirkung der normalen

-ÖITnurigsvcrzerrung

0,42	-103,7
0,337	- 94,7
2,69	- 85,7

25

Bei einer beliebigen Abtastfrequenz verbessert ein zusätzliches Bit den Geräuschabstand um 6 dB.

Die F i g. 1 zeigt, daß zur scheinbaren Erhöhung der 3C sendeseiiigen Abtastfrequenz von 8 kHz auf 256 kHz ein Interpolator verwendet wird. Damit der D/AUmsetzer korrekt arbeitet, ist kein komplizierter Interpolator notwendig. Der D/A-Umsetzer arbeitet sehr gut, wenn die mit der Frequenz von 8 kHz erscheinenden Abtastwerte ihm 32mal nacheinander zugeführt werden, d. h. mit einer Frequenz von 256 kHz. Erst darauf folgt der nächste Abtastwert wiederum 32mal, usw. Dies ist in Fig. 6 gezeigt. Die seriell ankommenden 12-Bit-Gruppen werden mit der Abtastfrequenz von 8 kHz in ein Schieberegister 14 eingelesen, parallel in ein Schieberegister 15 übernommen und von dort seriell mit einer Frequenz von 256 kHz ausgelesen.

Dadurch werden Komponenten mit m ■ 8 kHz ±/ in das Ausgangsspektrum eingebracht, die durch einen analogen Tiefpaß hinreichender Qualität (bei PCM 4. oder 5. Grad) unterdrückt werden müssen.

Um die Anforderungen an analoge Filter zu reduzieren, lassen sich verbesserte interpolierende Filter verwenden. Ein:* einfache Verbesserung ist die lineare Interpolation zwischen zwei gegebenen Punkten.

Interpolierende Filter können einer Anordnung gleichgesetzt werden, die N-1 zusätzliche Abtastwerte vom Wert Null zwischen die vorhandenen Abtastwerte einfügt, und der ein digitales Filter mit der Frequenz JV -f_s nachgeschaltet ist Die einfache Anordnung nach Fig. 6 filtert das Spektrum gemäß der Funktion

G(Z) =1 + Z'¹ + ZT¹ + Z¹ + 1 -ZT^N

60

1 -Ζ"¹

(Verstärkung)

Dabei entstehen Dämpfungsspitzen bei der Frequenz/ und allen ihren Harmonischen bei einer ansteigenden Dämpfungskennlinie. Bei niedrigen Frequenzen (d. h. bis zu 4 kHz für PCM mit/, = 8 kHz) kommt eines gewöhnlichen D/A-Umsetzers sehr nahe.

Ein linearer Interpolator, der zusätzliche Datcnwcric auf einer Geraden zwischen den vorgegebenen Werten einfügt, hat, wie sich zeigen läßt, eine Filterfunktion:

G(Z) =

ι -

1 -

die die Dämpfung gegenüber dem vorher betrachteten Fall verdoppelt. Ein solcher Interpolator läßt sich, wie die Fig. 7 zeigt, leicht aufbauen. Das Eingangssignal S„ gelangt auf eine Verzögerungsstufe 16. Das verzögerte Signal S„-\ wird vom unverzögerten Signal subtrahiert und die Differenz in einem Teiler 17 durch /Vgeteilt. Das Ausgangssignal des Teilers 17 wird in einen Inkrement mw%*lr*l%*>* αϊηηα*ηΔΪΛΑΗ %\w%fi läuft fif\rt lim HlC PC rilitt'h ttt/VIVIIVI ^J IMVlfioVIVtlVI · %**■«■« *H^* * *«^· * wiflflf ***** w *» «* ~ ·· ein neues Eingangssignal ersetzt wird. Der Inhalt des Speichers 18 wird wiederholt zum umlaufenden Inhalt eines Ausgangsspeichers 19 addiert, der ursprünglich das Signal S„ ist. Wenn der nächste Abtastwert S_n ankommt, ersetzt er den vorhergehenden inhait des Speichers 19, und wird dann Af-mal um die durch N geteilte Differenz zwischen diesem und dem vorhergehenden Abtastwert vergrößert.

EMe genauere Interpolation ist dadurch möglich, daß man die Abtastfrequenz zunächst mit einem rekursiven Filter auf einen Zwischenwert erhöht und dann erst auf den Endwert. Eine praktische Anordnung dafür , wird an späterer Stelle erläutert. ;

PCM-Daten liegen normalerweise als 8-Bit-komprimierte Wörter mit einer Frequenz von 8 kHz vor. Damit sich der hier beschriebene D/A-Umsetzer dafür verwenden läßt, muß jedes auf 8 Bits komprimierte Wort in ein 12-Bit-Linearwort expondiert werden. Dies läßt sich mit einem der üblichen logischen Verfahren bewerkstelligen.

Die Fig. 8 zeigt eine Schaltungsanordnung zur direkten Umwandlung von linearen Wörtern mit der Frequenz 8 kHz in 4-Bit-Wörter mit einer Frequenz von 256 kHz. Um die Taktversorgung zu vereinfachen, werden zu jedem 12-Bit-Wort im Register 15 vier zusätzliche Bits hinzugefügt, um es auf 16 BiU zu erweitern. Die ganze Arithmetik verläuft seriell bei 4,096 MHz = 256 kHz · 16 Bits. Um Schieberegisterbits zu sparen, können die verschiedenen Schieberegister über Torschaltungen mit ihren Takten versorgt werden, damit mittels Zeitsignalen die Schieberegister angehalten werden können, sobald die jeweilige Operation erfolgt ist.

Es wird angenommen, daß die Daten seriell im zweier-Komplement vorliegen, das niedrigstwertigste Bit jeweils zuerst, so daß die arithmetischen Operationen sehr einfach werden. Zur Multiplikation mit -1 werden die Daten komplementiert, wodurch beim niedrigstwertigen Bit ein vernachlässigbarer Fehler entsteht (1 gegenüber 16 384). Zur Multiplikation mil 2 wird das Wort um ein Bit verschoben, welches nach jedem 16-Bit-Zyklus gleich 0 ist Dje Addierer20 und 21 sind Volladdierer mit je einem Übertragungsflipflop. Jeder verbleibende Übertrag am Wortzyklusende muß ebenfalls gelöscht werden.

Die 16-Bit-Wörter im Registern, die durch die Addition entstehen, werden auf 4 Bits abgerundet und in ~ einem Speicher 23 für einen 4-Bit-BCD/ImpuIsfoIge-Umsetzer (rate multiplier) gespeichert Der Fehler, der in den 12 niedrigstwertigen Bits des Registers 22 enthal-

ten ist, läuft in die Rückkopplungsschleife. Die vier höchstwertigen Bits werden durch eine Torschaltung für den Umlauf gesperrt.

Da der digital steuerbare BCD/Impulsfolge-Umsetzcr(rate multiplier) keine negativen Daten verarbeiten kann, sollte das höchstwertige Bit (d. h. das Vorzeichenbit) komplementiert werden. Dadurch wird der Wert des AUFgangsworts, der sonst zwischen -8 und +7 liegt, um 8 verschoben und liegt zwischen 0 und +15.

Bs sollte betont werden, daß die Expandierung der nach der A- oder μ-Kompandierungskennlinie komprimierten 8-Bit-PCM-Wörlcr in das lineare Format sehr einfach durch Anwendung der folgenden Formeln möglich ist. Jedes komprimierte Wort enthält ein Vorzeichenbit S, 3 Exponentenbits E und 4 Bits M Für die Größe. Das Ausgangssignal für die μ-Kompandierungskcnnlinie ist dann:

0_:. = S [(33 + 2 M) ■ 2'■- 33]
-8031 <0. < + 8O31

und für die Λ-Kompandierungskennlinie
0_A = 5[(1 + X + 2M)- 2^£].

Dabei ist X = 0 fur E = 0 und X = 32 für E Φ 0.

Das Ausgangssignal für die Λ-Kennlinie wurde mit einem Maßstabfaktor 2 multipliziert, um ungefähr die GröOe des Ausgangssignals für die μ-Kennlinie zu erhalten, d. h. es ist

-8064 <0_A <+ 8064.

Zur Anwendung der Formeln muß nur zur Größe eine Konstante addiert werden, danach um £-Stellen verschoben und eine Konstante subtrahiert werden.

Außerdem sei bemerkt, daß der Addierer bei großen positiven Eingangssignalen überlaufen kann. Im Falle der Fig. 8, bei der die Eingangszahl zwischen -1 und + 1 liegt, kann der Addierer für Signale überlaufen, die nicht zwischen -7/8 und +3/4 liegen. Es gibt zwei mögliche Gegenmaßnahmen. Die erste besteht darin, das Signal vorher zu dämpfen, so daß kein Überlauf stattfindet. Die zweite besteht darin, ein zusätzliches höchstwertiges Bit zu den Daten hinzuzufügen und im Addierer selbst einen Überlaufschutz vorzusehen.

Im betrachteten Beispiel gibt es die folgenden Grenzfälle vor dem Überlauf.

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1. Positives Eingangssignal, Register R 3 enthält den maximalen Fehler, 00001111 1111 1111, das Register 22 enthält Null,

dann ist N + 0001111 ...< 0111111 ...,

d.h. /V < 011000...,d. h. N< + 3/4.

2. Negatives Eingangssignal, Register A 3 gleich Null, Register 22 enthält 0000 1111 1111 1111,
dann ist N - 0000 1111 ...> 1000 0000...,
d.h. N> 10000 1111 ...,

d. h. N > -7/8 - ein niedrigstwertiges Bit

Wenn man also einen Überlauf vermeiden will und wenn die Signale symmetrisch um Null liegen sollen, so müssen die Eingangszahlen auf den Bereich -3/4 < N < 3/4 beschränkt werden. Am einfachsten geschieht dies, indem man die Daten mit einem Maßstabfaktor von 3/4 multipliziert. Dazu wird, wie in der F i g. 9 gezeigt, die Hälfte und ein Viertel des Eingangs

zueinander addiert.
Als weiteres Beispiel sei ein D/A-Umsetzer für ein anderes digitales System betrachtet, der 18-Bit-Abtastwerte mit einer Abtastfrequenz von 16 kHz mit nur wenig mehr Geräusch in das NF-Band umsetzen soll. Bei der üblichen Technik muß das Signal zunächst auf 13 oder 14 Bits gerundet werden, da ein 18-Bit-Umsetzer ungebräuchlich ist. Beim hier beschriebenen D/AUmsetzer können dagegen alle 18 Bits beibehalten werden, so daß die Qualität bei einer Taktfrequenz von 4 MHz gegenüber der früheren besten Qualität eines skalierten BCD/lmpulsfolgc-Umsctzcrs, der einen Takt von 8 MHz braucht, verbessert ist.
Die Taktfrequenz des Systems beträgt 4,032 MHz = 16 kHz · 14 Kanäle · 18 Bits. Es ist möglich, die Abtastfrequenz auf das 14fache, d. h. auf 224 kHz zu erhöhen und damit die serielle Arithmetik beizubehalten, da 224 kHz · 18 Bits = 4,032 MHz ist. Dies erfolgt in zwei Schritten, zuerst auf 32 kHz mit einem nichi-rekursiveu Filter und dann auf 224 kHz mit einem Schieberegister, das jedes mit 32 kHz erscheinende Abtastwort siebenmal wiederholt. Die Fig. 10 zeigt das vereinfachte Blockschaltbild.
Das von 16 auf 32 kHz vervielfachende nicht-rekursive Filter und die zugehörige Filterkurve zeigt die Fi g. 11. Es erfolgt eine dreistufige Verzögerung. Das Eingangssignal und die verzögerten Signale jeder Stufe werden jeweils mit einem bestimmten Faktor multipliziert und darauf summiert.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Digital-Analog-Umsetzer für PCM-codierte Digitalsignaie, dadurch gekennzeichnet, daß zwischen die im Takt der sendeseitigen Abtastfrequenz ankommenden PCM-Impulsgruppen zusätzliche gleichartige Impulsgruppen eingefügt werden (in 1), derart, daß die sendeseitige Abtastfrequenz erhöht erscheint, daß anschließend jeder der Impulsgruppen eine bestimmte Anzahl der höchstwertigen Bits entnommen wird (in 2), daß diese höchstwertigen Bits in paralleler Form einen BCD/ Impulsfolge-Umsetzer (3) (rate multiplier, Fig. 2) steuern, dessen Ausgangsimpulsfolge (E) eine dem durch die steuernden Bits dargestellten Digitalwert proportionale mittlere Dichte hat, und daß die Ausgangsimpulsfolge schließlich in einem Integrierglied (i) integriert wird.

2. Digital-Analog-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß der durch die Verwendung der bestimmten Anzahl der höchstwertigen Bits entstehende Fehler bestimmt wird (in 11), daß ein Fehlersignal erzeugt und damit die Impulsgruppen korrigiert werden, bevor ihnen die bestimmte Anzahl der höchstwertigen Bits entnommen wird.

3. Digital-Analog-Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede ankommende PCM-Impulsgruppe bis zum Eintreffen der nächsten PCM-Impulsgruppe gespeichert wird (in 14,15) und während dieser Zeit η-mal wiederholt aus dem Speiche? (15) ausgelesen wird, wobei η die Zahl ist, um die die sendeseitige Abtastfrequenz erhöht erscheinen soll.

4. Digital-Analog-Umsetzer nach Anspruch 3 oder 2, dadurch gekennzeichnet, daß zur Fehlerkorrektur jede Gruppe von Bits, die nach der Entnahme der bestimmten Anzahl der höchstwertigen Bits übrig bleiben, um einen oder mehrere Zeitabschnitte verzögert werden (in A3), wobei ein Zeitabschnitt gleich der als erhöhte Abtastfrequenz erscheinenden Wiederholungsfrequenz der Impulsgruppen ist, daß wenigstens eine dieser Gruppen von Bits komplementiert und die Gruppen von Bits zu den nachfolgenden Impulsgruppen addiert werden (in 20,21), bevor diesen die bestimmte Anzahl von Bits entnommen werden.

5. Digital-Analog-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens eine de/ Gruppen von Bits, die um einen oder mehrere Zeit- so abschnitte verzögert wurde, vor der Addition mit einer ganzen Zahl multipliziert wird.