DE2605724A1

DE2605724A1 - Digital-analog-umsetzer, insbesondere zur pcm-dekodierung

Info

Publication number: DE2605724A1
Application number: DE19762605724
Authority: DE
Inventors: Michael John Gingell
Original assignee: International Standard Electric Corp
Current assignee: STC PLC
Priority date: 1975-02-20
Filing date: 1976-02-13
Publication date: 1976-09-02
Also published as: NO760428L; SE7601666L; BR7601013A; NL7601414A; GB1444216A; DK148866B; BE838666A; AU497002B2; IT1054867B; DE2605724C2; DK148866C; AT377397B; ES445387A1; IN143625B; CH607456A5; AR212019A1; SE410929B; SU1132805A3; FR2301971B1; NO143776B

Description

Dipl.-Phys.Leo Thul
Patentanwalt
Kurze Straße 8
7 Stuttgart 30

M.J.Gingell-12

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

Digital-Analog-Umsetzer/ insbesondere zur PCM-

Dekodierung

Stand der Technik

Die Erfindung betrifft einen Digital-Analog-Umsetzer, insbesondere einen PCM-Dekodierer.

Ein idealer Digital-Analog-Umsetzer im folgenden mit D/AUmsetzer abgekürzt, hat die Punktion, einen Digitalwert, d.h. eine Zahl, in eine dieser Zahl proportionale Spannung oder in einen dieser Zahl proportionalen Strom umsetzen. In Nachrichtenübertragungssystemen stellen die Digitalwerte Punkte dar, die einem kontinuierlichen Signal in regelmäßigen Abtastintervallen entnommen wurden. Der ideale D/A-Umsetzer würde in diesem Falle ein kontinuierliches Analogsignal liefern, das sich ergibt, wenn man eine glatte Kurve durch die Abtastpunkte zieht, und das keine Komponente oberhalb der halben Abtastfrequenz enthält. Dies wird normalerweise mit einem schaltbaren Präzisionswiderstandsnetzwerk bewerkstelligt, das jeden Abtast-

Kg/Scho
11.2.1976

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wert für eine Abtastperiode konstant hält, und dem ein Tiefpaß nachgeschaltet ist, der unerwünschte Komponenten des Ausgangsspektrums unterdrückt. Widerstandsnetzwerke sind jedoch teuer und lassen sich mit der für die Nachrichtenübertragung notwendigen Präzision nicht leicht integrieren.

Aufgabe: .

Es ist daher die Aufgabe der Erfindung, einen billigeren, integrierbaren Digital-Analog-Umsetzer zur PCM-Dekodierung anzugeben.

Lösung;

Die Aufgabe wird mit den in den Patentansprüchen angegebenen Mitteln gelöst.

Vorteile:

Der erfindungsgemäße D/A-Umsetzer läßt sich in vollständig digitaler Logik integrieren. Er ist daher so klein und so billig, daß er auch für die Dekodierung von einzelnen PCM-Kanälen wirtschaftlich verwendbar ist. Die Dekodierung muß nicht mehr im Zeitmultiplex von einem einzigen allen PCM-Kanälen gemeinsamen Dekodierer durchgeführt werden, sondern kann entfernt von der Zentrale auch erst unmittelbar beim Teilnehmer erfolgen. Dadurch ist die PCM-Durchschaltung bis zum Teilnehmer möglich.

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~³~ 26057/4

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Beschreibung;

Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert.

Es zeigen:

Fig.1 ein Prinzipschaltbild des erfindungsgeniäßen D/A-Umsetzers,

Fig.2 einen einfachen digital steuerbaren Taktumsetzer-(rate multiplier) und zugehörige Impulsfolgen,

Fig.3 den D/A-ümsetzer nach Fig.1 mit einer einfachen Anordnung zur Fehlerkorrektur,

Fig.4 eine genauere Darstellung der Anordnung zur Fehlerkorrektur,

Fig. 5 das Geräuschspektrum des D/A-Umsetzers nach Fig.1 mit einer Anordnung zur Fehlerkorrektur nach Fig.4,

Fig.6 eine einfache Anordnung zur Erhöhung der Abtastfrequenz,

Fig.7 einen linearen Interpolator,

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Fig. 8 eine Ausführungsform des erfindungsqemäßen D/A-Umsetzers,

Fig.9 eine Vorskalierungseinrichtung zur Verhinderuno des Überlaufs der Addierer von Fig.8,

Fig.10 einen anderen D/A-Umsetzer zur Verwendung in digitalen Frecmenzmultiplex-Systeinen,

Fiq.11 ein nicht-rekursjves Filter für einen D/A-Uirsetzer nach Fig. 10.

In der in Fig.1 gezeigten Anordnung wird ein empfangenes PCM-Signal mit Kodegruppen zu 12 Bits und einer Abtastfrequenz von 8 kHz einem Interpolator 1 zugeführt, der die sendeseitige Abtastfrequenz scheinbar erhöht, beispielsweise auf 256 kHz. Das Signal besteht dann immer noch aus den 12-Bit-Kodegruppen, jedoch mit der erhöhten Frequenz. Es wird darauf in einem Quantisierer 2 auf die 4 höchstwertigen Bits gerundet und einem digital steuerbaren Taktumsetzer (rate multiplier) 3 zugeführt. Dieser liefert an seinem Ausgang ein pulsdichtemoduliertes Signal, aus dem ein Tiefpaß 4 ein analoges Signal bildet.

Der Taktumsetzer 3 (rate multiplier) ist eine einfache logische Anordnung, wie die Fig.2 zeigt. Eine Taktfrequenz fc versorgt einen Synchronzähler 5, dessen Ausgänge A, B, C und D mit vier UND-Schaltungen 6, 7, 8 und 9 verbunden sind, deren anderen Eingängen die vier höchst-

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wertigen Bits des PCM-Signalszugeführt werden. Die Ausganqssignale der UND-Schaltungen 6-9 werden mittels einer ODER-Schaltung 1O zum pulsdichtemodulierten Ausgangssignal zusammengefaßt. Die Pulsdichte ist proportional der Taktfrequenz fc mal der Eingangszahl. Da diese Zahl sich mit jeder Abtastung ändert, muß die Taktfrequenz fc gleich der mit der Anzahl der möglichen Werte der Eingangszahl multiplizierten Abtastfrequenz sein. Linear codierte PCM-Signale mit 12 Bits und einer Abtastfreauenz von 8 kHz würden eine Taktfrequenz von 32,768 MHz verlangen. Die PCM-Werte werden jedoch in Vorzeichen-, Größen- und Skalierunqskomponenten umgewandelt. Nur die Größenkomponente wird dem Taktumsetzer (rate multiplier) zugeführt, so daß dieser mit einer niedrigeren Taktfreauenz betrieben werden kann. Das Ausgangssignal wird mit analogen Mitteln mit dem Skalierungsfaktor und dem Vorzeichen versehen.

Diese Anordnung arbeitet jedoch nur sehr grob, so daß ein beträchtliches Quantisierungsgeräusch entsteht.

Dieses Geräusch ist gegeben durch

^fB 2~^2N
Geräuschleistung = ■ ■— . P Watt

Dabei ist f_ß die Geräuschbandbreite

f die Abtastfrequenz

N die Anzahl der Bits und

P die Effektivleistung des maximalen

übertragbaren Sinussignals

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In einem PCM-System mit

f_D = 3,1 kHz (300 -3400 Hz)

f = 256 kHz
s

N = 4 und

P = 2mW (+ 3 dBm) s

beträgt die Geräuschleistung beispielsweise O,126yW=-39dBm.

Ein solcher D/A-ümsetzer wäre für die meisten Anwendungsfälle unzureichend. Daher wird ein Fehlersicmal erzeugt und, wie die Fig.3 zeigt, über ein Filter 12 mit einer digitalen Übertragungsfunktion G(Z) zurückgeführt.

Vom 12-Bit-Eingangssignal des Quantisierers 2 subtrahiert ein Schaltkreis 11 das 4-Bit-Ausgangssignal des Quantisierers 2. Die Differenz, d.h. der Fehler, wird einem Fehlerfilter 12 zugeführt, das ein Fehlersignal erzeugt. Dieses Fehlersignal wird dann mit der aeeigneten Polarität mittels eines Addierers 13 auf den Quantisierereingang rückgekoppe1t.

Das ursprüngliche quantisierte Ausgangssignal kann gleichgesetzt werden mit einem aus dem unverändert übertragenen Eingangssignal des Quantisierers 2 und dem Geräusch zusammengesetzten Signal. Das fehlerkorrigierte Ausgangssignal ist damit

^VAusg.^=VEing.^{+ (1}~^G(Z)*» Geräusch, mit Z = e-*" =cosü>T + jsino)T,

T - Abtastperiode

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Aus Stabilitätsgründen muß G(Z) mindestens ein £htast-Zeitintervall enthalten, so daß im einfachsten Fall G(Z)=Z ist und einem einzigen Abtastintervall entspricht. In diesem Falle wird das Geräusch mit 1-z" multipliziert, wodurch bei niedrigen Frequenzen eine beträchtliche Dämpfung entsteht, jedoch auf Kosten eines verstärkten Geräusches bei höheren Frequenzen. Die Dämpfung beträgt
-20 log |1-Z"¹|

= -20 log 11-(cos 0 - jsin 0)|

= -10 log (2(1-cos 0)) = -20 log (2 sin |)

wobei 0 = 2π f ist.

Die Dämpfung fällt vom Wert unendlich bei Gleichstrom auf 27,6 dB bei 3 400 Hz. Obwohl dies bereits eine lohnende Verbesserung ist, reicht sie nicht aus, um die für ein 30-Kanal-PCM-System bestehenden Forderungen zu erfüllen.

Nachdem das Prinzip aufgestellt ist, ist es leicht zu sehen, wie die Leistungsfähigkeit verbessert werden kann. Es ist im allgemeinen zweckmäßig, für G(Z) ganze Zahlen als Koeffizienten und eine Funktion niedrigen Grades zu verwenden, um den Schaltungsaufwand gering zu halten. Der nächste Schritt zur Verbesserung der Leistungsfähigkeit besteht darin, 1-G(Z) = (1-z"²)² zu setzen, d.h. G(Z) = 2Z~¹- z"². Dadurch wird die Geräuschdämpfung im interessierenden Frequenzband verdoppelt, wobei die arithmetischen Operationen noch einfach bleiben. Dieses zeigt die Fig.4. Für das be-

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trachtete Beispiel steigt das Geräusch von null bei Gleichstrom auf 3,94 pW/kHz bei 3 400 Hz. Das gesamte Geräusch über dem Band von 300 bis 3 400 Hz beträgt 2,70 pW oder 1,25 pW, psophometrisch bewertet. Das Geräuschspektrum für diesen Fall zeigt die Fig.5.

Es ist zu betonen, daß die theoretische Formel für die Geräuschzahl nur eine Näherung ist, die voraussetzt, daß die Quantisierungsfehler nicht mit dem Signal korreliert sind. Dies trifft, besonders bei niedrigen Signalpegeln, nicht ganz zu, jedoch gibt die Theorie eine gute erste Abschätzung, auf die sich die weitere Arbeit stützen kann. Die nachstehende Tabelle gibt eine Abschätzung der erwarteten Leistungsfähigkeit der Anordnung nach Fig.4 unter verschiedenen Bedingungen

Abtastfrequenz ι Zahl der Bits ' kHz

1024 512 256

2 3

Geräusch	0,	pW	3-3	,4 kHz	,1
	,42	dBm	,7
0	,337 j	-103,7
0	/69	-94
2		-85

Bei einer beliebigen Abtastfrequenz verbessert ein zusätzliches Bit den Geräuschabstand um 6dB.

Die Fig.1 zeigt, daß zur scheinbaren Erhöhung der sendeseitigen Abtastfrequenz von 8 kHz auf 256 kHz ein Inter-

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polator verwendet wird. Damit der D/A-Omsetzer korrekt arbeitet, ist kein komplizierter Interptiator notwendig. Der D/A-Umsetzer arbeitet sehr gut, wenn die mit der Frequenz von 8kHz erscheinenden Abtastwerte ihm 32 mal nacheinander zugeführt werden, d.h. mit einer Frequenz von 256 kHz. Erst darauf folgt der nächste Abtastwert wiederum 32 mal, usw. Dies ist in Fig.6 gezeigt. Die seriell ankommenden 12-Bit-Gruppen werden mit der Abtastfrequenz von 8kHz in ein Schieberegister 14 eingelesen, parallel in ein Schieberegister 15 übernommen und von dort seriell mit einer Frequenz von 256 kHz ausgelesen.

Dadurch werden Komponenten mit m.8kHz - f in das Ausgangsspektrum eingebracht, die durch einen analogen Tiefpaß hinreichender Qualität (bei PCM 4. oder 5.Grad) unterdrückt werden müssen.

Um die Anforderungen an analoge Filter zu reduzieren, lassen sich verbesserte interpolierende Filter verwenden. Eine einfache Verbesserung ist die lineare Interpolation zwischen zwei gegebenen Punkten.

Interpolierende Filter können einer Anordnung gleichgesetzt werden, die N-1 zusätzliche Abtastwerte vom Wert null zwischen die vorhandenen Abtastwerte einfügt, und der ein digitales Filter mit der Frequenz N.f nachgeschaltet ist. Die einfache Anordnung nach Fig.6 filtert das Spektrum gemäß der Funktion

G(Z) = 1 + Z~¹ + Z~² + Z³ + ... z"^(N"¹⁾

1-Z~^N
= (Verstärkung)

1-z"*¹

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Dabei entstehen Dämpfungsspitzen bei der Frequenz f und allen ihren Harmonischen bei einer ansteigenden Dämpfungskennlinie. Bei niedrigen Frequenzen (d.h. bis zu 4kHz für PCM mit f = 8 kHz) kommt die Wirkung der normalen ~r^ -

S Λ

Öffnungsverzerrung eines gewöhnlichen D/A-ümsetzers sehr nahe.

Ein linearer Interpolator, der zusätzliche Datenwerte auf einer Geraden zwischen den vorgegebenen Werten einfügt, hat, v/ie sich zeigen läßt, eine Filter funk tion Γ

-N 2
G(Z) =

1-z"¹

die die Dämpfung gegenüber dem vorher betrachteten Fall verdoppelt. Ein solcher Interpolator läßt sich, wie die Fig.7 zeigt, leicht aufbauen. Das Eingangssignal S gelangt auf eine Verzögerungsstufe 16. Das verzögerte Signal S _. wird vom unverzögerten Signal subtrahiert und die Differenz in einem Teiler 17 durch N geteilt. Das Ausgangssignal des Teilers 17 wird in einen Inkrementspeicher eingespeichert und läuft dort um, bis es durch ein neues Eingangssignal ersetzt wird. Der Inhalt des Speichers 18 wird wiederholt zum umlaufenden Inhalt eines Ausgangsspeichers 19 addiert, der ursprünglich das Signal S ist.

Wenn der nächste Abtastwert S ankommt, ersetzt er den

vorhergehenden Inhalt des Speichers 19, und wird dann N mal um die durch N geteilte Differenz zwischen diesem und dem vorhergehenden Abtastwert vergrößert.

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Eine genauere Interpolation ist dadurch möglich, daß man die Abtastfrequenz zunächst mit einem rekursiven Filter auf einen Zwischenwert erhöht und dann erst auf den Endwert. Eine praktische Anordnung dafür wird an späterer Stelle erläutert.

PCM-Daten liegen normalerweise als 8-Bit-komprlmierte Wörter mit einer Frequenz von 8 kHz vor. Damit sich der hier beschriebene D/A-Umsetzer dafür verwenden läßt, muß jedes auf 8 Bits komprimierte Wort in ein 12-Bit-Linearwort expondiert werden. Dies läßt sich mit einem der üblichen logischen Verfahren bewerkstelligen.

Die Fig.8 zeigt eine Schaltungsanordnung zur direkten Umwandlung von linearen Wörternmit der Frequenz 8 kHz in 4-Bit-Wörtermit einer Frequenz von 256 kHz. Um die Taktversorgung zu vereinfachen, werden zu jedem 12-Bit-Wort im Register 15 vier zusätzliche Bits hinzugefügt, um es auf 16 Bits zu erweitern. Die ganze Arithmetik verläuft seriell bei 4,096 MHz «· 256 kHz.16 Bits. Um Schieberegisterbits zu sparen, können die verschiedenen Schieberegister über Torschaltungen mit ihren Takten versorgt werden, damit mittels Zeitsignalen die Schieberegister angehalten werden können, sobald die jeweilige Operation erfolgt ist.

Es wird angenommen, daß die Daten seriell im zweier-Komplement vorliegen, das -niedrigstwertigste Bit jeweils zuerst, so daß die arithmetischen Operationen sehr

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einfach werden. Zur Multiplikation mit -1 werden die Daten komplementiert/ wodurch beim niedrigstwertigen Bit ein vernachlässigbarer Fehler entsteht (1 gegenüber 16 384). Zur Multiplikation mit 2 wird das Wort um ein Bit verschoben, welches nach jedem 16-rBit-Zyklus gleich O ist. Die Addierer 20 und 21 sind Volladdierer mit je einem Übertragungsflipflop. Jeder verbleibende Übertrag am Wortzyklusende muß ebenfalls gelöscht werden.

Die 16-Bit-Wörter im Register 22, die durch die Addition entstehen, werden auf 4 Bits abgerundet und in einem Speicher 23 für einen 4-Bit-Taktumsetzer (rate multiplier) gespeichert. Der Fehler, der in den 12 niedrigstwertigen Bits des Registers 22 enthalten ist, läuft in die Rückkopplunqsschleife. Die vier höchstwertigen Bits werden durch eine Torschaltung' für den Umlauf gesperrt.

Da der digital steuerbare Taktumsetzer (rate multiplier) keine negativen Daten verarbeiten kann, sollte das höchstwertige Bit (d.h. das Vorzeichenbit) komplementiert werden. Dadurch wird der Wert des Ausgangsworts, der sonst zwischen -8 und +7 liegt, um 8 verschoben und liegt zwischen 0 und +15.

Es sollte betont werden, daß die Expandierung der nach der A- oder μ-Kompandierungskennlinie komprimierten 8 Bit-PCM-Wörter in das lineare Format sehr einfach durch Anwendung der folgenden Formeln möglich ist. Jedes komprimierte Wort enthält ein Vorzeichenbit S, 3 Exponentenbits E und

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4 Bits M für die Größe. Das Ausgangssignal für die Kompandierungskennlinie ist dann:

0^ = S j( 33 + 2M).2^E - 33] -8031 - 0 - + 8031

und für die A-Kompandierungskennlinie 0_A = S ( 1 + X + 2M).2

Dabei ist X=O für E=O
und X=32 für E^O.

Das Ausgangssignal für die Α-Kennlinie wurde mit einem Maßstabfaktor 2 multipliziert, um ungefähr die Größe des Ausgangssignals für die μ-Kennlinie zu erhalten, d.h. es ist

-8064 - 0 - + 8064.

Zur Anwendung der Formeln muß nur zur Größe eine Konstante addiert werden, danach um E Stellen verschoben und eine Konstante subtrahiert werden.

Außerdem sei bemerkt, daß der Addierer bei großen positiven Eingangssignalen überlaufen kann. Im Falle der Fig.8, bei der die Eingangszahl zwischen -1 und +1 liegt, kann der Addierer für Signale überlaufen, die nicht zwischen -7/8 und + 3/4 liegen. Es gibt zwei mögliche Gegenmaßnahmen. Die erste besteht darin, das Signal vorher zu dämpfen, so daß kein überlauf stattfindet. Die zweite besteht darin,

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ein zusätzliches höchstwertiges Bit zu den Daten hinzuzufügen und im Addierer selbst einen Überlaufschutz vorzusehen.

Im betrachteten Beispiel gibt es die folgenden Grenzfälle vor dem tfberlauf.

1) positives Eingangssignal, Register R3 enthält den maximalen Fehler, 00001111 1111 1111, das Register 22 enthält null

Dann ist N +0001111 - 0111111 ,

d.h. - N - 011000... , d.h. N - + 3/4

2) negatives Eingangssignal, Register R3 gleich null, Register 22 enthält 0000 1111 1111 1111,

dann ist N - 0000 1111 .... > 10OO OOOO

d.h. N - 10000 1111 ,

d.h. N- -7/8 - ein niedrigstwertiges Bit.

Wenn man also einen (fberlauf vermeiden will und wenn die Signale symmetrisch um null liegen sollen, so müssen die Eingangszahlen auf den Bereich -3/4 -N- 3/4 beschränkt werden. Am einfachsten geschieht dies, indem man die Daten mit einem Maßstabfaktor von 3/4 multipliziert. Dazu wird, wie in der Fig.9 gezeigt, die Hälfte und ein Viertel des Eingangssignals zueinander addiert.

Als weiteres Beispiel sei ein D/A-Umsetzer für ein anderes digitales System betrachtet, der 18-Bifc-Abtastwerte mit einer Abtastfrequenz von 16 kHz mit nur wenig mehr Geräusch in das NF-Band umsetzen soll. Bei der üblichen Technik muß das Signal zunächst auf 13 oder 14 Bits gerundet

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werden, da ein 18-Bit-Umsetzer ungebräuchlich ist. Beim hier beschriebenen D/A-Umsetzer können dagegen alle 18 Bits beibehalten werden, so daß die Qualität bei einer Taktfrequenz von 4 MHz gegenüber der früheren besten Qualität eines skalierten Taktumsetzers, der einen Takt von 8 MHz braucht, verbessert ist.

Die Taktfrequenz des Systems beträgt 4,032 MHz =16 kHz. 14 Kanäle.18 Bits. Es ist möglich, die Abtastfrequenz auf das 14-fache, d.h. auf 224 kHz zu erhöhen und damit die serielle Arithmetik beizubehalten, da 224 kHz. Bits = 4,032 MHz ist. Dies erfolgt in zwei Schritten, zuerst auf 32 kHz mit einem nicht-rekursiven Filter und dann auf 224 kHz mit einem Schieberegister, das jedes mit 32 kHz erscheinende Abtastwort sieben mal wiederholt. Die Fig.10 zeigt das vereinfachte Blockschaltbild.

Das von 16 auf 32 kHz vervielfachende nicht-rekursive Filter und die zugehörige Filterkurve zeigt die Fig.11. Es erfolgt eine dreistufige Verzögerung. Das Eingangssignal und die verzögerten Signale jeder Stufe werden jeweils mit einem bestimmten Faktor multipliziert und darauf summiert.

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Patentansprüche

J Digital-Analog-Umsetzer, insbesondere PCM-Dekodierer für die Einzelkanaldekodierung, dadurch gekennzeichnet, daß zwischen die im Takt der sendeseitigen Abtastfrequenz ankommenden PCM-Impulsgruppen zusätzliche gleichartige Impulsgruppen eingefügt werden (in 1), derart, daß die sendeseitige Abtastfreguenz erhöht erscheint, daß anschließend jeder der Impulsgruppen eine bestimmte Anzahl der höchstwertigen Bits entnommen wird (in 2), daß diese höchstwertigen Bits in paralleler Form einen Taktumsetzer (3) (rate multiplier, Fig.2) steuern, derart, daß dessen Ausgangsimpulsfolge (E) eine dem durch die steuernden Bits dargestellten Digitalwert proportionale mittlere Dichte hat, und daß die Ausgangsimpulsfolge schließlich in einem Integrierglied (4) integriert wird.

2. Digital-Analog-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß der durch die Verwendung der bestimmten Anzahl der höchstwertigen Bits entstehende Fehler bestimmt wird (in 11), daß ein Fehlersignal erzeugt und damit die Impulsgruppen korrigiert werden, bevor ihnen die bestimmte Anzahl der höchstwertigen Bits entnommen wird.

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Claims

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3. Digital-Analog-Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet/ daß jede ankommende PCM-Impulsgruppe bis zum Eintreffen der nächsten PCM-Impulsgruppe gespeichert wird (in 14, 15) und während dieser Zeit η mal wiederholt aus dem Speicher (15) ausgelesen wird, wobei η die Zahl ist, um die die sendeseitige Abtastfrequenz erhöht erscheinen soll.

4. Digital-Analog-Umsetzer nach Anspruch 3 oder 2, dadurch gekennzeichnet, daß zur Fehlerkorrektur jede Gruppe von Bits, die nach der Entnahme der bestimmten Anzahl der höchstwertigen Bits übrig bleiben, um einen oder mehrere Zeitabschnitte verzögert werden (in R3), wobei ein Zeitabschnitt gleich der als erhöhte Abtastfrequenz erscheinenden Wiederholungsfrequenz der Impulsgruppen ist, daß wenigstens eine dieser Gruppen von Bits komplementiert und die Gruppen von Bits zu den nachfolgenden Impulsgruppen addiert werden (in 20, 21), bevor diesen die bestimmte Anzahl von Bits entnommen werden.

5. Digital-Analog-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens eine der Gruppen von Bits, die um einen oder mehrere Zeitabschnitte verzögert wurde, vor der Addition mit einer ganzen Zahl multipliziert wird.

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